sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine/cputypes.h>
  34 #include <machine/md_var.h>
  35 #include <machine/pmap.h>
  36 #include <machine_base/apic/mpapic.h>
  37 #include <machine/segments.h>
  38 #include <sys/thread2.h>
  39
  40 #include <machine/intr_machdep.h>
  41
  42 /* XXX */
  43 extern pt_entry_t *SMPpt;
  44
  45 /* EISA Edge/Level trigger control registers */
  46 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  47 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  48
  49 static void     lapic_timer_calibrate(void);
  50 static void     lapic_timer_set_divisor(int);
  51 static void     lapic_timer_fixup_handler(void *);
  52 static void     lapic_timer_restart_handler(void *);
  53
  54 void            lapic_timer_process(void);
  55 void            lapic_timer_process_frame(struct intrframe *);
  56
  57 static int      lapic_timer_enable = 1;
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  61 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  62 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  63 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  64
  65 static struct cputimer_intr lapic_cputimer_intr = {
  66         .freq = 0,
  67         .reload = lapic_timer_intr_reload,
  68         .enable = lapic_timer_intr_enable,
  69         .config = cputimer_intr_default_config,
  70         .restart = lapic_timer_intr_restart,
  71         .pmfixup = lapic_timer_intr_pmfixup,
  72         .initclock = cputimer_intr_default_initclock,
  73         .next = SLIST_ENTRY_INITIALIZER,
  74         .name = "lapic",
  75         .type = CPUTIMER_INTR_LAPIC,
  76         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  77         .caps = CPUTIMER_INTR_CAP_NONE
  78 };
  79
  80 /*
  81  * pointers to pmapped apic hardware.
  82  */
  83
  84 volatile ioapic_t       **ioapic;
  85
  86 static int              lapic_timer_divisor_idx = -1;
  87 static const uint32_t   lapic_timer_divisors[] = {
  88         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  89         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  90 };
  91 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  92
  93
  94 /*
  95  * Enable LAPIC, configure interrupts.
  96  */
  97 void
  98 apic_initialize(boolean_t bsp)
  99 {
 100         uint32_t timer;
 101         u_int   temp;
 102
 103         /*
 104          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 105          * aggregate interrupt input from the 8259.  The INTA cycle
 106          * will be routed to the external controller (the 8259) which
 107          * is expected to supply the vector.
 108          *
 109          * Must be setup edge triggered, active high.
 110          *
 111          * Disable LINT0 on the APs.  It doesn't matter what delivery
 112          * mode we use because we leave it masked.
 113          */
 114         temp = lapic.lvt_lint0;
 115         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 116                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 117         if (mycpu->gd_cpuid == 0)
 118                 temp |= APIC_LVT_DM_EXTINT;
 119         else
 120                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 121         lapic.lvt_lint0 = temp;
 122
 123         /*
 124          * Setup LINT1 as NMI, masked till later.
 125          * Edge trigger, active high.
 126          */
 127         temp = lapic.lvt_lint1;
 128         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 129                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 130         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 131         lapic.lvt_lint1 = temp;
 132
 133         /*
 134          * Mask the LAPIC error interrupt, LAPIC performance counter
 135          * interrupt.
 136          */
 137         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 138         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 139
 140         /*
 141          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 142          */
 143         timer = lapic.lvt_timer;
 144         timer &= ~APIC_LVTT_VECTOR;
 145         timer |= XTIMER_OFFSET;
 146         timer |= APIC_LVTT_MASKED;
 147         lapic.lvt_timer = timer;
 148
 149         /*
 150          * Set the Task Priority Register as needed.   At the moment allow
 151          * interrupts on all cpus (the APs will remain CLId until they are
 152          * ready to deal).  We could disable all but IPIs by setting
 153          * temp |= TPR_IPI for cpu != 0.
 154          */
 155         temp = lapic.tpr;
 156         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 157 #ifdef SMP /* APIC-IO */
 158 if (!apic_io_enable) {
 159 #endif
 160         /*
 161          * If we are NOT running the IO APICs, the LAPIC will only be used
 162          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 163          */
 164         temp |= TPR_IPI;
 165 #ifdef SMP /* APIC-IO */
 166 }
 167 #endif
 168
 169         lapic.tpr = temp;
 170
 171         /*
 172          * Enable the LAPIC
 173          */
 174         temp = lapic.svr;
 175         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 176         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 177
 178         /*
 179          * Set the spurious interrupt vector.  The low 4 bits of the vector
 180          * must be 1111.
 181          */
 182         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 183                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 184         temp &= ~APIC_SVR_VECTOR;
 185         temp |= XSPURIOUSINT_OFFSET;
 186
 187         lapic.svr = temp;
 188
 189         /*
 190          * Pump out a few EOIs to clean out interrupts that got through
 191          * before we were able to set the TPR.
 192          */
 193         lapic.eoi = 0;
 194         lapic.eoi = 0;
 195         lapic.eoi = 0;
 196
 197         if (bsp) {
 198                 lapic_timer_calibrate();
 199                 if (lapic_timer_enable) {
 200                         cputimer_intr_register(&lapic_cputimer_intr);
 201                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 202                 }
 203         } else {
 204                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 205         }
 206
 207         if (bootverbose)
 208                 apic_dump("apic_initialize()");
 209 }
 210
 211 static void
 212 lapic_timer_set_divisor(int divisor_idx)
 213 {
 214         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 215         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 216 }
 217
 218 static void
 219 lapic_timer_oneshot(u_int count)
 220 {
 221         uint32_t value;
 222
 223         value = lapic.lvt_timer;
 224         value &= ~APIC_LVTT_PERIODIC;
 225         lapic.lvt_timer = value;
 226         lapic.icr_timer = count;
 227 }
 228
 229 static void
 230 lapic_timer_oneshot_quick(u_int count)
 231 {
 232         lapic.icr_timer = count;
 233 }
 234
 235 static void
 236 lapic_timer_calibrate(void)
 237 {
 238         sysclock_t value;
 239
 240         /* Try to calibrate the local APIC timer. */
 241         for (lapic_timer_divisor_idx = 0;
 242              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 243              lapic_timer_divisor_idx++) {
 244                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 245                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 246                 DELAY(2000000);
 247                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 248                 if (value != APIC_TIMER_MAX_COUNT)
 249                         break;
 250         }
 251         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 252                 panic("lapic: no proper timer divisor?!\n");
 253         lapic_cputimer_intr.freq = value / 2;
 254
 255         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 256                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 257 }
 258
 259 static void
 260 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 261 {
 262         sysclock_t count;
 263
 264         gd->gd_timer_running = 0;
 265
 266         count = sys_cputimer->count();
 267         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 268                 systimer_intr(&count, 0, frame);
 269 }
 270
 271 void
 272 lapic_timer_process(void)
 273 {
 274         lapic_timer_process_oncpu(mycpu, NULL);
 275 }
 276
 277 void
 278 lapic_timer_process_frame(struct intrframe *frame)
 279 {
 280         lapic_timer_process_oncpu(mycpu, frame);
 281 }
 282
 283 static void
 284 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 285 {
 286         struct globaldata *gd = mycpu;
 287
 288         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 289         if (reload < 2)
 290                 reload = 2;
 291
 292         if (gd->gd_timer_running) {
 293                 if (reload < lapic.ccr_timer)
 294                         lapic_timer_oneshot_quick(reload);
 295         } else {
 296                 gd->gd_timer_running = 1;
 297                 lapic_timer_oneshot_quick(reload);
 298         }
 299 }
 300
 301 static void
 302 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 303 {
 304         uint32_t timer;
 305
 306         timer = lapic.lvt_timer;
 307         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 308         lapic.lvt_timer = timer;
 309
 310         lapic_timer_fixup_handler(NULL);
 311 }
 312
 313 static void
 314 lapic_timer_fixup_handler(void *arg)
 315 {
 316         int *started = arg;
 317
 318         if (started != NULL)
 319                 *started = 0;
 320
 321         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 322                 /*
 323                  * Detect the presence of C1E capability mostly on latest
 324                  * dual-cores (or future) k8 family.  This feature renders
 325                  * the local APIC timer dead, so we disable it by reading
 326                  * the Interrupt Pending Message register and clearing both
 327                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 328                  *
 329                  * Reference:
 330                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 331                  *    Family 0Fh Processors"
 332                  *   #32559 revision 3.00
 333                  */
 334                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 335                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 336                         uint64_t msr;
 337
 338                         msr = rdmsr(0xc0010055);
 339                         if (msr & 0x18000000) {
 340                                 struct globaldata *gd = mycpu;
 341
 342                                 kprintf("cpu%d: AMD C1E detected\n",
 343                                         gd->gd_cpuid);
 344                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 345
 346                                 /*
 347                                  * We are kinda stalled;
 348                                  * kick start again.
 349                                  */
 350                                 gd->gd_timer_running = 1;
 351                                 lapic_timer_oneshot_quick(2);
 352
 353                                 if (started != NULL)
 354                                         *started = 1;
 355                         }
 356                 }
 357         }
 358 }
 359
 360 static void
 361 lapic_timer_restart_handler(void *dummy __unused)
 362 {
 363         int started;
 364
 365         lapic_timer_fixup_handler(&started);
 366         if (!started) {
 367                 struct globaldata *gd = mycpu;
 368
 369                 gd->gd_timer_running = 1;
 370                 lapic_timer_oneshot_quick(2);
 371         }
 372 }
 373
 374 /*
 375  * This function is called only by ACPI-CA code currently:
 376  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 377  *   module controls PM.  So once ACPI-CA is attached, we try
 378  *   to apply the fixup to prevent LAPIC timer from hanging.
 379  */
 380 static void
 381 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 382 {
 383         lwkt_send_ipiq_mask(smp_active_mask,
 384                             lapic_timer_fixup_handler, NULL);
 385 }
 386
 387 static void
 388 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 389 {
 390         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 391 }
 392
 393
 394 /*
 395  * dump contents of local APIC registers
 396  */
 397 void
 398 apic_dump(char* str)
 399 {
 400         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 401         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 402                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 403 }
 404
 405
 406 #ifdef SMP /* APIC-IO */
 407
 408 /*
 409  * IO APIC code,
 410  */
 411
 412 #define IOAPIC_ISA_INTS         16
 413 #define REDIRCNT_IOAPIC(A) \
 414             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 415
 416 static int trigger (int apic, int pin, u_int32_t * flags);
 417 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 418
 419 #define DEFAULT_FLAGS           \
 420         ((u_int32_t)            \
 421          (IOART_INTMSET |       \
 422           IOART_DESTPHY |       \
 423           IOART_DELLOPRI))
 424
 425 #define DEFAULT_ISA_FLAGS       \
 426         ((u_int32_t)            \
 427          (IOART_INTMSET |       \
 428           IOART_TRGREDG |       \
 429           IOART_INTAHI |        \
 430           IOART_DESTPHY |       \
 431           IOART_DELLOPRI))
 432
 433 void
 434 io_apic_set_id(int apic, int id)
 435 {
 436         u_int32_t ux;
 437
 438         ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* get current contents */
 439         if (((ux & APIC_ID_MASK) >> 24) != id) {
 440                 kprintf("Changing APIC ID for IO APIC #%d"
 441                        " from %d to %d on chip\n",
 442                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 443                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 444                 ux |= (id << 24);
 445                 ioapic_write(ioapic[apic], IOAPIC_ID, ux);      /* write new value */
 446                 ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* re-read && test */
 447                 if (((ux & APIC_ID_MASK) >> 24) != id)
 448                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 449                               apic, ux);
 450         }
 451 }
 452
 453
 454 int
 455 io_apic_get_id(int apic)
 456 {
 457   return (ioapic_read(ioapic[apic], IOAPIC_ID) & APIC_ID_MASK) >> 24;
 458 }
 459
 460
 461
 462 /*
 463  * Setup the IO APIC.
 464  */
 465 void
 466 io_apic_setup_intpin(int apic, int pin)
 467 {
 468         int bus, bustype, irq;
 469         u_char          select;         /* the select register is 8 bits */
 470         u_int32_t       flags;          /* the window register is 32 bits */
 471         u_int32_t       target;         /* the window register is 32 bits */
 472         u_int32_t       vector;         /* the window register is 32 bits */
 473         int             level;
 474         int             cpuid;
 475         char            envpath[32];
 476
 477         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 478
 479         /*
 480          * Always clear an IO APIC pin before [re]programming it.  This is
 481          * particularly important if the pin is set up for a level interrupt
 482          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 483          * vector any EOI from pending ints on this pin could be lost and
 484          * IRR might never get reset.
 485          *
 486          * To fix this problem, clear the vector and make sure it is
 487          * programmed as an edge interrupt.  This should theoretically
 488          * clear IRR so we can later, safely program it as a level
 489          * interrupt.
 490          */
 491         imen_lock();
 492
 493         flags = ioapic_read(ioapic[apic], select) & IOART_RESV;
 494         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 495         flags |= IOART_DESTPHY | IOART_DELFIXED;
 496
 497         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 498         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 499
 500         vector = 0;
 501
 502         ioapic_write(ioapic[apic], select, flags | vector);
 503         ioapic_write(ioapic[apic], select + 1, target);
 504
 505         imen_unlock();
 506
 507         /*
 508          * We only deal with vectored interrupts here.  ? documentation is
 509          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 510          * vs ExTINT, etc.
 511          *
 512          * This test also catches unconfigured pins.
 513          */
 514         if (apic_int_type(apic, pin) != 0)
 515                 return;
 516
 517         /*
 518          * Leave the pin unprogrammed if it does not correspond to
 519          * an IRQ.
 520          */
 521         irq = apic_irq(apic, pin);
 522         if (irq < 0)
 523                 return;
 524
 525         /* determine the bus type for this pin */
 526         bus = apic_src_bus_id(apic, pin);
 527         if (bus < 0)
 528                 return;
 529         bustype = apic_bus_type(bus);
 530
 531         if ((bustype == ISA) &&
 532             (pin < IOAPIC_ISA_INTS) &&
 533             (irq == pin) &&
 534             (apic_polarity(apic, pin) == 0x1) &&
 535             (apic_trigger(apic, pin) == 0x3)) {
 536                 /*
 537                  * A broken BIOS might describe some ISA
 538                  * interrupts as active-high level-triggered.
 539                  * Use default ISA flags for those interrupts.
 540                  */
 541                 flags = DEFAULT_ISA_FLAGS;
 542         } else {
 543                 /*
 544                  * Program polarity and trigger mode according to
 545                  * interrupt entry.
 546                  */
 547                 flags = DEFAULT_FLAGS;
 548                 level = trigger(apic, pin, &flags);
 549                 if (level == 1)
 550                         int_to_apicintpin[irq].flags |= IOAPIC_IM_FLAG_LEVEL;
 551                 polarity(apic, pin, &flags, level);
 552         }
 553
 554         cpuid = 0;
 555         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 556         kgetenv_int(envpath, &cpuid);
 557
 558         /* ncpus may not be available yet */
 559         if (cpuid > mp_naps)
 560                 cpuid = 0;
 561
 562         if (bootverbose) {
 563                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 564                        apic, pin, irq, cpuid);
 565         }
 566
 567         /*
 568          * Program the appropriate registers.  This routing may be
 569          * overridden when an interrupt handler for a device is
 570          * actually added (see register_int(), which calls through
 571          * the MACHINTR ABI to set up an interrupt handler/vector).
 572          *
 573          * The order in which we must program the two registers for
 574          * safety is unclear! XXX
 575          */
 576         imen_lock();
 577
 578         vector = IDT_OFFSET + irq;                      /* IDT vec */
 579         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 580         /* Deliver all interrupts to CPU0 (BSP) */
 581         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 582                   IOART_HI_DEST_MASK;
 583         flags |= ioapic_read(ioapic[apic], select) & IOART_RESV;
 584         ioapic_write(ioapic[apic], select, flags | vector);
 585         ioapic_write(ioapic[apic], select + 1, target);
 586
 587         imen_unlock();
 588 }
 589
 590 int
 591 io_apic_setup(int apic)
 592 {
 593         int             maxpin;
 594         int             pin;
 595
 596         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 597         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 598
 599         for (pin = 0; pin < maxpin; ++pin) {
 600                 io_apic_setup_intpin(apic, pin);
 601         }
 602         while (pin < 32) {
 603                 if (apic_int_type(apic, pin) >= 0) {
 604                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 605                                 " cannot program!\n", apic, pin);
 606                 }
 607                 ++pin;
 608         }
 609
 610         /* return GOOD status */
 611         return 0;
 612 }
 613 #undef DEFAULT_ISA_FLAGS
 614 #undef DEFAULT_FLAGS
 615
 616
 617 #define DEFAULT_EXTINT_FLAGS    \
 618         ((u_int32_t)            \
 619          (IOART_INTMSET |       \
 620           IOART_TRGREDG |       \
 621           IOART_INTAHI |        \
 622           IOART_DESTPHY |       \
 623           IOART_DELLOPRI))
 624
 625 /*
 626  * XXX this function is only used by 8254 setup
 627  * Setup the source of External INTerrupts.
 628  */
 629 int
 630 ext_int_setup(int apic, int intr)
 631 {
 632         u_char  select;         /* the select register is 8 bits */
 633         u_int32_t flags;        /* the window register is 32 bits */
 634         u_int32_t target;       /* the window register is 32 bits */
 635         u_int32_t vector;       /* the window register is 32 bits */
 636         int cpuid;
 637         char envpath[32];
 638
 639         if (apic_int_type(apic, intr) != 3)
 640                 return -1;
 641
 642         cpuid = 0;
 643         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 644         kgetenv_int(envpath, &cpuid);
 645
 646         /* ncpus may not be available yet */
 647         if (cpuid > mp_naps)
 648                 cpuid = 0;
 649
 650         /* Deliver interrupts to CPU0 (BSP) */
 651         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 652                  IOART_HI_DEST_MASK;
 653         select = IOAPIC_REDTBL0 + (2 * intr);
 654         vector = IDT_OFFSET + intr;
 655         flags = DEFAULT_EXTINT_FLAGS;
 656
 657         ioapic_write(ioapic[apic], select, flags | vector);
 658         ioapic_write(ioapic[apic], select + 1, target);
 659
 660         return 0;
 661 }
 662 #undef DEFAULT_EXTINT_FLAGS
 663
 664
 665 /*
 666  * Set the trigger level for an IO APIC pin.
 667  */
 668 static int
 669 trigger(int apic, int pin, u_int32_t * flags)
 670 {
 671         int     id;
 672         int     eirq;
 673         int     level;
 674         static int intcontrol = -1;
 675
 676         switch (apic_trigger(apic, pin)) {
 677
 678         case 0x00:
 679                 break;
 680
 681         case 0x01:
 682                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 683                 return 0;
 684
 685         case 0x03:
 686                 *flags |= IOART_TRGRLVL;
 687                 return 1;
 688
 689         case -1:
 690         default:
 691                 goto bad;
 692         }
 693
 694         if ((id = apic_src_bus_id(apic, pin)) == -1)
 695                 goto bad;
 696
 697         switch (apic_bus_type(id)) {
 698         case ISA:
 699                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 700                 return 0;
 701
 702         case EISA:
 703                 eirq = apic_src_bus_irq(apic, pin);
 704
 705                 if (eirq < 0 || eirq > 15) {
 706                         kprintf("EISA IRQ %d?!?!\n", eirq);
 707                         goto bad;
 708                 }
 709
 710                 if (intcontrol == -1) {
 711                         intcontrol = inb(ELCR1) << 8;
 712                         intcontrol |= inb(ELCR0);
 713                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 714                 }
 715
 716                 /* Use ELCR settings to determine level or edge mode */
 717                 level = (intcontrol >> eirq) & 1;
 718
 719                 /*
 720                  * Note that on older Neptune chipset based systems, any
 721                  * pci interrupts often show up here and in the ELCR as well
 722                  * as level sensitive interrupts attributed to the EISA bus.
 723                  */
 724
 725                 if (level)
 726                         *flags |= IOART_TRGRLVL;
 727                 else
 728                         *flags &= ~IOART_TRGRLVL;
 729
 730                 return level;
 731
 732         case PCI:
 733                 *flags |= IOART_TRGRLVL;
 734                 return 1;
 735
 736         case -1:
 737         default:
 738                 goto bad;
 739         }
 740
 741 bad:
 742         panic("bad APIC IO INT flags");
 743 }
 744
 745
 746 /*
 747  * Set the polarity value for an IO APIC pin.
 748  */
 749 static void
 750 polarity(int apic, int pin, u_int32_t * flags, int level)
 751 {
 752         int     id;
 753
 754         switch (apic_polarity(apic, pin)) {
 755
 756         case 0x00:
 757                 break;
 758
 759         case 0x01:
 760                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 761                 return;
 762
 763         case 0x03:
 764                 *flags |= IOART_INTALO;
 765                 return;
 766
 767         case -1:
 768         default:
 769                 goto bad;
 770         }
 771
 772         if ((id = apic_src_bus_id(apic, pin)) == -1)
 773                 goto bad;
 774
 775         switch (apic_bus_type(id)) {
 776         case ISA:
 777                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 778                 return;
 779
 780         case EISA:
 781                 /* polarity converter always gives active high */
 782                 *flags &= ~IOART_INTALO;
 783                 return;
 784
 785         case PCI:
 786                 *flags |= IOART_INTALO;
 787                 return;
 788
 789         case -1:
 790         default:
 791                 goto bad;
 792         }
 793
 794 bad:
 795         panic("bad APIC IO INT flags");
 796 }
 797
 798
 799 /*
 800  * Print contents of unmasked IRQs.
 801  */
 802 void
 803 imen_dump(void)
 804 {
 805         int x;
 806
 807         kprintf("SMP: enabled INTs: ");
 808         for (x = 0; x < APIC_INTMAPSIZE; ++x) {
 809                 if ((int_to_apicintpin[x].flags & IOAPIC_IM_FLAG_MASKED) == 0)
 810                         kprintf("%d ", x);
 811         }
 812         kprintf("\n");
 813 }
 814
 815
 816 /*
 817  * Inter Processor Interrupt functions.
 818  */
 819
 820 #endif  /* SMP APIC-IO */
 821
 822 /*
 823  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 824  *
 825  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 826  *  vector is any valid SYSTEM INT vector
 827  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 828  *
 829  * A backlog of requests can create a deadlock between cpus.  To avoid this
 830  * we have to be able to accept IPIs at the same time we are trying to send
 831  * them.  The critical section prevents us from attempting to send additional
 832  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 833  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 834  * to occur but fortunately it does not happen too often.
 835  */
 836 int
 837 apic_ipi(int dest_type, int vector, int delivery_mode)
 838 {
 839         u_long  icr_lo;
 840
 841         crit_enter();
 842         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 843             unsigned int eflags = read_eflags();
 844             cpu_enable_intr();
 845             DEBUG_PUSH_INFO("apic_ipi");
 846             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 847                 lwkt_process_ipiq();
 848             }
 849             DEBUG_POP_INFO();
 850             write_eflags(eflags);
 851         }
 852
 853         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 854                 delivery_mode | vector;
 855         lapic.icr_lo = icr_lo;
 856         crit_exit();
 857         return 0;
 858 }
 859
 860 void
 861 single_apic_ipi(int cpu, int vector, int delivery_mode)
 862 {
 863         u_long  icr_lo;
 864         u_long  icr_hi;
 865
 866         crit_enter();
 867         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 868             unsigned int eflags = read_eflags();
 869             cpu_enable_intr();
 870             DEBUG_PUSH_INFO("single_apic_ipi");
 871             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 872                 lwkt_process_ipiq();
 873             }
 874             DEBUG_POP_INFO();
 875             write_eflags(eflags);
 876         }
 877         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 878         icr_hi |= (CPU_TO_ID(cpu) << 24);
 879         lapic.icr_hi = icr_hi;
 880
 881         /* build ICR_LOW */
 882         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 883             | APIC_DEST_DESTFLD | delivery_mode | vector;
 884
 885         /* write APIC ICR */
 886         lapic.icr_lo = icr_lo;
 887         crit_exit();
 888 }
 889
 890 #if 0
 891
 892 /*
 893  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 894  *
 895  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 896  * to the target, and the scheduler does not 'poll' for IPI messages.
 897  */
 898 int
 899 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 900 {
 901         u_long  icr_lo;
 902         u_long  icr_hi;
 903
 904         crit_enter();
 905         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 906             crit_exit();
 907             return(0);
 908         }
 909         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 910         icr_hi |= (CPU_TO_ID(cpu) << 24);
 911         lapic.icr_hi = icr_hi;
 912
 913         /* build IRC_LOW */
 914         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 915             | APIC_DEST_DESTFLD | delivery_mode | vector;
 916
 917         /* write APIC ICR */
 918         lapic.icr_lo = icr_lo;
 919         crit_exit();
 920         return(1);
 921 }
 922
 923 #endif
 924
 925 /*
 926  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 927  *
 928  * target is a bitmask of destination cpus.  Vector is any
 929  * valid system INT vector.  Delivery mode may be either
 930  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 931  */
 932 void
 933 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 934 {
 935         crit_enter();
 936         while (target) {
 937                 int n = BSFCPUMASK(target);
 938                 target &= ~CPUMASK(n);
 939                 single_apic_ipi(n, vector, delivery_mode);
 940         }
 941         crit_exit();
 942 }
 943
 944 /*
 945  * Timer code, in development...
 946  *  - suggested by rgrimes@gndrsh.aac.dev.com
 947  */
 948 int
 949 get_apic_timer_frequency(void)
 950 {
 951         return(lapic_cputimer_intr.freq);
 952 }
 953
 954 /*
 955  * Load a 'downcount time' in uSeconds.
 956  */
 957 void
 958 set_apic_timer(int us)
 959 {
 960         u_int count;
 961
 962         /*
 963          * When we reach here, lapic timer's frequency
 964          * must have been calculated as well as the
 965          * divisor (lapic.dcr_timer is setup during the
 966          * divisor calculation).
 967          */
 968         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 969                  lapic_timer_divisor_idx >= 0);
 970
 971         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 972         lapic_timer_oneshot(count);
 973 }
 974
 975
 976 /*
 977  * Read remaining time in timer.
 978  */
 979 int
 980 read_apic_timer(void)
 981 {
 982 #if 0
 983         /** XXX FIXME: we need to return the actual remaining time,
 984          *         for now we just return the remaining count.
 985          */
 986 #else
 987         return lapic.ccr_timer;
 988 #endif
 989 }
 990
 991
 992 /*
 993  * Spin-style delay, set delay time in uS, spin till it drains.
 994  */
 995 void
 996 u_sleep(int count)
 997 {
 998         set_apic_timer(count);
 999         while (read_apic_timer())
1000                  /* spin */ ;
1001 }
1002
1003 void
1004 lapic_map(vm_offset_t lapic_addr)
1005 {
1006         /* Local apic is mapped on last page */
1007         SMPpt[NPTEPG - 1] = (pt_entry_t)(PG_V | PG_RW | PG_N |
1008             pmap_get_pgeflag() | (lapic_addr & PG_FRAME));
1009
1010         kprintf("lapic: at %p\n", (void *)lapic_addr);
1011 }
1012
1013 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
1014         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
1015
1016 void
1017 lapic_config(void)
1018 {
1019         struct lapic_enumerator *e;
1020         int error;
1021
1022         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1023                 error = e->lapic_probe(e);
1024                 if (!error)
1025                         break;
1026         }
1027         if (e == NULL)
1028                 panic("can't config lapic\n");
1029
1030         e->lapic_enumerate(e);
1031 }
1032
1033 void
1034 lapic_enumerator_register(struct lapic_enumerator *ne)
1035 {
1036         struct lapic_enumerator *e;
1037
1038         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1039                 if (e->lapic_prio < ne->lapic_prio) {
1040                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
1041                         return;
1042                 }
1043         }
1044         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
1045 }
1046
1047 static TAILQ_HEAD(, ioapic_enumerator) ioapic_enumerators =
1048         TAILQ_HEAD_INITIALIZER(ioapic_enumerators);
1049
1050 void
1051 ioapic_config(void)
1052 {
1053         struct ioapic_enumerator *e;
1054         int error;
1055
1056         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1057                 error = e->ioapic_probe(e);
1058                 if (!error)
1059                         break;
1060         }
1061         if (e == NULL) {
1062 #ifdef notyet
1063                 panic("can't config I/O APIC\n");
1064 #else
1065                 kprintf("no I/O APIC\n");
1066                 return;
1067 #endif
1068         }
1069
1070         e->ioapic_enumerate(e);
1071 }
1072
1073 void
1074 ioapic_enumerator_register(struct ioapic_enumerator *ne)
1075 {
1076         struct ioapic_enumerator *e;
1077
1078         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1079                 if (e->ioapic_prio < ne->ioapic_prio) {
1080                         TAILQ_INSERT_BEFORE(e, ne, ioapic_link);
1081                         return;
1082                 }
1083         }
1084         TAILQ_INSERT_TAIL(&ioapic_enumerators, ne, ioapic_link);
1085 }