sys/dev/netif/ath/ath/if_athvar.h

   1 /*-
   2  * Copyright (c) 2002-2009 Sam Leffler, Errno Consulting
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer,
  10  *    without modification.
  11  * 2. Redistributions in binary form must reproduce at minimum a disclaimer
  12  *    similar to the "NO WARRANTY" disclaimer below ("Disclaimer") and any
  13  *    redistribution must be conditioned upon including a substantially
  14  *    similar Disclaimer requirement for further binary redistribution.
  15  *
  16  * NO WARRANTY
  17  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  18  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  19  * LIMITED TO, THE IMPLIED WARRANTIES OF NONINFRINGEMENT, MERCHANTIBILITY
  20  * AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL
  21  * THE COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR SPECIAL, EXEMPLARY,
  22  * OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  23  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  24  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER
  25  * IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  26  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  27  * THE POSSIBILITY OF SUCH DAMAGES.
  28  *
  29  * $FreeBSD$
  30  */
  31
  32 /*
  33  * Defintions for the Atheros Wireless LAN controller driver.
  34  */
  35 #ifndef _DEV_ATH_ATHVAR_H
  36 #define _DEV_ATH_ATHVAR_H
  37
  38 #include <machine/atomic.h>
  39
  40 #include <dev/netif/ath/ath_hal/ah.h>
  41 #include <dev/netif/ath/ath_hal/ah_desc.h>
  42 #include <netproto/802_11/ieee80211_radiotap.h>
  43 #include <dev/netif/ath/ath/if_athioctl.h>
  44 #include <dev/netif/ath/ath/if_athrate.h>
  45 #ifdef  ATH_DEBUG_ALQ
  46 #include <dev/netif/ath/ath/if_ath_alq.h>
  47 #endif
  48
  49 #define ATH_TIMEOUT             1000
  50
  51 /*
  52  * There is a separate TX ath_buf pool for management frames.
  53  * This ensures that management frames such as probe responses
  54  * and BAR frames can be transmitted during periods of high
  55  * TX activity.
  56  */
  57 #define ATH_MGMT_TXBUF          32
  58
  59 #ifndef ATH_RXBUF
  60 #ifdef  ATH_ENABLE_11N
  61 #define ATH_RXBUF       512             /* 802.11n requires more buffers to do AMPDU. */
  62 #elif defined(__DragonFly__)
  63 #define ATH_RXBUF       256             /* a default of 40 RXBUFs is not enough */
  64 #else
  65 #define ATH_RXBUF       40              /* number of RX buffers */
  66 #endif
  67 #endif
  68 #ifndef ATH_TXBUF
  69 #ifdef  ATH_ENABLE_11N
  70 #define ATH_TXBUF       512             /* 802.11n requires more buffers to do AMPDU. */
  71 #elif defined(__DragonFly__)
  72 #define ATH_TXBUF       256             /* a default of 40 RXBUFs is not enough */
  73 #else
  74 #define ATH_TXBUF       200             /* number of TX buffers */
  75 #endif
  76 #endif
  77 #define ATH_BCBUF       4               /* number of beacon buffers */
  78
  79 #define ATH_TXDESC      10              /* number of descriptors per buffer */
  80 #define ATH_TXMAXTRY    11              /* max number of transmit attempts */
  81 #define ATH_TXMGTTRY    4               /* xmit attempts for mgt/ctl frames */
  82 #define ATH_TXINTR_PERIOD 5             /* max number of batched tx descriptors */
  83
  84 #define ATH_BEACON_AIFS_DEFAULT  1      /* default aifs for ap beacon q */
  85 #define ATH_BEACON_CWMIN_DEFAULT 0      /* default cwmin for ap beacon q */
  86 #define ATH_BEACON_CWMAX_DEFAULT 0      /* default cwmax for ap beacon q */
  87
  88 /*
  89  * The key cache is used for h/w cipher state and also for
  90  * tracking station state such as the current tx antenna.
  91  * We also setup a mapping table between key cache slot indices
  92  * and station state to short-circuit node lookups on rx.
  93  * Different parts have different size key caches.  We handle
  94  * up to ATH_KEYMAX entries (could dynamically allocate state).
  95  */
  96 #define ATH_KEYMAX      128             /* max key cache size we handle */
  97 #define ATH_KEYBYTES    (ATH_KEYMAX/NBBY)       /* storage space in bytes */
  98
  99 struct taskqueue;
 100 struct kthread;
 101 struct ath_buf;
 102
 103 #define ATH_TID_MAX_BUFS        (2 * IEEE80211_AGGR_BAWMAX)
 104
 105 /*
 106  * Per-TID state
 107  *
 108  * Note that TID 16 (WME_NUM_TID+1) is for handling non-QoS frames.
 109  */
 110 struct ath_tid {
 111         TAILQ_HEAD(,ath_buf)    tid_q;          /* pending buffers */
 112         struct ath_node         *an;            /* pointer to parent */
 113         int                     tid;            /* tid */
 114         int                     ac;             /* which AC gets this trafic */
 115         int                     hwq_depth;      /* how many buffers are on HW */
 116         u_int                   axq_depth;      /* SW queue depth */
 117
 118         struct {
 119                 TAILQ_HEAD(,ath_buf)    tid_q;          /* filtered queue */
 120                 u_int                   axq_depth;      /* SW queue depth */
 121         } filtq;
 122
 123         /*
 124          * Entry on the ath_txq; when there's traffic
 125          * to send
 126          */
 127         TAILQ_ENTRY(ath_tid)    axq_qelem;
 128         int                     sched;
 129         int                     paused; /* >0 if the TID has been paused */
 130
 131         /*
 132          * These are flags - perhaps later collapse
 133          * down to a single uint32_t ?
 134          */
 135         int                     addba_tx_pending;       /* TX ADDBA pending */
 136         int                     bar_wait;       /* waiting for BAR */
 137         int                     bar_tx;         /* BAR TXed */
 138         int                     isfiltered;     /* is this node currently filtered */
 139
 140         /*
 141          * Is the TID being cleaned up after a transition
 142          * from aggregation to non-aggregation?
 143          * When this is set to 1, this TID will be paused
 144          * and no further traffic will be queued until all
 145          * the hardware packets pending for this TID have been
 146          * TXed/completed; at which point (non-aggregation)
 147          * traffic will resume being TXed.
 148          */
 149         int                     cleanup_inprogress;
 150         /*
 151          * How many hardware-queued packets are
 152          * waiting to be cleaned up.
 153          * This is only valid if cleanup_inprogress is 1.
 154          */
 155         int                     incomp;
 156
 157         /*
 158          * The following implements a ring representing
 159          * the frames in the current BAW.
 160          * To avoid copying the array content each time
 161          * the BAW is moved, the baw_head/baw_tail point
 162          * to the current BAW begin/end; when the BAW is
 163          * shifted the head/tail of the array are also
 164          * appropriately shifted.
 165          */
 166         /* active tx buffers, beginning at current BAW */
 167         struct ath_buf          *tx_buf[ATH_TID_MAX_BUFS];
 168         /* where the baw head is in the array */
 169         int                     baw_head;
 170         /* where the BAW tail is in the array */
 171         int                     baw_tail;
 172 };
 173
 174 /* driver-specific node state */
 175 struct ath_node {
 176         struct ieee80211_node an_node;  /* base class */
 177         u_int8_t        an_mgmtrix;     /* min h/w rate index */
 178         u_int8_t        an_mcastrix;    /* mcast h/w rate index */
 179         uint32_t        an_is_powersave;        /* node is sleeping */
 180         uint32_t        an_stack_psq;           /* net80211 psq isn't empty */
 181         uint32_t        an_tim_set;             /* TIM has been set */
 182         struct ath_buf  *an_ff_buf[WME_NUM_AC]; /* ff staging area */
 183         struct ath_tid  an_tid[IEEE80211_TID_SIZE];     /* per-TID state */
 184         char            an_name[32];    /* eg "wlan0_a1" */
 185 #if 0
 186         struct mtx      an_mtx;         /* protecting the rate control state */
 187 #endif
 188         uint32_t        an_swq_depth;   /* how many SWQ packets for this
 189                                            node */
 190         int                     clrdmask;       /* has clrdmask been set */
 191         uint32_t        an_leak_count;  /* How many frames to leak during pause */
 192         /* variable-length rate control state follows */
 193 };
 194 #define ATH_NODE(ni)    ((struct ath_node *)(ni))
 195 #define ATH_NODE_CONST(ni)      ((const struct ath_node *)(ni))
 196
 197 #define ATH_RSSI_LPF_LEN        10
 198 #define ATH_RSSI_DUMMY_MARKER   0x127
 199 #define ATH_EP_MUL(x, mul)      ((x) * (mul))
 200 #define ATH_RSSI_IN(x)          (ATH_EP_MUL((x), HAL_RSSI_EP_MULTIPLIER))
 201 #define ATH_LPF_RSSI(x, y, len) \
 202     ((x != ATH_RSSI_DUMMY_MARKER) ? (((x) * ((len) - 1) + (y)) / (len)) : (y))
 203 #define ATH_RSSI_LPF(x, y) do {                                         \
 204     if ((y) >= -20)                                                     \
 205         x = ATH_LPF_RSSI((x), ATH_RSSI_IN((y)), ATH_RSSI_LPF_LEN);      \
 206 } while (0)
 207 #define ATH_EP_RND(x,mul) \
 208         ((((x)%(mul)) >= ((mul)/2)) ? ((x) + ((mul) - 1)) / (mul) : (x)/(mul))
 209 #define ATH_RSSI(x)             ATH_EP_RND(x, HAL_RSSI_EP_MULTIPLIER)
 210
 211 typedef enum {
 212         ATH_BUFTYPE_NORMAL      = 0,
 213         ATH_BUFTYPE_MGMT        = 1,
 214 } ath_buf_type_t;
 215
 216 struct ath_buf {
 217         TAILQ_ENTRY(ath_buf)    bf_list;
 218         struct ath_buf *        bf_next;        /* next buffer in the aggregate */
 219         int                     bf_nseg;
 220         HAL_STATUS              bf_rxstatus;
 221         uint16_t                bf_flags;       /* status flags (below) */
 222         uint16_t                bf_descid;      /* 16 bit descriptor ID */
 223         struct ath_desc         *bf_desc;       /* virtual addr of desc */
 224         struct ath_desc_status  bf_status;      /* tx/rx status */
 225         bus_addr_t              bf_daddr;       /* physical addr of desc */
 226         bus_dmamap_t            bf_dmamap;      /* DMA map for mbuf chain */
 227         struct mbuf             *bf_m;          /* mbuf for buf */
 228         struct ieee80211_node   *bf_node;       /* pointer to the node */
 229         struct ath_desc         *bf_lastds;     /* last descriptor for comp status */
 230         struct ath_buf          *bf_last;       /* last buffer in aggregate, or self for non-aggregate */
 231         bus_size_t              bf_mapsize;
 232 #define ATH_MAX_SCATTER         ATH_TXDESC      /* max(tx,rx,beacon) desc's */
 233         bus_dma_segment_t       bf_segs[ATH_MAX_SCATTER];
 234         uint32_t                bf_nextfraglen; /* length of next fragment */
 235
 236         /* Completion function to call on TX complete (fail or not) */
 237         /*
 238          * "fail" here is set to 1 if the queue entries were removed
 239          * through a call to ath_tx_draintxq().
 240          */
 241         void(* bf_comp) (struct ath_softc *sc, struct ath_buf *bf, int fail);
 242
 243         /* This state is kept to support software retries and aggregation */
 244         struct {
 245                 uint16_t bfs_seqno;     /* sequence number of this packet */
 246                 uint16_t bfs_ndelim;    /* number of delims for padding */
 247
 248                 uint8_t bfs_retries;    /* retry count */
 249                 uint8_t bfs_tid;        /* packet TID (or TID_MAX for no QoS) */
 250                 uint8_t bfs_nframes;    /* number of frames in aggregate */
 251                 uint8_t bfs_pri;        /* packet AC priority */
 252                 uint8_t bfs_tx_queue;   /* destination hardware TX queue */
 253
 254                 u_int32_t bfs_aggr:1,           /* part of aggregate? */
 255                     bfs_aggrburst:1,    /* part of aggregate burst? */
 256                     bfs_isretried:1,    /* retried frame? */
 257                     bfs_dobaw:1,        /* actually check against BAW? */
 258                     bfs_addedbaw:1,     /* has been added to the BAW */
 259                     bfs_shpream:1,      /* use short preamble */
 260                     bfs_istxfrag:1,     /* is fragmented */
 261                     bfs_ismrr:1,        /* do multi-rate TX retry */
 262                     bfs_doprot:1,       /* do RTS/CTS based protection */
 263                     bfs_doratelookup:1; /* do rate lookup before each TX */
 264
 265                 /*
 266                  * These fields are passed into the
 267                  * descriptor setup functions.
 268                  */
 269
 270                 /* Make this an 8 bit value? */
 271                 HAL_PKT_TYPE bfs_atype; /* packet type */
 272
 273                 uint32_t bfs_pktlen;    /* length of this packet */
 274
 275                 uint16_t bfs_hdrlen;    /* length of this packet header */
 276                 uint16_t bfs_al;        /* length of aggregate */
 277
 278                 uint16_t bfs_txflags;   /* HAL (tx) descriptor flags */
 279                 uint8_t bfs_txrate0;    /* first TX rate */
 280                 uint8_t bfs_try0;               /* first try count */
 281
 282                 uint16_t bfs_txpower;   /* tx power */
 283                 uint8_t bfs_ctsrate0;   /* Non-zero - use this as ctsrate */
 284                 uint8_t bfs_ctsrate;    /* CTS rate */
 285
 286                 /* 16 bit? */
 287                 int32_t bfs_keyix;              /* crypto key index */
 288                 int32_t bfs_txantenna;  /* TX antenna config */
 289
 290                 /* Make this an 8 bit value? */
 291                 enum ieee80211_protmode bfs_protmode;
 292
 293                 /* 16 bit? */
 294                 uint32_t bfs_ctsduration;       /* CTS duration (pre-11n NICs) */
 295                 struct ath_rc_series bfs_rc[ATH_RC_NUM];        /* non-11n TX series */
 296         } bf_state;
 297 };
 298 typedef TAILQ_HEAD(ath_bufhead_s, ath_buf) ath_bufhead;
 299
 300 #define ATH_BUF_MGMT    0x00000001      /* (tx) desc is a mgmt desc */
 301 #define ATH_BUF_BUSY    0x00000002      /* (tx) desc owned by h/w */
 302 #define ATH_BUF_FIFOEND 0x00000004
 303 #define ATH_BUF_FIFOPTR 0x00000008
 304
 305 #define ATH_BUF_FLAGS_CLONE     (ATH_BUF_MGMT)
 306
 307 /*
 308  * DMA state for tx/rx descriptors.
 309  */
 310 struct ath_descdma {
 311         const char*             dd_name;
 312         struct ath_desc         *dd_desc;       /* descriptors */
 313         int                     dd_descsize;    /* size of single descriptor */
 314         bus_addr_t              dd_desc_paddr;  /* physical addr of dd_desc */
 315         bus_size_t              dd_desc_len;    /* size of dd_desc */
 316         bus_dma_segment_t       dd_dseg;
 317         bus_dma_tag_t           dd_dmat;        /* bus DMA tag */
 318         bus_dmamap_t            dd_dmamap;      /* DMA map for descriptors */
 319         struct ath_buf          *dd_bufptr;     /* associated buffers */
 320 };
 321
 322 /*
 323  * Data transmit queue state.  One of these exists for each
 324  * hardware transmit queue.  Packets sent to us from above
 325  * are assigned to queues based on their priority.  Not all
 326  * devices support a complete set of hardware transmit queues.
 327  * For those devices the array sc_ac2q will map multiple
 328  * priorities to fewer hardware queues (typically all to one
 329  * hardware queue).
 330  */
 331 struct ath_txq {
 332         struct ath_softc        *axq_softc;     /* Needed for scheduling */
 333         u_int                   axq_qnum;       /* hardware q number */
 334 #define ATH_TXQ_SWQ     (HAL_NUM_TX_QUEUES+1)   /* qnum for s/w only queue */
 335         u_int                   axq_ac;         /* WME AC */
 336         u_int                   axq_flags;
 337 //#define       ATH_TXQ_PUTPENDING      0x0001          /* ath_hal_puttxbuf pending */
 338 #define ATH_TXQ_PUTRUNNING      0x0002          /* ath_hal_puttxbuf has been called */
 339         u_int                   axq_depth;      /* queue depth (stat only) */
 340         u_int                   axq_aggr_depth; /* how many aggregates are queued */
 341         u_int                   axq_intrcnt;    /* interrupt count */
 342         u_int32_t               *axq_link;      /* link ptr in last TX desc */
 343         TAILQ_HEAD(axq_q_s, ath_buf)    axq_q;          /* transmit queue */
 344         struct lock             axq_lock;       /* lock on q and link */
 345
 346         /*
 347          * This is the FIFO staging buffer when doing EDMA.
 348          *
 349          * For legacy chips, we just push the head pointer to
 350          * the hardware and we ignore this list.
 351          *
 352          * For EDMA, the staging buffer is treated as normal;
 353          * when it's time to push a list of frames to the hardware
 354          * we move that list here and we stamp buffers with
 355          * flags to identify the beginning/end of that particular
 356          * FIFO entry.
 357          */
 358         struct {
 359                 TAILQ_HEAD(axq_q_f_s, ath_buf)  axq_q;
 360                 u_int                           axq_depth;
 361         } fifo;
 362         u_int                   axq_fifo_depth; /* depth of FIFO frames */
 363
 364         /*
 365          * XXX the holdingbf field is protected by the TXBUF lock
 366          * for now, NOT the TXQ lock.
 367          *
 368          * Architecturally, it would likely be better to move
 369          * the holdingbf field to a separate array in ath_softc
 370          * just to highlight that it's not protected by the normal
 371          * TX path lock.
 372          */
 373         struct ath_buf          *axq_holdingbf; /* holding TX buffer */
 374         char                    axq_name[12];   /* e.g. "ath0_txq4" */
 375
 376         /* Per-TID traffic queue for software -> hardware TX */
 377         /*
 378          * This is protected by the general TX path lock, not (for now)
 379          * by the TXQ lock.
 380          */
 381         TAILQ_HEAD(axq_t_s,ath_tid)     axq_tidq;
 382 };
 383
 384 #ifdef __DragonFly__
 385 /* already serialized by wlan_serializer */
 386 #define IF_LOCK(ifp)
 387 #define IF_UNLOCK(ifp)
 388 #endif
 389
 390 #define ATH_TXQ_LOCK_INIT(_sc, _tq)
 391 #define ATH_TXQ_LOCK_DESTROY(_tq)
 392 #define ATH_TXQ_LOCK(_tq)
 393 #define ATH_TXQ_UNLOCK(_tq)
 394 #define ATH_TXQ_LOCK_ASSERT(_tq)
 395 #define ATH_TXQ_UNLOCK_ASSERT(_tq)
 396
 397 #define ATH_NODE_LOCK(_an)
 398 #define ATH_NODE_UNLOCK(_an)
 399 #define ATH_NODE_LOCK_ASSERT(_an)
 400 #define ATH_NODE_UNLOCK_ASSERT(_an)
 401
 402 /*
 403  * These are for the hardware queue.
 404  */
 405 #define ATH_TXQ_INSERT_HEAD(_tq, _elm, _field) do { \
 406         TAILQ_INSERT_HEAD(&(_tq)->axq_q, (_elm), _field); \
 407         (_tq)->axq_depth++; \
 408 } while (0)
 409 #define ATH_TXQ_INSERT_TAIL(_tq, _elm, _field) do { \
 410         TAILQ_INSERT_TAIL(&(_tq)->axq_q, (_elm), _field); \
 411         (_tq)->axq_depth++; \
 412 } while (0)
 413 #define ATH_TXQ_REMOVE(_tq, _elm, _field) do { \
 414         TAILQ_REMOVE(&(_tq)->axq_q, _elm, _field); \
 415         (_tq)->axq_depth--; \
 416 } while (0)
 417 #define ATH_TXQ_FIRST(_tq)              TAILQ_FIRST(&(_tq)->axq_q)
 418 #define ATH_TXQ_LAST(_tq, _field)       TAILQ_LAST(&(_tq)->axq_q, _field)
 419
 420 /*
 421  * These are for the TID software queue.
 422  */
 423 #define ATH_TID_INSERT_HEAD(_tq, _elm, _field) do { \
 424         TAILQ_INSERT_HEAD(&(_tq)->tid_q, (_elm), _field); \
 425         (_tq)->axq_depth++; \
 426         (_tq)->an->an_swq_depth++; \
 427 } while (0)
 428 #define ATH_TID_INSERT_TAIL(_tq, _elm, _field) do { \
 429         TAILQ_INSERT_TAIL(&(_tq)->tid_q, (_elm), _field); \
 430         (_tq)->axq_depth++; \
 431         (_tq)->an->an_swq_depth++; \
 432 } while (0)
 433 #define ATH_TID_REMOVE(_tq, _elm, _field) do { \
 434         TAILQ_REMOVE(&(_tq)->tid_q, _elm, _field); \
 435         (_tq)->axq_depth--; \
 436         (_tq)->an->an_swq_depth--; \
 437 } while (0)
 438 #define ATH_TID_FIRST(_tq)              TAILQ_FIRST(&(_tq)->tid_q)
 439 #define ATH_TID_LAST(_tq, _field)       TAILQ_LAST(&(_tq)->tid_q, _field)
 440
 441 /*
 442  * These are for the TID filtered frame queue
 443  */
 444 #define ATH_TID_FILT_INSERT_HEAD(_tq, _elm, _field) do { \
 445         TAILQ_INSERT_HEAD(&(_tq)->filtq.tid_q, (_elm), _field); \
 446         (_tq)->axq_depth++; \
 447         (_tq)->an->an_swq_depth++; \
 448 } while (0)
 449 #define ATH_TID_FILT_INSERT_TAIL(_tq, _elm, _field) do { \
 450         TAILQ_INSERT_TAIL(&(_tq)->filtq.tid_q, (_elm), _field); \
 451         (_tq)->axq_depth++; \
 452         (_tq)->an->an_swq_depth++; \
 453 } while (0)
 454 #define ATH_TID_FILT_REMOVE(_tq, _elm, _field) do { \
 455         TAILQ_REMOVE(&(_tq)->filtq.tid_q, _elm, _field); \
 456         (_tq)->axq_depth--; \
 457         (_tq)->an->an_swq_depth--; \
 458 } while (0)
 459 #define ATH_TID_FILT_FIRST(_tq)         TAILQ_FIRST(&(_tq)->filtq.tid_q)
 460 #define ATH_TID_FILT_LAST(_tq, _field)  TAILQ_LAST(&(_tq)->filtq.tid_q,_field)
 461
 462 struct ath_vap {
 463         struct ieee80211vap av_vap;     /* base class */
 464         int             av_bslot;       /* beacon slot index */
 465         struct ath_buf  *av_bcbuf;      /* beacon buffer */
 466         struct ieee80211_beacon_offsets av_boff;/* dynamic update state */
 467         struct ath_txq  av_mcastq;      /* buffered mcast s/w queue */
 468
 469         void            (*av_recv_mgmt)(struct ieee80211_node *,
 470                                 struct mbuf *, int, int, int);
 471         int             (*av_newstate)(struct ieee80211vap *,
 472                                 enum ieee80211_state, int);
 473         void            (*av_bmiss)(struct ieee80211vap *);
 474         void            (*av_node_ps)(struct ieee80211_node *, int);
 475         int             (*av_set_tim)(struct ieee80211_node *, int);
 476         void            (*av_recv_pspoll)(struct ieee80211_node *,
 477                                 struct mbuf *);
 478 };
 479 #define ATH_VAP(vap)    ((struct ath_vap *)(vap))
 480
 481 struct taskqueue;
 482 struct ath_tx99;
 483
 484 /*
 485  * Whether to reset the TX/RX queue with or without
 486  * a queue flush.
 487  */
 488 typedef enum {
 489         ATH_RESET_DEFAULT = 0,
 490         ATH_RESET_NOLOSS = 1,
 491         ATH_RESET_FULL = 2,
 492 } ATH_RESET_TYPE;
 493
 494 struct ath_rx_methods {
 495         void            (*recv_sched_queue)(struct ath_softc *sc,
 496                             HAL_RX_QUEUE q, int dosched);
 497         void            (*recv_sched)(struct ath_softc *sc, int dosched);
 498         void            (*recv_stop)(struct ath_softc *sc, int dodelay);
 499         int             (*recv_start)(struct ath_softc *sc);
 500         void            (*recv_flush)(struct ath_softc *sc);
 501         void            (*recv_tasklet)(void *arg, int npending);
 502         int             (*recv_rxbuf_init)(struct ath_softc *sc,
 503                             struct ath_buf *bf);
 504         int             (*recv_setup)(struct ath_softc *sc);
 505         int             (*recv_teardown)(struct ath_softc *sc);
 506 };
 507
 508 /*
 509  * Represent the current state of the RX FIFO.
 510  */
 511 struct ath_rx_edma {
 512         struct ath_buf  **m_fifo;
 513         int             m_fifolen;
 514         int             m_fifo_head;
 515         int             m_fifo_tail;
 516         int             m_fifo_depth;
 517         struct mbuf     *m_rxpending;
 518         struct ath_buf  *m_holdbf;
 519 };
 520
 521 struct ath_tx_edma_fifo {
 522         struct ath_buf  **m_fifo;
 523         int             m_fifolen;
 524         int             m_fifo_head;
 525         int             m_fifo_tail;
 526         int             m_fifo_depth;
 527 };
 528
 529 struct ath_tx_methods {
 530         int             (*xmit_setup)(struct ath_softc *sc);
 531         int             (*xmit_teardown)(struct ath_softc *sc);
 532         void            (*xmit_attach_comp_func)(struct ath_softc *sc);
 533
 534         void            (*xmit_dma_restart)(struct ath_softc *sc,
 535                             struct ath_txq *txq);
 536         void            (*xmit_handoff)(struct ath_softc *sc,
 537                             struct ath_txq *txq, struct ath_buf *bf);
 538         void            (*xmit_drain)(struct ath_softc *sc,
 539                             ATH_RESET_TYPE reset_type);
 540 };
 541
 542 struct ath_softc {
 543         struct ifnet            *sc_ifp;        /* interface common */
 544         struct ath_stats        sc_stats;       /* interface statistics */
 545         struct ath_tx_aggr_stats        sc_aggr_stats;
 546         struct ath_intr_stats   sc_intr_stats;
 547         uint64_t                sc_debug;
 548         uint64_t                sc_ktrdebug;
 549         int                     sc_nvaps;       /* # vaps */
 550         int                     sc_nstavaps;    /* # station vaps */
 551         int                     sc_nmeshvaps;   /* # mbss vaps */
 552         u_int8_t                sc_hwbssidmask[IEEE80211_ADDR_LEN];
 553         u_int8_t                sc_nbssid0;     /* # vap's using base mac */
 554         uint32_t                sc_bssidmask;   /* bssid mask */
 555
 556         struct ath_rx_methods   sc_rx;
 557         struct ath_rx_edma      sc_rxedma[HAL_NUM_RX_QUEUES];   /* HP/LP queues */
 558         ath_bufhead             sc_rx_rxlist[HAL_NUM_RX_QUEUES];        /* deferred RX completion */
 559         struct ath_tx_methods   sc_tx;
 560         struct ath_tx_edma_fifo sc_txedma[HAL_NUM_TX_QUEUES];
 561         enum { ATH_RXFIFO_RESET, ATH_RXFIFO_OK } sc_rxfifo_state;
 562
 563         /*
 564          * This is (currently) protected by the TX queue lock;
 565          * it should migrate to a separate lock later
 566          * so as to minimise contention.
 567          */
 568         ath_bufhead             sc_txbuf_list;
 569
 570         int                     sc_rx_statuslen;
 571         int                     sc_tx_desclen;
 572         int                     sc_tx_statuslen;
 573         int                     sc_tx_nmaps;    /* Number of TX maps */
 574         int                     sc_edma_bufsize;
 575
 576         void                    (*sc_node_cleanup)(struct ieee80211_node *);
 577         void                    (*sc_node_free)(struct ieee80211_node *);
 578         device_t                sc_dev;
 579         HAL_BUS_TAG             sc_st;          /* bus space tag */
 580         HAL_BUS_HANDLE          sc_sh;          /* bus space handle */
 581         bus_dma_tag_t           sc_dmat;        /* bus DMA tag */
 582 #if 0
 583         struct mtx              sc_mtx;         /* master lock (recursive) */
 584         struct mtx              sc_pcu_mtx;     /* PCU access mutex */
 585         char                    sc_pcu_mtx_name[32];
 586         struct mtx              sc_rx_mtx;      /* RX access mutex */
 587         char                    sc_rx_mtx_name[32];
 588         struct mtx              sc_tx_mtx;      /* TX handling/comp mutex */
 589         char                    sc_tx_mtx_name[32];
 590         struct mtx              sc_tx_ic_mtx;   /* TX queue mutex */
 591         char                    sc_tx_ic_mtx_name[32];
 592 #endif
 593         struct taskqueue        *sc_tq;         /* private task queue */
 594         struct ath_hal          *sc_ah;         /* Atheros HAL */
 595         struct ath_ratectrl     *sc_rc;         /* tx rate control support */
 596         struct ath_tx99         *sc_tx99;       /* tx99 adjunct state */
 597         void                    (*sc_setdefantenna)(struct ath_softc *, u_int);
 598
 599         /*
 600          * First set of flags.
 601          */
 602         uint32_t                sc_invalid  : 1,/* disable hardware accesses */
 603                                 sc_mrretry  : 1,/* multi-rate retry support */
 604                                 sc_mrrprot  : 1,/* MRR + protection support */
 605                                 sc_softled  : 1,/* enable LED gpio status */
 606                                 sc_hardled  : 1,/* enable MAC LED status */
 607                                 sc_splitmic : 1,/* split TKIP MIC keys */
 608                                 sc_needmib  : 1,/* enable MIB stats intr */
 609                                 sc_diversity: 1,/* enable rx diversity */
 610                                 sc_hasveol  : 1,/* tx VEOL support */
 611                                 sc_ledstate : 1,/* LED on/off state */
 612                                 sc_blinking : 1,/* LED blink operation active */
 613                                 sc_mcastkey : 1,/* mcast key cache search */
 614                                 sc_scanning : 1,/* scanning active */
 615                                 sc_syncbeacon:1,/* sync/resync beacon timers */
 616                                 sc_hasclrkey: 1,/* CLR key supported */
 617                                 sc_xchanmode: 1,/* extended channel mode */
 618                                 sc_outdoor  : 1,/* outdoor operation */
 619                                 sc_dturbo   : 1,/* dynamic turbo in use */
 620                                 sc_hasbmask : 1,/* bssid mask support */
 621                                 sc_hasbmatch: 1,/* bssid match disable support*/
 622                                 sc_hastsfadd: 1,/* tsf adjust support */
 623                                 sc_beacons  : 1,/* beacons running */
 624                                 sc_swbmiss  : 1,/* sta mode using sw bmiss */
 625                                 sc_stagbeacons:1,/* use staggered beacons */
 626                                 sc_wmetkipmic:1,/* can do WME+TKIP MIC */
 627                                 sc_resume_up: 1,/* on resume, start all vaps */
 628                                 sc_tdma     : 1,/* TDMA in use */
 629                                 sc_setcca   : 1,/* set/clr CCA with TDMA */
 630                                 sc_resetcal : 1,/* reset cal state next trip */
 631                                 sc_rxslink  : 1,/* do self-linked final descriptor */
 632                                 sc_rxtsf32  : 1,/* RX dec TSF is 32 bits */
 633                                 sc_isedma   : 1,/* supports EDMA */
 634                                 sc_do_mybeacon : 1; /* supports mybeacon */
 635
 636         /*
 637          * Second set of flags.
 638          */
 639         u_int32_t               sc_use_ent  : 1,
 640                                 sc_rx_stbc  : 1,
 641                                 sc_tx_stbc  : 1,
 642                                 sc_hasenforcetxop : 1, /* support enforce TxOP */
 643                                 sc_hasdivcomb : 1,     /* RX diversity combining */
 644                                 sc_rx_lnamixer : 1;    /* RX using LNA mixing */
 645
 646         int                     sc_cabq_enable; /* Enable cabq transmission */
 647
 648         /*
 649          * Enterprise mode configuration for AR9380 and later chipsets.
 650          */
 651         uint32_t                sc_ent_cfg;
 652
 653         uint32_t                sc_eerd;        /* regdomain from EEPROM */
 654         uint32_t                sc_eecc;        /* country code from EEPROM */
 655                                                 /* rate tables */
 656         const HAL_RATE_TABLE    *sc_rates[IEEE80211_MODE_MAX];
 657         const HAL_RATE_TABLE    *sc_currates;   /* current rate table */
 658         enum ieee80211_phymode  sc_curmode;     /* current phy mode */
 659         HAL_OPMODE              sc_opmode;      /* current operating mode */
 660         u_int16_t               sc_curtxpow;    /* current tx power limit */
 661         u_int16_t               sc_curaid;      /* current association id */
 662         struct ieee80211_channel *sc_curchan;   /* current installed channel */
 663         u_int8_t                sc_curbssid[IEEE80211_ADDR_LEN];
 664         u_int8_t                sc_rixmap[256]; /* IEEE to h/w rate table ix */
 665         struct {
 666                 u_int8_t        ieeerate;       /* IEEE rate */
 667                 u_int8_t        rxflags;        /* radiotap rx flags */
 668                 u_int8_t        txflags;        /* radiotap tx flags */
 669                 u_int16_t       ledon;          /* softled on time */
 670                 u_int16_t       ledoff;         /* softled off time */
 671         } sc_hwmap[32];                         /* h/w rate ix mappings */
 672         u_int8_t                sc_protrix;     /* protection rate index */
 673         u_int8_t                sc_lastdatarix; /* last data frame rate index */
 674         u_int                   sc_mcastrate;   /* ieee rate for mcastrateix */
 675         u_int                   sc_fftxqmin;    /* min frames before staging */
 676         u_int                   sc_fftxqmax;    /* max frames before drop */
 677         u_int                   sc_txantenna;   /* tx antenna (fixed or auto) */
 678
 679         HAL_INT                 sc_imask;       /* interrupt mask copy */
 680
 681         /*
 682          * These are modified in the interrupt handler as well as
 683          * the task queues and other contexts. Thus these must be
 684          * protected by a mutex, or they could clash.
 685          *
 686          * For now, access to these is behind the ATH_LOCK,
 687          * just to save time.
 688          */
 689         uint32_t                sc_txq_active;  /* bitmap of active TXQs */
 690         uint32_t                sc_kickpcu;     /* whether to kick the PCU */
 691         uint32_t                sc_rxproc_cnt;  /* In RX processing */
 692         uint32_t                sc_txproc_cnt;  /* In TX processing */
 693         uint32_t                sc_txstart_cnt; /* In TX output (raw/start) */
 694         uint32_t                sc_inreset_cnt; /* In active reset/chanchange */
 695         uint32_t                sc_txrx_cnt;    /* refcount on stop/start'ing TX */
 696         uint32_t                sc_intr_cnt;    /* refcount on interrupt handling */
 697
 698         u_int                   sc_keymax;      /* size of key cache */
 699         u_int8_t                sc_keymap[ATH_KEYBYTES];/* key use bit map */
 700
 701         /*
 702          * Software based LED blinking
 703          */
 704         u_int                   sc_ledpin;      /* GPIO pin for driving LED */
 705         u_int                   sc_ledon;       /* pin setting for LED on */
 706         u_int                   sc_ledidle;     /* idle polling interval */
 707         int                     sc_ledevent;    /* time of last LED event */
 708         u_int8_t                sc_txrix;       /* current tx rate for LED */
 709         u_int16_t               sc_ledoff;      /* off time for current blink */
 710         struct callout          sc_ledtimer;    /* led off timer */
 711
 712         /*
 713          * Hardware based LED blinking
 714          */
 715         int                     sc_led_pwr_pin; /* MAC power LED GPIO pin */
 716         int                     sc_led_net_pin; /* MAC network LED GPIO pin */
 717
 718         u_int                   sc_rfsilentpin; /* GPIO pin for rfkill int */
 719         u_int                   sc_rfsilentpol; /* pin setting for rfkill on */
 720
 721         struct ath_descdma      sc_rxdma;       /* RX descriptors */
 722         ath_bufhead             sc_rxbuf;       /* receive buffer */
 723         u_int32_t               *sc_rxlink;     /* link ptr in last RX desc */
 724         struct task             sc_rxtask;      /* rx int processing */
 725         u_int8_t                sc_defant;      /* current default antenna */
 726         u_int8_t                sc_rxotherant;  /* rx's on non-default antenna*/
 727         u_int64_t               sc_lastrx;      /* tsf at last rx'd frame */
 728         struct ath_rx_status    *sc_lastrs;     /* h/w status of last rx */
 729         struct ath_rx_radiotap_header sc_rx_th;
 730         int                     sc_rx_th_len;
 731         u_int                   sc_monpass;     /* frames to pass in mon.mode */
 732
 733         struct ath_descdma      sc_txdma;       /* TX descriptors */
 734         uint16_t                sc_txbuf_descid;
 735         ath_bufhead             sc_txbuf;       /* transmit buffer */
 736         int                     sc_txbuf_cnt;   /* how many buffers avail */
 737         struct ath_descdma      sc_txdma_mgmt;  /* mgmt TX descriptors */
 738         ath_bufhead             sc_txbuf_mgmt;  /* mgmt transmit buffer */
 739         struct ath_descdma      sc_txsdma;      /* EDMA TX status desc's */
 740 #if 0
 741         struct mtx              sc_txbuflock;   /* txbuf lock */
 742         char                    sc_txname[12];  /* e.g. "ath0_buf" */
 743 #endif
 744         u_int                   sc_txqsetup;    /* h/w queues setup */
 745         u_int                   sc_txintrperiod;/* tx interrupt batching */
 746         struct ath_txq          sc_txq[HAL_NUM_TX_QUEUES];
 747         struct ath_txq          *sc_ac2q[5];    /* WME AC -> h/w q map */
 748         struct task             sc_txtask;      /* tx int processing */
 749         struct task             sc_txqtask;     /* tx proc processing */
 750
 751         struct ath_descdma      sc_txcompdma;   /* TX EDMA completion */
 752 #if 0
 753         struct mtx              sc_txcomplock;  /* TX EDMA completion lock */
 754         char                    sc_txcompname[12];      /* eg ath0_txcomp */
 755 #endif
 756
 757         int                     sc_wd_timer;    /* count down for wd timer */
 758         struct callout          sc_wd_ch;       /* tx watchdog timer */
 759         struct ath_tx_radiotap_header sc_tx_th;
 760         int                     sc_tx_th_len;
 761
 762         struct ath_descdma      sc_bdma;        /* beacon descriptors */
 763         ath_bufhead             sc_bbuf;        /* beacon buffers */
 764         u_int                   sc_bhalq;       /* HAL q for outgoing beacons */
 765         u_int                   sc_bmisscount;  /* missed beacon transmits */
 766         u_int32_t               sc_ant_tx[8];   /* recent tx frames/antenna */
 767         struct ath_txq          *sc_cabq;       /* tx q for cab frames */
 768         struct task             sc_bmisstask;   /* bmiss int processing */
 769         struct task             sc_bstucktask;  /* stuck beacon processing */
 770         struct task             sc_resettask;   /* interface reset task */
 771         struct task             sc_fataltask;   /* fatal task */
 772         enum {
 773                 OK,                             /* no change needed */
 774                 UPDATE,                         /* update pending */
 775                 COMMIT                          /* beacon sent, commit change */
 776         } sc_updateslot;                        /* slot time update fsm */
 777         int                     sc_slotupdate;  /* slot to advance fsm */
 778         struct ieee80211vap     *sc_bslot[ATH_BCBUF];
 779         int                     sc_nbcnvaps;    /* # vaps with beacons */
 780
 781         struct callout          sc_cal_ch;      /* callout handle for cals */
 782         int                     sc_lastlongcal; /* last long cal completed */
 783         int                     sc_lastcalreset;/* last cal reset done */
 784         int                     sc_lastani;     /* last ANI poll */
 785         int                     sc_lastshortcal;        /* last short calibration */
 786         HAL_BOOL                sc_doresetcal;  /* Yes, we're doing a reset cal atm */
 787         HAL_NODE_STATS          sc_halstats;    /* station-mode rssi stats */
 788         u_int                   sc_tdmadbaprep; /* TDMA DBA prep time */
 789         u_int                   sc_tdmaswbaprep;/* TDMA SWBA prep time */
 790         u_int                   sc_tdmaswba;    /* TDMA SWBA counter */
 791         u_int32_t               sc_tdmabintval; /* TDMA beacon interval (TU) */
 792         u_int32_t               sc_tdmaguard;   /* TDMA guard time (usec) */
 793         u_int                   sc_tdmaslotlen; /* TDMA slot length (usec) */
 794         u_int32_t               sc_avgtsfdeltap;/* TDMA slot adjust (+) */
 795         u_int32_t               sc_avgtsfdeltam;/* TDMA slot adjust (-) */
 796         uint16_t                *sc_eepromdata; /* Local eeprom data, if AR9100 */
 797         uint32_t                sc_txchainmask; /* hardware TX chainmask */
 798         uint32_t                sc_rxchainmask; /* hardware RX chainmask */
 799         uint32_t                sc_cur_txchainmask;     /* currently configured TX chainmask */
 800         uint32_t                sc_cur_rxchainmask;     /* currently configured RX chainmask */
 801         uint32_t                sc_rts_aggr_limit;      /* TX limit on RTS aggregates */
 802         int                     sc_aggr_limit;  /* TX limit on all aggregates */
 803         int                     sc_delim_min_pad;       /* Minimum delimiter count */
 804
 805         /* Queue limits */
 806
 807         /*
 808          * To avoid queue starvation in congested conditions,
 809          * these parameters tune the maximum number of frames
 810          * queued to the data/mcastq before they're dropped.
 811          *
 812          * This is to prevent:
 813          * + a single destination overwhelming everything, including
 814          *   management/multicast frames;
 815          * + multicast frames overwhelming everything (when the
 816          *   air is sufficiently busy that cabq can't drain.)
 817          * + A node in powersave shouldn't be allowed to exhaust
 818          *   all available mbufs;
 819          *
 820          * These implement:
 821          * + data_minfree is the maximum number of free buffers
 822          *   overall to successfully allow a data frame.
 823          *
 824          * + mcastq_maxdepth is the maximum depth allowed of the cabq.
 825          */
 826         int                     sc_txq_node_maxdepth;
 827         int                     sc_txq_data_minfree;
 828         int                     sc_txq_mcastq_maxdepth;
 829         int                     sc_txq_node_psq_maxdepth;
 830
 831         /*
 832          * Software queue twiddles
 833          *
 834          * hwq_limit_nonaggr:
 835          *              when to begin limiting non-aggregate frames to the
 836          *              hardware queue, regardless of the TID.
 837          * hwq_limit_aggr:
 838          *              when to begin limiting A-MPDU frames to the
 839          *              hardware queue, regardless of the TID.
 840          * tid_hwq_lo:  how low the per-TID hwq count has to be before the
 841          *              TID will be scheduled again
 842          * tid_hwq_hi:  how many frames to queue to the HWQ before the TID
 843          *              stops being scheduled.
 844          */
 845         int                     sc_hwq_limit_nonaggr;
 846         int                     sc_hwq_limit_aggr;
 847         int                     sc_tid_hwq_lo;
 848         int                     sc_tid_hwq_hi;
 849
 850         /* DFS related state */
 851         void                    *sc_dfs;        /* Used by an optional DFS module */
 852         int                     sc_dodfs;       /* Whether to enable DFS rx filter bits */
 853         struct task             sc_dfstask;     /* DFS processing task */
 854
 855         /* Spectral related state */
 856         void                    *sc_spectral;
 857         int                     sc_dospectral;
 858
 859         /* LNA diversity related state */
 860         void                    *sc_lna_div;
 861         int                     sc_dolnadiv;
 862
 863         /* ALQ */
 864 #ifdef  ATH_DEBUG_ALQ
 865         struct if_ath_alq sc_alq;
 866 #endif
 867
 868         /* TX AMPDU handling */
 869         int                     (*sc_addba_request)(struct ieee80211_node *,
 870                                     struct ieee80211_tx_ampdu *, int, int, int);
 871         int                     (*sc_addba_response)(struct ieee80211_node *,
 872                                     struct ieee80211_tx_ampdu *, int, int, int);
 873         void                    (*sc_addba_stop)(struct ieee80211_node *,
 874                                     struct ieee80211_tx_ampdu *);
 875         void                    (*sc_addba_response_timeout)
 876                                     (struct ieee80211_node *,
 877                                     struct ieee80211_tx_ampdu *);
 878         void                    (*sc_bar_response)(struct ieee80211_node *ni,
 879                                     struct ieee80211_tx_ampdu *tap,
 880                                     int status);
 881
 882         /*
 883          * Powersave state tracking.
 884          *
 885          * target/cur powerstate is the chip power state.
 886          * target selfgen state is the self-generated frames
 887          *   state.  The chip can be awake but transmitted frames
 888          *   can have the PWRMGT bit set to 1 so the destination
 889          *   thinks the node is asleep.
 890          */
 891         HAL_POWER_MODE          sc_target_powerstate;
 892         HAL_POWER_MODE          sc_target_selfgen_state;
 893
 894         HAL_POWER_MODE          sc_cur_powerstate;
 895
 896         int                     sc_powersave_refcnt;
 897 };
 898
 899 #define ATH_LOCK_INIT(_sc)
 900 #define ATH_LOCK_DESTROY(_sc)
 901 #define ATH_LOCK(_sc)
 902 #define ATH_UNLOCK(_sc)
 903 #define ATH_LOCK_ASSERT(_sc)
 904 #define ATH_UNLOCK_ASSERT(_sc)
 905
 906 /*
 907  * The TX lock is non-reentrant and serialises the TX frame send
 908  * and completion operations.
 909  */
 910 #define ATH_TX_LOCK_INIT(_sc)
 911 #define ATH_TX_LOCK_DESTROY(_sc)
 912 #define ATH_TX_LOCK(_sc)
 913 #define ATH_TX_UNLOCK(_sc)
 914 #define ATH_TX_LOCK_ASSERT(_sc)
 915 #define ATH_TX_UNLOCK_ASSERT(_sc)
 916 /* #define ATH_TX_TRYLOCK(_sc) removed */
 917
 918 /*
 919  * The IC TX lock is non-reentrant and serialises packet queuing from
 920  * the upper layers.
 921  */
 922 #define ATH_TX_IC_LOCK_INIT(_sc)
 923 #define ATH_TX_IC_LOCK_DESTROY(_sc)
 924 #define ATH_TX_IC_LOCK(_sc)
 925 #define ATH_TX_IC_UNLOCK(_sc)
 926 #define ATH_TX_IC_LOCK_ASSERT(_sc)
 927 #define ATH_TX_IC_UNLOCK_ASSERT(_sc)
 928
 929 /*
 930  * The PCU lock is non-recursive and should be treated as a spinlock.
 931  * Although currently the interrupt code is run in netisr context and
 932  * doesn't require this, this may change in the future.
 933  * Please keep this in mind when protecting certain code paths
 934  * with the PCU lock.
 935  *
 936  * The PCU lock is used to serialise access to the PCU so things such
 937  * as TX, RX, state change (eg channel change), channel reset and updates
 938  * from interrupt context (eg kickpcu, txqactive bits) do not clash.
 939  *
 940  * Although the current single-thread taskqueue mechanism protects the
 941  * majority of these situations by simply serialising them, there are
 942  * a few others which occur at the same time. These include the TX path
 943  * (which only acquires ATH_LOCK when recycling buffers to the free list),
 944  * ath_set_channel, the channel scanning API and perhaps quite a bit more.
 945  */
 946 #define ATH_PCU_LOCK_INIT(_sc)
 947 #define ATH_PCU_LOCK_DESTROY(_sc)
 948 #define ATH_PCU_LOCK(_sc)
 949 #define ATH_PCU_UNLOCK(_sc)
 950 #define ATH_PCU_LOCK_ASSERT(_sc)
 951 #define ATH_PCU_UNLOCK_ASSERT(_sc)
 952
 953 /*
 954  * The RX lock is primarily a(nother) workaround to ensure that the
 955  * RX FIFO/list isn't modified by various execution paths.
 956  * Even though RX occurs in a single context (the ath taskqueue), the
 957  * RX path can be executed via various reset/channel change paths.
 958  */
 959 #define ATH_RX_LOCK_INIT(_sc)
 960 #define ATH_RX_LOCK_DESTROY(_sc)
 961 #define ATH_RX_LOCK(_sc)
 962 #define ATH_RX_UNLOCK(_sc)
 963 #define ATH_RX_LOCK_ASSERT(_sc)
 964 #define ATH_RX_UNLOCK_ASSERT(_sc)
 965
 966 #define ATH_TXQ_SETUP(sc, i)    ((sc)->sc_txqsetup & (1<<i))
 967
 968 #define ATH_TXBUF_LOCK_INIT(_sc)
 969 #define ATH_TXBUF_LOCK_DESTROY(_sc)
 970 #define ATH_TXBUF_LOCK(_sc)
 971 #define ATH_TXBUF_UNLOCK(_sc)
 972 #define ATH_TXBUF_LOCK_ASSERT(_sc)
 973 #define ATH_TXBUF_UNLOCK_ASSERT(_sc)
 974
 975 #define ATH_TXSTATUS_LOCK_INIT(_sc)
 976 #define ATH_TXSTATUS_LOCK_DESTROY(_sc)
 977 #define ATH_TXSTATUS_LOCK(_sc)
 978 #define ATH_TXSTATUS_UNLOCK(_sc)
 979 #define ATH_TXSTATUS_LOCK_ASSERT(_sc)
 980
 981 int     ath_attach(u_int16_t, struct ath_softc *);
 982 int     ath_detach(struct ath_softc *);
 983 void    ath_resume(struct ath_softc *);
 984 void    ath_suspend(struct ath_softc *);
 985 void    ath_shutdown(struct ath_softc *);
 986 void    ath_intr(void *);
 987
 988 /*
 989  * HAL definitions to comply with local coding convention.
 990  */
 991 #define ath_hal_detach(_ah) \
 992         ((*(_ah)->ah_detach)((_ah)))
 993 #define ath_hal_reset(_ah, _opmode, _chan, _outdoor, _pstatus) \
 994         ((*(_ah)->ah_reset)((_ah), (_opmode), (_chan), (_outdoor), (_pstatus)))
 995 #define ath_hal_macversion(_ah) \
 996         (((_ah)->ah_macVersion << 4) | ((_ah)->ah_macRev))
 997 #define ath_hal_getratetable(_ah, _mode) \
 998         ((*(_ah)->ah_getRateTable)((_ah), (_mode)))
 999 #define ath_hal_getmac(_ah, _mac) \
1000         ((*(_ah)->ah_getMacAddress)((_ah), (_mac)))
1001 #define ath_hal_setmac(_ah, _mac) \
1002         ((*(_ah)->ah_setMacAddress)((_ah), (_mac)))
1003 #define ath_hal_getbssidmask(_ah, _mask) \
1004         ((*(_ah)->ah_getBssIdMask)((_ah), (_mask)))
1005 #define ath_hal_setbssidmask(_ah, _mask) \
1006         ((*(_ah)->ah_setBssIdMask)((_ah), (_mask)))
1007 #define ath_hal_intrset(_ah, _mask) \
1008         ((*(_ah)->ah_setInterrupts)((_ah), (_mask)))
1009 #define ath_hal_intrget(_ah) \
1010         ((*(_ah)->ah_getInterrupts)((_ah)))
1011 #define ath_hal_intrpend(_ah) \
1012         ((*(_ah)->ah_isInterruptPending)((_ah)))
1013 #define ath_hal_getisr(_ah, _pmask) \
1014         ((*(_ah)->ah_getPendingInterrupts)((_ah), (_pmask)))
1015 #define ath_hal_updatetxtriglevel(_ah, _inc) \
1016         ((*(_ah)->ah_updateTxTrigLevel)((_ah), (_inc)))
1017 #define ath_hal_setpower(_ah, _mode) \
1018         ((*(_ah)->ah_setPowerMode)((_ah), (_mode), AH_TRUE))
1019 #define ath_hal_setselfgenpower(_ah, _mode) \
1020         ((*(_ah)->ah_setPowerMode)((_ah), (_mode), AH_FALSE))
1021 #define ath_hal_keycachesize(_ah) \
1022         ((*(_ah)->ah_getKeyCacheSize)((_ah)))
1023 #define ath_hal_keyreset(_ah, _ix) \
1024         ((*(_ah)->ah_resetKeyCacheEntry)((_ah), (_ix)))
1025 #define ath_hal_keyset(_ah, _ix, _pk, _mac) \
1026         ((*(_ah)->ah_setKeyCacheEntry)((_ah), (_ix), (_pk), (_mac), AH_FALSE))
1027 #define ath_hal_keyisvalid(_ah, _ix) \
1028         (((*(_ah)->ah_isKeyCacheEntryValid)((_ah), (_ix))))
1029 #define ath_hal_keysetmac(_ah, _ix, _mac) \
1030         ((*(_ah)->ah_setKeyCacheEntryMac)((_ah), (_ix), (_mac)))
1031 #define ath_hal_getrxfilter(_ah) \
1032         ((*(_ah)->ah_getRxFilter)((_ah)))
1033 #define ath_hal_setrxfilter(_ah, _filter) \
1034         ((*(_ah)->ah_setRxFilter)((_ah), (_filter)))
1035 #define ath_hal_setmcastfilter(_ah, _mfilt0, _mfilt1) \
1036         ((*(_ah)->ah_setMulticastFilter)((_ah), (_mfilt0), (_mfilt1)))
1037 #define ath_hal_waitforbeacon(_ah, _bf) \
1038         ((*(_ah)->ah_waitForBeaconDone)((_ah), (_bf)->bf_daddr))
1039 #define ath_hal_putrxbuf(_ah, _bufaddr, _rxq) \
1040         ((*(_ah)->ah_setRxDP)((_ah), (_bufaddr), (_rxq)))
1041 /* NB: common across all chips */
1042 #define AR_TSF_L32      0x804c  /* MAC local clock lower 32 bits */
1043 #define ath_hal_gettsf32(_ah) \
1044         OS_REG_READ(_ah, AR_TSF_L32)
1045 #define ath_hal_gettsf64(_ah) \
1046         ((*(_ah)->ah_getTsf64)((_ah)))
1047 #define ath_hal_settsf64(_ah, _val) \
1048         ((*(_ah)->ah_setTsf64)((_ah), (_val)))
1049 #define ath_hal_resettsf(_ah) \
1050         ((*(_ah)->ah_resetTsf)((_ah)))
1051 #define ath_hal_rxena(_ah) \
1052         ((*(_ah)->ah_enableReceive)((_ah)))
1053 #define ath_hal_puttxbuf(_ah, _q, _bufaddr) \
1054         ((*(_ah)->ah_setTxDP)((_ah), (_q), (_bufaddr)))
1055 #define ath_hal_gettxbuf(_ah, _q) \
1056         ((*(_ah)->ah_getTxDP)((_ah), (_q)))
1057 #define ath_hal_numtxpending(_ah, _q) \
1058         ((*(_ah)->ah_numTxPending)((_ah), (_q)))
1059 #define ath_hal_getrxbuf(_ah, _rxq) \
1060         ((*(_ah)->ah_getRxDP)((_ah), (_rxq)))
1061 #define ath_hal_txstart(_ah, _q) \
1062         ((*(_ah)->ah_startTxDma)((_ah), (_q)))
1063 #define ath_hal_setchannel(_ah, _chan) \
1064         ((*(_ah)->ah_setChannel)((_ah), (_chan)))
1065 #define ath_hal_calibrate(_ah, _chan, _iqcal) \
1066         ((*(_ah)->ah_perCalibration)((_ah), (_chan), (_iqcal)))
1067 #define ath_hal_calibrateN(_ah, _chan, _lcal, _isdone) \
1068         ((*(_ah)->ah_perCalibrationN)((_ah), (_chan), 0x1, (_lcal), (_isdone)))
1069 #define ath_hal_calreset(_ah, _chan) \
1070         ((*(_ah)->ah_resetCalValid)((_ah), (_chan)))
1071 #define ath_hal_setledstate(_ah, _state) \
1072         ((*(_ah)->ah_setLedState)((_ah), (_state)))
1073 #define ath_hal_beaconinit(_ah, _nextb, _bperiod) \
1074         ((*(_ah)->ah_beaconInit)((_ah), (_nextb), (_bperiod)))
1075 #define ath_hal_beaconreset(_ah) \
1076         ((*(_ah)->ah_resetStationBeaconTimers)((_ah)))
1077 #define ath_hal_beaconsettimers(_ah, _bt) \
1078         ((*(_ah)->ah_setBeaconTimers)((_ah), (_bt)))
1079 #define ath_hal_beacontimers(_ah, _bs) \
1080         ((*(_ah)->ah_setStationBeaconTimers)((_ah), (_bs)))
1081 #define ath_hal_getnexttbtt(_ah) \
1082         ((*(_ah)->ah_getNextTBTT)((_ah)))
1083 #define ath_hal_setassocid(_ah, _bss, _associd) \
1084         ((*(_ah)->ah_writeAssocid)((_ah), (_bss), (_associd)))
1085 #define ath_hal_phydisable(_ah) \
1086         ((*(_ah)->ah_phyDisable)((_ah)))
1087 #define ath_hal_setopmode(_ah) \
1088         ((*(_ah)->ah_setPCUConfig)((_ah)))
1089 #define ath_hal_stoptxdma(_ah, _qnum) \
1090         ((*(_ah)->ah_stopTxDma)((_ah), (_qnum)))
1091 #define ath_hal_stoppcurecv(_ah) \
1092         ((*(_ah)->ah_stopPcuReceive)((_ah)))
1093 #define ath_hal_startpcurecv(_ah) \
1094         ((*(_ah)->ah_startPcuReceive)((_ah)))
1095 #define ath_hal_stopdmarecv(_ah) \
1096         ((*(_ah)->ah_stopDmaReceive)((_ah)))
1097 #define ath_hal_getdiagstate(_ah, _id, _indata, _insize, _outdata, _outsize) \
1098         ((*(_ah)->ah_getDiagState)((_ah), (_id), \
1099                 (_indata), (_insize), (_outdata), (_outsize)))
1100 #define ath_hal_getfatalstate(_ah, _outdata, _outsize) \
1101         ath_hal_getdiagstate(_ah, 29, NULL, 0, (_outdata), _outsize)
1102 #define ath_hal_setuptxqueue(_ah, _type, _irq) \
1103         ((*(_ah)->ah_setupTxQueue)((_ah), (_type), (_irq)))
1104 #define ath_hal_resettxqueue(_ah, _q) \
1105         ((*(_ah)->ah_resetTxQueue)((_ah), (_q)))
1106 #define ath_hal_releasetxqueue(_ah, _q) \
1107         ((*(_ah)->ah_releaseTxQueue)((_ah), (_q)))
1108 #define ath_hal_gettxqueueprops(_ah, _q, _qi) \
1109         ((*(_ah)->ah_getTxQueueProps)((_ah), (_q), (_qi)))
1110 #define ath_hal_settxqueueprops(_ah, _q, _qi) \
1111         ((*(_ah)->ah_setTxQueueProps)((_ah), (_q), (_qi)))
1112 /* NB: common across all chips */
1113 #define AR_Q_TXE        0x0840  /* MAC Transmit Queue enable */
1114 #define ath_hal_txqenabled(_ah, _qnum) \
1115         (OS_REG_READ(_ah, AR_Q_TXE) & (1<<(_qnum)))
1116 #define ath_hal_getrfgain(_ah) \
1117         ((*(_ah)->ah_getRfGain)((_ah)))
1118 #define ath_hal_getdefantenna(_ah) \
1119         ((*(_ah)->ah_getDefAntenna)((_ah)))
1120 #define ath_hal_setdefantenna(_ah, _ant) \
1121         ((*(_ah)->ah_setDefAntenna)((_ah), (_ant)))
1122 #define ath_hal_rxmonitor(_ah, _arg, _chan) \
1123         ((*(_ah)->ah_rxMonitor)((_ah), (_arg), (_chan)))
1124 #define ath_hal_ani_poll(_ah, _chan) \
1125         ((*(_ah)->ah_aniPoll)((_ah), (_chan)))
1126 #define ath_hal_mibevent(_ah, _stats) \
1127         ((*(_ah)->ah_procMibEvent)((_ah), (_stats)))
1128 #define ath_hal_setslottime(_ah, _us) \
1129         ((*(_ah)->ah_setSlotTime)((_ah), (_us)))
1130 #define ath_hal_getslottime(_ah) \
1131         ((*(_ah)->ah_getSlotTime)((_ah)))
1132 #define ath_hal_setacktimeout(_ah, _us) \
1133         ((*(_ah)->ah_setAckTimeout)((_ah), (_us)))
1134 #define ath_hal_getacktimeout(_ah) \
1135         ((*(_ah)->ah_getAckTimeout)((_ah)))
1136 #define ath_hal_setctstimeout(_ah, _us) \
1137         ((*(_ah)->ah_setCTSTimeout)((_ah), (_us)))
1138 #define ath_hal_getctstimeout(_ah) \
1139         ((*(_ah)->ah_getCTSTimeout)((_ah)))
1140 #define ath_hal_getcapability(_ah, _cap, _param, _result) \
1141         ((*(_ah)->ah_getCapability)((_ah), (_cap), (_param), (_result)))
1142 #define ath_hal_setcapability(_ah, _cap, _param, _v, _status) \
1143         ((*(_ah)->ah_setCapability)((_ah), (_cap), (_param), (_v), (_status)))
1144 #define ath_hal_ciphersupported(_ah, _cipher) \
1145         (ath_hal_getcapability(_ah, HAL_CAP_CIPHER, _cipher, NULL) == HAL_OK)
1146 #define ath_hal_getregdomain(_ah, _prd) \
1147         (ath_hal_getcapability(_ah, HAL_CAP_REG_DMN, 0, (_prd)) == HAL_OK)
1148 #define ath_hal_setregdomain(_ah, _rd) \
1149         ath_hal_setcapability(_ah, HAL_CAP_REG_DMN, 0, _rd, NULL)
1150 #define ath_hal_getcountrycode(_ah, _pcc) \
1151         (*(_pcc) = (_ah)->ah_countryCode)
1152 #define ath_hal_gettkipmic(_ah) \
1153         (ath_hal_getcapability(_ah, HAL_CAP_TKIP_MIC, 1, NULL) == HAL_OK)
1154 #define ath_hal_settkipmic(_ah, _v) \
1155         ath_hal_setcapability(_ah, HAL_CAP_TKIP_MIC, 1, _v, NULL)
1156 #define ath_hal_hastkipsplit(_ah) \
1157         (ath_hal_getcapability(_ah, HAL_CAP_TKIP_SPLIT, 0, NULL) == HAL_OK)
1158 #define ath_hal_gettkipsplit(_ah) \
1159         (ath_hal_getcapability(_ah, HAL_CAP_TKIP_SPLIT, 1, NULL) == HAL_OK)
1160 #define ath_hal_settkipsplit(_ah, _v) \
1161         ath_hal_setcapability(_ah, HAL_CAP_TKIP_SPLIT, 1, _v, NULL)
1162 #define ath_hal_haswmetkipmic(_ah) \
1163         (ath_hal_getcapability(_ah, HAL_CAP_WME_TKIPMIC, 0, NULL) == HAL_OK)
1164 #define ath_hal_hwphycounters(_ah) \
1165         (ath_hal_getcapability(_ah, HAL_CAP_PHYCOUNTERS, 0, NULL) == HAL_OK)
1166 #define ath_hal_hasdiversity(_ah) \
1167         (ath_hal_getcapability(_ah, HAL_CAP_DIVERSITY, 0, NULL) == HAL_OK)
1168 #define ath_hal_getdiversity(_ah) \
1169         (ath_hal_getcapability(_ah, HAL_CAP_DIVERSITY, 1, NULL) == HAL_OK)
1170 #define ath_hal_setdiversity(_ah, _v) \
1171         ath_hal_setcapability(_ah, HAL_CAP_DIVERSITY, 1, _v, NULL)
1172 #define ath_hal_getantennaswitch(_ah) \
1173         ((*(_ah)->ah_getAntennaSwitch)((_ah)))
1174 #define ath_hal_setantennaswitch(_ah, _v) \
1175         ((*(_ah)->ah_setAntennaSwitch)((_ah), (_v)))
1176 #define ath_hal_getdiag(_ah, _pv) \
1177         (ath_hal_getcapability(_ah, HAL_CAP_DIAG, 0, _pv) == HAL_OK)
1178 #define ath_hal_setdiag(_ah, _v) \
1179         ath_hal_setcapability(_ah, HAL_CAP_DIAG, 0, _v, NULL)
1180 #define ath_hal_getnumtxqueues(_ah, _pv) \
1181         (ath_hal_getcapability(_ah, HAL_CAP_NUM_TXQUEUES, 0, _pv) == HAL_OK)
1182 #define ath_hal_hasveol(_ah) \
1183         (ath_hal_getcapability(_ah, HAL_CAP_VEOL, 0, NULL) == HAL_OK)
1184 #define ath_hal_hastxpowlimit(_ah) \
1185         (ath_hal_getcapability(_ah, HAL_CAP_TXPOW, 0, NULL) == HAL_OK)
1186 #define ath_hal_settxpowlimit(_ah, _pow) \
1187         ((*(_ah)->ah_setTxPowerLimit)((_ah), (_pow)))
1188 #define ath_hal_gettxpowlimit(_ah, _ppow) \
1189         (ath_hal_getcapability(_ah, HAL_CAP_TXPOW, 1, _ppow) == HAL_OK)
1190 #define ath_hal_getmaxtxpow(_ah, _ppow) \
1191         (ath_hal_getcapability(_ah, HAL_CAP_TXPOW, 2, _ppow) == HAL_OK)
1192 #define ath_hal_gettpscale(_ah, _scale) \
1193         (ath_hal_getcapability(_ah, HAL_CAP_TXPOW, 3, _scale) == HAL_OK)
1194 #define ath_hal_settpscale(_ah, _v) \
1195         ath_hal_setcapability(_ah, HAL_CAP_TXPOW, 3, _v, NULL)
1196 #define ath_hal_hastpc(_ah) \
1197         (ath_hal_getcapability(_ah, HAL_CAP_TPC, 0, NULL) == HAL_OK)
1198 #define ath_hal_gettpc(_ah) \
1199         (ath_hal_getcapability(_ah, HAL_CAP_TPC, 1, NULL) == HAL_OK)
1200 #define ath_hal_settpc(_ah, _v) \
1201         ath_hal_setcapability(_ah, HAL_CAP_TPC, 1, _v, NULL)
1202 #define ath_hal_hasbursting(_ah) \
1203         (ath_hal_getcapability(_ah, HAL_CAP_BURST, 0, NULL) == HAL_OK)
1204 #define ath_hal_setmcastkeysearch(_ah, _v) \
1205         ath_hal_setcapability(_ah, HAL_CAP_MCAST_KEYSRCH, 0, _v, NULL)
1206 #define ath_hal_hasmcastkeysearch(_ah) \
1207         (ath_hal_getcapability(_ah, HAL_CAP_MCAST_KEYSRCH, 0, NULL) == HAL_OK)
1208 #define ath_hal_getmcastkeysearch(_ah) \
1209         (ath_hal_getcapability(_ah, HAL_CAP_MCAST_KEYSRCH, 1, NULL) == HAL_OK)
1210 #define ath_hal_hasfastframes(_ah) \
1211         (ath_hal_getcapability(_ah, HAL_CAP_FASTFRAME, 0, NULL) == HAL_OK)
1212 #define ath_hal_hasbssidmask(_ah) \
1213         (ath_hal_getcapability(_ah, HAL_CAP_BSSIDMASK, 0, NULL) == HAL_OK)
1214 #define ath_hal_hasbssidmatch(_ah) \
1215         (ath_hal_getcapability(_ah, HAL_CAP_BSSIDMATCH, 0, NULL) == HAL_OK)
1216 #define ath_hal_hastsfadjust(_ah) \
1217         (ath_hal_getcapability(_ah, HAL_CAP_TSF_ADJUST, 0, NULL) == HAL_OK)
1218 #define ath_hal_gettsfadjust(_ah) \
1219         (ath_hal_getcapability(_ah, HAL_CAP_TSF_ADJUST, 1, NULL) == HAL_OK)
1220 #define ath_hal_settsfadjust(_ah, _onoff) \
1221         ath_hal_setcapability(_ah, HAL_CAP_TSF_ADJUST, 1, _onoff, NULL)
1222 #define ath_hal_hasrfsilent(_ah) \
1223         (ath_hal_getcapability(_ah, HAL_CAP_RFSILENT, 0, NULL) == HAL_OK)
1224 #define ath_hal_getrfkill(_ah) \
1225         (ath_hal_getcapability(_ah, HAL_CAP_RFSILENT, 1, NULL) == HAL_OK)
1226 #define ath_hal_setrfkill(_ah, _onoff) \
1227         ath_hal_setcapability(_ah, HAL_CAP_RFSILENT, 1, _onoff, NULL)
1228 #define ath_hal_getrfsilent(_ah, _prfsilent) \
1229         (ath_hal_getcapability(_ah, HAL_CAP_RFSILENT, 2, _prfsilent) == HAL_OK)
1230 #define ath_hal_setrfsilent(_ah, _rfsilent) \
1231         ath_hal_setcapability(_ah, HAL_CAP_RFSILENT, 2, _rfsilent, NULL)
1232 #define ath_hal_gettpack(_ah, _ptpack) \
1233         (ath_hal_getcapability(_ah, HAL_CAP_TPC_ACK, 0, _ptpack) == HAL_OK)
1234 #define ath_hal_settpack(_ah, _tpack) \
1235         ath_hal_setcapability(_ah, HAL_CAP_TPC_ACK, 0, _tpack, NULL)
1236 #define ath_hal_gettpcts(_ah, _ptpcts) \
1237         (ath_hal_getcapability(_ah, HAL_CAP_TPC_CTS, 0, _ptpcts) == HAL_OK)
1238 #define ath_hal_settpcts(_ah, _tpcts) \
1239         ath_hal_setcapability(_ah, HAL_CAP_TPC_CTS, 0, _tpcts, NULL)
1240 #define ath_hal_hasintmit(_ah) \
1241         (ath_hal_getcapability(_ah, HAL_CAP_INTMIT, \
1242         HAL_CAP_INTMIT_PRESENT, NULL) == HAL_OK)
1243 #define ath_hal_getintmit(_ah) \
1244         (ath_hal_getcapability(_ah, HAL_CAP_INTMIT, \
1245         HAL_CAP_INTMIT_ENABLE, NULL) == HAL_OK)
1246 #define ath_hal_setintmit(_ah, _v) \
1247         ath_hal_setcapability(_ah, HAL_CAP_INTMIT, \
1248         HAL_CAP_INTMIT_ENABLE, _v, NULL)
1249 #define ath_hal_hasmybeacon(_ah) \
1250         (ath_hal_getcapability(_ah, HAL_CAP_DO_MYBEACON, 1, NULL) == HAL_OK)
1251
1252 #define ath_hal_hasenforcetxop(_ah) \
1253         (ath_hal_getcapability(_ah, HAL_CAP_ENFORCE_TXOP, 0, NULL) == HAL_OK)
1254 #define ath_hal_getenforcetxop(_ah) \
1255         (ath_hal_getcapability(_ah, HAL_CAP_ENFORCE_TXOP, 1, NULL) == HAL_OK)
1256 #define ath_hal_setenforcetxop(_ah, _v) \
1257         ath_hal_setcapability(_ah, HAL_CAP_ENFORCE_TXOP, 1, _v, NULL)
1258
1259 #define ath_hal_hasrxlnamixer(_ah) \
1260         (ath_hal_getcapability(_ah, HAL_CAP_RX_LNA_MIXING, 0, NULL) == HAL_OK)
1261
1262 #define ath_hal_hasdivantcomb(_ah) \
1263         (ath_hal_getcapability(_ah, HAL_CAP_ANT_DIV_COMB, 0, NULL) == HAL_OK)
1264
1265 /* EDMA definitions */
1266 #define ath_hal_hasedma(_ah) \
1267         (ath_hal_getcapability(_ah, HAL_CAP_ENHANCED_DMA_SUPPORT,       \
1268         0, NULL) == HAL_OK)
1269 #define ath_hal_getrxfifodepth(_ah, _qtype, _req) \
1270         (ath_hal_getcapability(_ah, HAL_CAP_RXFIFODEPTH, _qtype, _req)  \
1271         == HAL_OK)
1272 #define ath_hal_getntxmaps(_ah, _req) \
1273         (ath_hal_getcapability(_ah, HAL_CAP_NUM_TXMAPS, 0, _req)        \
1274         == HAL_OK)
1275 #define ath_hal_gettxdesclen(_ah, _req) \
1276         (ath_hal_getcapability(_ah, HAL_CAP_TXDESCLEN, 0, _req)         \
1277         == HAL_OK)
1278 #define ath_hal_gettxstatuslen(_ah, _req) \
1279         (ath_hal_getcapability(_ah, HAL_CAP_TXSTATUSLEN, 0, _req)       \
1280         == HAL_OK)
1281 #define ath_hal_getrxstatuslen(_ah, _req) \
1282         (ath_hal_getcapability(_ah, HAL_CAP_RXSTATUSLEN, 0, _req)       \
1283         == HAL_OK)
1284 #define ath_hal_setrxbufsize(_ah, _req) \
1285         (ath_hal_setcapability(_ah, HAL_CAP_RXBUFSIZE, 0, _req, NULL)   \
1286         == AH_TRUE)
1287
1288 #define ath_hal_getchannoise(_ah, _c) \
1289         ((*(_ah)->ah_getChanNoise)((_ah), (_c)))
1290
1291 /* 802.11n HAL methods */
1292 #define ath_hal_getrxchainmask(_ah, _prxchainmask) \
1293         (ath_hal_getcapability(_ah, HAL_CAP_RX_CHAINMASK, 0, _prxchainmask))
1294 #define ath_hal_gettxchainmask(_ah, _ptxchainmask) \
1295         (ath_hal_getcapability(_ah, HAL_CAP_TX_CHAINMASK, 0, _ptxchainmask))
1296 #define ath_hal_setrxchainmask(_ah, _rx) \
1297         (ath_hal_setcapability(_ah, HAL_CAP_RX_CHAINMASK, 1, _rx, NULL))
1298 #define ath_hal_settxchainmask(_ah, _tx) \
1299         (ath_hal_setcapability(_ah, HAL_CAP_TX_CHAINMASK, 1, _tx, NULL))
1300 #define ath_hal_split4ktrans(_ah) \
1301         (ath_hal_getcapability(_ah, HAL_CAP_SPLIT_4KB_TRANS, \
1302         0, NULL) == HAL_OK)
1303 #define ath_hal_self_linked_final_rxdesc(_ah) \
1304         (ath_hal_getcapability(_ah, HAL_CAP_RXDESC_SELFLINK, \
1305         0, NULL) == HAL_OK)
1306 #define ath_hal_gtxto_supported(_ah) \
1307         (ath_hal_getcapability(_ah, HAL_CAP_GTXTO, 0, NULL) == HAL_OK)
1308 #define ath_hal_has_long_rxdesc_tsf(_ah) \
1309         (ath_hal_getcapability(_ah, HAL_CAP_LONG_RXDESC_TSF, \
1310         0, NULL) == HAL_OK)
1311 #define ath_hal_setuprxdesc(_ah, _ds, _size, _intreq) \
1312         ((*(_ah)->ah_setupRxDesc)((_ah), (_ds), (_size), (_intreq)))
1313 #define ath_hal_rxprocdesc(_ah, _ds, _dspa, _dsnext, _rs) \
1314         ((*(_ah)->ah_procRxDesc)((_ah), (_ds), (_dspa), (_dsnext), 0, (_rs)))
1315 #define ath_hal_setuptxdesc(_ah, _ds, _plen, _hlen, _atype, _txpow, \
1316                 _txr0, _txtr0, _keyix, _ant, _flags, \
1317                 _rtsrate, _rtsdura) \
1318         ((*(_ah)->ah_setupTxDesc)((_ah), (_ds), (_plen), (_hlen), (_atype), \
1319                 (_txpow), (_txr0), (_txtr0), (_keyix), (_ant), \
1320                 (_flags), (_rtsrate), (_rtsdura), 0, 0, 0))
1321 #define ath_hal_setupxtxdesc(_ah, _ds, \
1322                 _txr1, _txtr1, _txr2, _txtr2, _txr3, _txtr3) \
1323         ((*(_ah)->ah_setupXTxDesc)((_ah), (_ds), \
1324                 (_txr1), (_txtr1), (_txr2), (_txtr2), (_txr3), (_txtr3)))
1325 #define ath_hal_filltxdesc(_ah, _ds, _b, _l, _did, _qid, _first, _last, _ds0) \
1326         ((*(_ah)->ah_fillTxDesc)((_ah), (_ds), (_b), (_l), (_did), (_qid), \
1327                 (_first), (_last), (_ds0)))
1328 #define ath_hal_txprocdesc(_ah, _ds, _ts) \
1329         ((*(_ah)->ah_procTxDesc)((_ah), (_ds), (_ts)))
1330 #define ath_hal_gettxintrtxqs(_ah, _txqs) \
1331         ((*(_ah)->ah_getTxIntrQueue)((_ah), (_txqs)))
1332 #define ath_hal_gettxcompletionrates(_ah, _ds, _rates, _tries) \
1333         ((*(_ah)->ah_getTxCompletionRates)((_ah), (_ds), (_rates), (_tries)))
1334 #define ath_hal_settxdesclink(_ah, _ds, _link) \
1335         ((*(_ah)->ah_setTxDescLink)((_ah), (_ds), (_link)))
1336 #define ath_hal_gettxdesclink(_ah, _ds, _link) \
1337         ((*(_ah)->ah_getTxDescLink)((_ah), (_ds), (_link)))
1338 #define ath_hal_gettxdesclinkptr(_ah, _ds, _linkptr) \
1339         ((*(_ah)->ah_getTxDescLinkPtr)((_ah), (_ds), (_linkptr)))
1340 #define ath_hal_setuptxstatusring(_ah, _tsstart, _tspstart, _size) \
1341         ((*(_ah)->ah_setupTxStatusRing)((_ah), (_tsstart), (_tspstart), \
1342                 (_size)))
1343 #define ath_hal_gettxrawtxdesc(_ah, _txstatus) \
1344         ((*(_ah)->ah_getTxRawTxDesc)((_ah), (_txstatus)))
1345
1346 #define ath_hal_setupfirsttxdesc(_ah, _ds, _aggrlen, _flags, _txpower, \
1347                 _txr0, _txtr0, _antm, _rcr, _rcd) \
1348         ((*(_ah)->ah_setupFirstTxDesc)((_ah), (_ds), (_aggrlen), (_flags), \
1349         (_txpower), (_txr0), (_txtr0), (_antm), (_rcr), (_rcd)))
1350 #define ath_hal_chaintxdesc(_ah, _ds, _bl, _sl, _pktlen, _hdrlen, _type, \
1351         _keyix, _cipher, _delims, _first, _last, _lastaggr) \
1352         ((*(_ah)->ah_chainTxDesc)((_ah), (_ds), (_bl), (_sl), \
1353         (_pktlen), (_hdrlen), (_type), (_keyix), (_cipher), (_delims), \
1354         (_first), (_last), (_lastaggr)))
1355 #define ath_hal_setuplasttxdesc(_ah, _ds, _ds0) \
1356         ((*(_ah)->ah_setupLastTxDesc)((_ah), (_ds), (_ds0)))
1357
1358 #define ath_hal_set11nratescenario(_ah, _ds, _dur, _rt, _series, _ns, _flags) \
1359         ((*(_ah)->ah_set11nRateScenario)((_ah), (_ds), (_dur), (_rt), \
1360         (_series), (_ns), (_flags)))
1361
1362 #define ath_hal_set11n_aggr_first(_ah, _ds, _len, _num) \
1363         ((*(_ah)->ah_set11nAggrFirst)((_ah), (_ds), (_len), (_num)))
1364 #define ath_hal_set11n_aggr_middle(_ah, _ds, _num) \
1365         ((*(_ah)->ah_set11nAggrMiddle)((_ah), (_ds), (_num)))
1366 #define ath_hal_set11n_aggr_last(_ah, _ds) \
1367         ((*(_ah)->ah_set11nAggrLast)((_ah), (_ds)))
1368
1369 #define ath_hal_set11nburstduration(_ah, _ds, _dur) \
1370         ((*(_ah)->ah_set11nBurstDuration)((_ah), (_ds), (_dur)))
1371 #define ath_hal_clr11n_aggr(_ah, _ds) \
1372         ((*(_ah)->ah_clr11nAggr)((_ah), (_ds)))
1373 #define ath_hal_set11n_virtmorefrag(_ah, _ds, _v) \
1374         ((*(_ah)->ah_set11nVirtMoreFrag)((_ah), (_ds), (_v)))
1375
1376 #define ath_hal_gpioCfgOutput(_ah, _gpio, _type) \
1377         ((*(_ah)->ah_gpioCfgOutput)((_ah), (_gpio), (_type)))
1378 #define ath_hal_gpioset(_ah, _gpio, _b) \
1379         ((*(_ah)->ah_gpioSet)((_ah), (_gpio), (_b)))
1380 #define ath_hal_gpioget(_ah, _gpio) \
1381         ((*(_ah)->ah_gpioGet)((_ah), (_gpio)))
1382 #define ath_hal_gpiosetintr(_ah, _gpio, _b) \
1383         ((*(_ah)->ah_gpioSetIntr)((_ah), (_gpio), (_b)))
1384
1385 /*
1386  * PCIe suspend/resume/poweron/poweroff related macros
1387  */
1388 #define ath_hal_enablepcie(_ah, _restore, _poweroff) \
1389         ((*(_ah)->ah_configPCIE)((_ah), (_restore), (_poweroff)))
1390 #define ath_hal_disablepcie(_ah) \
1391         ((*(_ah)->ah_disablePCIE)((_ah)))
1392
1393 /*
1394  * This is badly-named; you need to set the correct parameters
1395  * to begin to receive useful radar events; and even then
1396  * it doesn't "enable" DFS. See the ath_dfs/null/ module for
1397  * more information.
1398  */
1399 #define ath_hal_enabledfs(_ah, _param) \
1400         ((*(_ah)->ah_enableDfs)((_ah), (_param)))
1401 #define ath_hal_getdfsthresh(_ah, _param) \
1402         ((*(_ah)->ah_getDfsThresh)((_ah), (_param)))
1403 #define ath_hal_getdfsdefaultthresh(_ah, _param) \
1404         ((*(_ah)->ah_getDfsDefaultThresh)((_ah), (_param)))
1405 #define ath_hal_procradarevent(_ah, _rxs, _fulltsf, _buf, _event) \
1406         ((*(_ah)->ah_procRadarEvent)((_ah), (_rxs), (_fulltsf), \
1407         (_buf), (_event)))
1408 #define ath_hal_is_fast_clock_enabled(_ah) \
1409         ((*(_ah)->ah_isFastClockEnabled)((_ah)))
1410 #define ath_hal_radar_wait(_ah, _chan) \
1411         ((*(_ah)->ah_radarWait)((_ah), (_chan)))
1412 #define ath_hal_get_mib_cycle_counts(_ah, _sample) \
1413         ((*(_ah)->ah_getMibCycleCounts)((_ah), (_sample)))
1414 #define ath_hal_get_chan_ext_busy(_ah) \
1415         ((*(_ah)->ah_get11nExtBusy)((_ah)))
1416 #define ath_hal_setchainmasks(_ah, _txchainmask, _rxchainmask) \
1417         ((*(_ah)->ah_setChainMasks)((_ah), (_txchainmask), (_rxchainmask)))
1418
1419 #define ath_hal_spectral_supported(_ah) \
1420         (ath_hal_getcapability(_ah, HAL_CAP_SPECTRAL_SCAN, 0, NULL) == HAL_OK)
1421 #define ath_hal_spectral_get_config(_ah, _p) \
1422         ((*(_ah)->ah_spectralGetConfig)((_ah), (_p)))
1423 #define ath_hal_spectral_configure(_ah, _p) \
1424         ((*(_ah)->ah_spectralConfigure)((_ah), (_p)))
1425 #define ath_hal_spectral_start(_ah) \
1426         ((*(_ah)->ah_spectralStart)((_ah)))
1427 #define ath_hal_spectral_stop(_ah) \
1428         ((*(_ah)->ah_spectralStop)((_ah)))
1429
1430 #define ath_hal_btcoex_supported(_ah) \
1431         (ath_hal_getcapability(_ah, HAL_CAP_BT_COEX, 0, NULL) == HAL_OK)
1432 #define ath_hal_btcoex_set_info(_ah, _info) \
1433         ((*(_ah)->ah_btCoexSetInfo)((_ah), (_info)))
1434 #define ath_hal_btcoex_set_config(_ah, _cfg) \
1435         ((*(_ah)->ah_btCoexSetConfig)((_ah), (_cfg)))
1436 #define ath_hal_btcoex_set_qcu_thresh(_ah, _qcuid) \
1437         ((*(_ah)->ah_btCoexSetQcuThresh)((_ah), (_qcuid)))
1438 #define ath_hal_btcoex_set_weights(_ah, _weight) \
1439         ((*(_ah)->ah_btCoexSetWeights)((_ah), (_weight)))
1440 #define ath_hal_btcoex_set_weights(_ah, _weight) \
1441         ((*(_ah)->ah_btCoexSetWeights)((_ah), (_weight)))
1442 #define ath_hal_btcoex_set_bmiss_thresh(_ah, _thr) \
1443         ((*(_ah)->ah_btCoexSetBmissThresh)((_ah), (_thr)))
1444 #define ath_hal_btcoex_set_parameter(_ah, _attrib, _val) \
1445         ((*(_ah)->ah_btCoexSetParameter)((_ah), (_attrib), (_val)))
1446 #define ath_hal_btcoex_enable(_ah) \
1447         ((*(_ah)->ah_btCoexEnable)((_ah)))
1448 #define ath_hal_btcoex_disable(_ah) \
1449         ((*(_ah)->ah_btCoexDisable)((_ah)))
1450
1451 #define ath_hal_div_comb_conf_get(_ah, _conf) \
1452         ((*(_ah)->ah_divLnaConfGet)((_ah), (_conf)))
1453 #define ath_hal_div_comb_conf_set(_ah, _conf) \
1454         ((*(_ah)->ah_divLnaConfSet)((_ah), (_conf)))
1455
1456 #endif /* _DEV_ATH_ATHVAR_H */