sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_fixup_handler(void *);
  48 static void     lapic_timer_restart_handler(void *);
  49
  50 void            lapic_timer_process(void);
  51 void            lapic_timer_process_frame(struct intrframe *);
  52
  53 static int      lapic_timer_enable = 1;
  54 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  55
  56 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  57 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  58 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  59 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  60
  61 static struct cputimer_intr lapic_cputimer_intr = {
  62         .freq = 0,
  63         .reload = lapic_timer_intr_reload,
  64         .enable = lapic_timer_intr_enable,
  65         .config = cputimer_intr_default_config,
  66         .restart = lapic_timer_intr_restart,
  67         .pmfixup = lapic_timer_intr_pmfixup,
  68         .initclock = cputimer_intr_default_initclock,
  69         .next = SLIST_ENTRY_INITIALIZER,
  70         .name = "lapic",
  71         .type = CPUTIMER_INTR_LAPIC,
  72         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  73         .caps = CPUTIMER_INTR_CAP_NONE
  74 };
  75
  76 /*
  77  * pointers to pmapped apic hardware.
  78  */
  79
  80 volatile ioapic_t       **ioapic;
  81
  82 static int              lapic_timer_divisor_idx = -1;
  83 static const uint32_t   lapic_timer_divisors[] = {
  84         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  85         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  86 };
  87 #define APIC_TIMER_NDIVISORS \
  88         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  89
  90
  91 /*
  92  * Enable APIC, configure interrupts.
  93  */
  94 void
  95 apic_initialize(boolean_t bsp)
  96 {
  97         uint32_t timer;
  98         u_int   temp;
  99
 100         /*
 101          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
 102          * aggregate interrupt input from the 8259.  The INTA cycle
 103          * will be routed to the external controller (the 8259) which
 104          * is expected to supply the vector.
 105          *
 106          * Must be setup edge triggered, active high.
 107          *
 108          * Disable LVT1 on the APs.  It doesn't matter what delivery
 109          * mode we use because we leave it masked.
 110          */
 111         temp = lapic.lvt_lint0;
 112         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 113                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 114         if (mycpu->gd_cpuid == 0)
 115                 temp |= APIC_LVT_DM_EXTINT;
 116         else
 117                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 118         lapic.lvt_lint0 = temp;
 119
 120         /*
 121          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 122          */
 123         temp = lapic.lvt_lint1;
 124         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 125                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 126         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 127         lapic.lvt_lint1 = temp;
 128
 129         /*
 130          * Mask the apic error interrupt, apic performance counter
 131          * interrupt.
 132          */
 133         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 134         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 135
 136         /* Set apic timer vector and mask the apic timer interrupt. */
 137         timer = lapic.lvt_timer;
 138         timer &= ~APIC_LVTT_VECTOR;
 139         timer |= XTIMER_OFFSET;
 140         timer |= APIC_LVTT_MASKED;
 141         lapic.lvt_timer = timer;
 142
 143         /*
 144          * Set the Task Priority Register as needed.   At the moment allow
 145          * interrupts on all cpus (the APs will remain CLId until they are
 146          * ready to deal).  We could disable all but IPIs by setting
 147          * temp |= TPR_IPI_ONLY for cpu != 0.
 148          */
 149         temp = lapic.tpr;
 150         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 151 #ifndef APIC_IO
 152         /*
 153          * If we are NOT running the IO APICs, the LAPIC will only be used
 154          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 155          */
 156         temp |= TPR_IPI_ONLY;
 157 #endif
 158
 159         lapic.tpr = temp;
 160
 161         /*
 162          * enable the local APIC
 163          */
 164         temp = lapic.svr;
 165         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 166         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 167
 168         /*
 169          * Set the spurious interrupt vector.  The low 4 bits of the vector
 170          * must be 1111.
 171          */
 172         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 173                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 174         temp &= ~APIC_SVR_VECTOR;
 175         temp |= XSPURIOUSINT_OFFSET;
 176
 177         lapic.svr = temp;
 178
 179         /*
 180          * Pump out a few EOIs to clean out interrupts that got through
 181          * before we were able to set the TPR.
 182          */
 183         lapic.eoi = 0;
 184         lapic.eoi = 0;
 185         lapic.eoi = 0;
 186
 187         if (bsp) {
 188                 lapic_timer_calibrate();
 189                 if (lapic_timer_enable) {
 190                         cputimer_intr_register(&lapic_cputimer_intr);
 191                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 192                 }
 193         } else {
 194                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 195         }
 196
 197         if (bootverbose)
 198                 apic_dump("apic_initialize()");
 199 }
 200
 201
 202 static void
 203 lapic_timer_set_divisor(int divisor_idx)
 204 {
 205         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 206         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 207 }
 208
 209 static void
 210 lapic_timer_oneshot(u_int count)
 211 {
 212         uint32_t value;
 213
 214         value = lapic.lvt_timer;
 215         value &= ~APIC_LVTT_PERIODIC;
 216         lapic.lvt_timer = value;
 217         lapic.icr_timer = count;
 218 }
 219
 220 static void
 221 lapic_timer_oneshot_quick(u_int count)
 222 {
 223         lapic.icr_timer = count;
 224 }
 225
 226 static void
 227 lapic_timer_calibrate(void)
 228 {
 229         sysclock_t value;
 230
 231         /* Try to calibrate the local APIC timer. */
 232         for (lapic_timer_divisor_idx = 0;
 233              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 234              lapic_timer_divisor_idx++) {
 235                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 236                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 237                 DELAY(2000000);
 238                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 239                 if (value != APIC_TIMER_MAX_COUNT)
 240                         break;
 241         }
 242         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 243                 panic("lapic: no proper timer divisor?!\n");
 244         lapic_cputimer_intr.freq = value / 2;
 245
 246         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 247                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 248 }
 249
 250 static void
 251 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 252 {
 253         sysclock_t count;
 254
 255         gd->gd_timer_running = 0;
 256
 257         count = sys_cputimer->count();
 258         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 259                 systimer_intr(&count, 0, frame);
 260 }
 261
 262 void
 263 lapic_timer_process(void)
 264 {
 265         lapic_timer_process_oncpu(mycpu, NULL);
 266 }
 267
 268 void
 269 lapic_timer_process_frame(struct intrframe *frame)
 270 {
 271         lapic_timer_process_oncpu(mycpu, frame);
 272 }
 273
 274 static void
 275 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 276 {
 277         struct globaldata *gd = mycpu;
 278
 279         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 280         if (reload < 2)
 281                 reload = 2;
 282
 283         if (gd->gd_timer_running) {
 284                 if (reload < lapic.ccr_timer)
 285                         lapic_timer_oneshot_quick(reload);
 286         } else {
 287                 gd->gd_timer_running = 1;
 288                 lapic_timer_oneshot_quick(reload);
 289         }
 290 }
 291
 292 static void
 293 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 294 {
 295         uint32_t timer;
 296
 297         timer = lapic.lvt_timer;
 298         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 299         lapic.lvt_timer = timer;
 300
 301         lapic_timer_fixup_handler(NULL);
 302 }
 303
 304 static void
 305 lapic_timer_fixup_handler(void *arg)
 306 {
 307         int *started = arg;
 308
 309         if (started != NULL)
 310                 *started = 0;
 311
 312         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 313                 /*
 314                  * Detect the presence of C1E capability mostly on latest
 315                  * dual-cores (or future) k8 family.  This feature renders
 316                  * the local APIC timer dead, so we disable it by reading
 317                  * the Interrupt Pending Message register and clearing both
 318                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 319                  *
 320                  * Reference:
 321                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 322                  *    Family 0Fh Processors"
 323                  *   #32559 revision 3.00
 324                  */
 325                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 326                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 327                         uint64_t msr;
 328
 329                         msr = rdmsr(0xc0010055);
 330                         if (msr & 0x18000000) {
 331                                 struct globaldata *gd = mycpu;
 332
 333                                 kprintf("cpu%d: AMD C1E detected\n",
 334                                         gd->gd_cpuid);
 335                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 336
 337                                 /*
 338                                  * We are kinda stalled;
 339                                  * kick start again.
 340                                  */
 341                                 gd->gd_timer_running = 1;
 342                                 lapic_timer_oneshot_quick(2);
 343
 344                                 if (started != NULL)
 345                                         *started = 1;
 346                         }
 347                 }
 348         }
 349 }
 350
 351 static void
 352 lapic_timer_restart_handler(void *dummy __unused)
 353 {
 354         int started;
 355
 356         lapic_timer_fixup_handler(&started);
 357         if (!started) {
 358                 struct globaldata *gd = mycpu;
 359
 360                 gd->gd_timer_running = 1;
 361                 lapic_timer_oneshot_quick(2);
 362         }
 363 }
 364
 365 /*
 366  * This function is called only by ACPI-CA code currently:
 367  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 368  *   module controls PM.  So once ACPI-CA is attached, we try
 369  *   to apply the fixup to prevent LAPIC timer from hanging.
 370  */
 371 static void
 372 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 373 {
 374         lwkt_send_ipiq_mask(smp_active_mask,
 375                             lapic_timer_fixup_handler, NULL);
 376 }
 377
 378 static void
 379 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 380 {
 381         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 382 }
 383
 384
 385 /*
 386  * dump contents of local APIC registers
 387  */
 388 void
 389 apic_dump(char* str)
 390 {
 391         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 392         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 393                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 394 }
 395
 396
 397 #if defined(APIC_IO)
 398
 399 /*
 400  * IO APIC code,
 401  */
 402
 403 #define IOAPIC_ISA_INTS         16
 404 #define REDIRCNT_IOAPIC(A) \
 405             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 406
 407 static int trigger (int apic, int pin, u_int32_t * flags);
 408 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 409
 410 #define DEFAULT_FLAGS           \
 411         ((u_int32_t)            \
 412          (IOART_INTMSET |       \
 413           IOART_DESTPHY |       \
 414           IOART_DELLOPRI))
 415
 416 #define DEFAULT_ISA_FLAGS       \
 417         ((u_int32_t)            \
 418          (IOART_INTMSET |       \
 419           IOART_TRGREDG |       \
 420           IOART_INTAHI |        \
 421           IOART_DESTPHY |       \
 422           IOART_DELLOPRI))
 423
 424 void
 425 io_apic_set_id(int apic, int id)
 426 {
 427         u_int32_t ux;
 428
 429         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 430         if (((ux & APIC_ID_MASK) >> 24) != id) {
 431                 kprintf("Changing APIC ID for IO APIC #%d"
 432                        " from %d to %d on chip\n",
 433                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 434                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 435                 ux |= (id << 24);
 436                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 437                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 438                 if (((ux & APIC_ID_MASK) >> 24) != id)
 439                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 440                               apic, ux);
 441         }
 442 }
 443
 444
 445 int
 446 io_apic_get_id(int apic)
 447 {
 448   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 449 }
 450
 451
 452
 453 /*
 454  * Setup the IO APIC.
 455  */
 456
 457 extern int      apic_pin_trigger;       /* 'opaque' */
 458
 459 void
 460 io_apic_setup_intpin(int apic, int pin)
 461 {
 462         int bus, bustype, irq;
 463         u_char          select;         /* the select register is 8 bits */
 464         u_int32_t       flags;          /* the window register is 32 bits */
 465         u_int32_t       target;         /* the window register is 32 bits */
 466         u_int32_t       vector;         /* the window register is 32 bits */
 467         int             level;
 468
 469         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 470
 471         /*
 472          * Always clear an IO APIC pin before [re]programming it.  This is
 473          * particularly important if the pin is set up for a level interrupt
 474          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 475          * vector any EOI from pending ints on this pin could be lost and
 476          * IRR might never get reset.
 477          *
 478          * To fix this problem, clear the vector and make sure it is
 479          * programmed as an edge interrupt.  This should theoretically
 480          * clear IRR so we can later, safely program it as a level
 481          * interrupt.
 482          */
 483         imen_lock();
 484
 485         flags = io_apic_read(apic, select) & IOART_RESV;
 486         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 487         flags |= IOART_DESTPHY | IOART_DELFIXED;
 488
 489         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 490         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 491
 492         vector = 0;
 493
 494         io_apic_write(apic, select, flags | vector);
 495         io_apic_write(apic, select + 1, target);
 496
 497         imen_unlock();
 498
 499         /*
 500          * We only deal with vectored interrupts here.  ? documentation is
 501          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 502          * vs ExTINT, etc.
 503          *
 504          * This test also catches unconfigured pins.
 505          */
 506         if (apic_int_type(apic, pin) != 0)
 507                 return;
 508
 509         /*
 510          * Leave the pin unprogrammed if it does not correspond to
 511          * an IRQ.
 512          */
 513         irq = apic_irq(apic, pin);
 514         if (irq < 0)
 515                 return;
 516
 517         /* determine the bus type for this pin */
 518         bus = apic_src_bus_id(apic, pin);
 519         if (bus < 0)
 520                 return;
 521         bustype = apic_bus_type(bus);
 522
 523         if ((bustype == ISA) &&
 524             (pin < IOAPIC_ISA_INTS) &&
 525             (irq == pin) &&
 526             (apic_polarity(apic, pin) == 0x1) &&
 527             (apic_trigger(apic, pin) == 0x3)) {
 528                 /*
 529                  * A broken BIOS might describe some ISA
 530                  * interrupts as active-high level-triggered.
 531                  * Use default ISA flags for those interrupts.
 532                  */
 533                 flags = DEFAULT_ISA_FLAGS;
 534         } else {
 535                 /*
 536                  * Program polarity and trigger mode according to
 537                  * interrupt entry.
 538                  */
 539                 flags = DEFAULT_FLAGS;
 540                 level = trigger(apic, pin, &flags);
 541                 if (level == 1)
 542                         apic_pin_trigger |= (1 << irq);
 543                 polarity(apic, pin, &flags, level);
 544         }
 545
 546         if (bootverbose) {
 547                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 548                        apic, pin, irq);
 549         }
 550
 551         /*
 552          * Program the appropriate registers.  This routing may be
 553          * overridden when an interrupt handler for a device is
 554          * actually added (see register_int(), which calls through
 555          * the MACHINTR ABI to set up an interrupt handler/vector).
 556          *
 557          * The order in which we must program the two registers for
 558          * safety is unclear! XXX
 559          */
 560         imen_lock();
 561
 562         vector = IDT_OFFSET + irq;                      /* IDT vec */
 563         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 564         /* Deliver all interrupts to CPU0 (BSP) */
 565         target |= (CPU_TO_ID(0) << IOART_HI_DEST_SHIFT) & IOART_HI_DEST_MASK;
 566         flags |= io_apic_read(apic, select) & IOART_RESV;
 567         io_apic_write(apic, select, flags | vector);
 568         io_apic_write(apic, select + 1, target);
 569
 570         imen_unlock();
 571 }
 572
 573 int
 574 io_apic_setup(int apic)
 575 {
 576         int             maxpin;
 577         int             pin;
 578
 579         if (apic == 0)
 580                 apic_pin_trigger = 0;   /* default to edge-triggered */
 581
 582         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 583         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 584
 585         for (pin = 0; pin < maxpin; ++pin) {
 586                 io_apic_setup_intpin(apic, pin);
 587         }
 588         while (pin < 32) {
 589                 if (apic_int_type(apic, pin) >= 0) {
 590                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 591                                 " cannot program!\n", apic, pin);
 592                 }
 593                 ++pin;
 594         }
 595
 596         /* return GOOD status */
 597         return 0;
 598 }
 599 #undef DEFAULT_ISA_FLAGS
 600 #undef DEFAULT_FLAGS
 601
 602
 603 #define DEFAULT_EXTINT_FLAGS    \
 604         ((u_int32_t)            \
 605          (IOART_INTMSET |       \
 606           IOART_TRGREDG |       \
 607           IOART_INTAHI |        \
 608           IOART_DESTPHY |       \
 609           IOART_DELLOPRI))
 610
 611 /*
 612  * Setup the source of External INTerrupts.
 613  */
 614 int
 615 ext_int_setup(int apic, int intr)
 616 {
 617         u_char  select;         /* the select register is 8 bits */
 618         u_int32_t flags;        /* the window register is 32 bits */
 619         u_int32_t target;       /* the window register is 32 bits */
 620         u_int32_t vector;       /* the window register is 32 bits */
 621
 622         if (apic_int_type(apic, intr) != 3)
 623                 return -1;
 624
 625         /* Deliver interrupts to CPU0 (BSP) */
 626         target = (CPU_TO_ID(0) << IOART_HI_DEST_SHIFT) & IOART_HI_DEST_MASK;
 627         select = IOAPIC_REDTBL0 + (2 * intr);
 628         vector = IDT_OFFSET + intr;
 629         flags = DEFAULT_EXTINT_FLAGS;
 630
 631         io_apic_write(apic, select, flags | vector);
 632         io_apic_write(apic, select + 1, target);
 633
 634         return 0;
 635 }
 636 #undef DEFAULT_EXTINT_FLAGS
 637
 638
 639 /*
 640  * Set the trigger level for an IO APIC pin.
 641  */
 642 static int
 643 trigger(int apic, int pin, u_int32_t * flags)
 644 {
 645         int     id;
 646         int     eirq;
 647         int     level;
 648         static int intcontrol = -1;
 649
 650         switch (apic_trigger(apic, pin)) {
 651
 652         case 0x00:
 653                 break;
 654
 655         case 0x01:
 656                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 657                 return 0;
 658
 659         case 0x03:
 660                 *flags |= IOART_TRGRLVL;
 661                 return 1;
 662
 663         case -1:
 664         default:
 665                 goto bad;
 666         }
 667
 668         if ((id = apic_src_bus_id(apic, pin)) == -1)
 669                 goto bad;
 670
 671         switch (apic_bus_type(id)) {
 672         case ISA:
 673                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 674                 return 0;
 675
 676         case EISA:
 677                 eirq = apic_src_bus_irq(apic, pin);
 678
 679                 if (eirq < 0 || eirq > 15) {
 680                         kprintf("EISA IRQ %d?!?!\n", eirq);
 681                         goto bad;
 682                 }
 683
 684                 if (intcontrol == -1) {
 685                         intcontrol = inb(ELCR1) << 8;
 686                         intcontrol |= inb(ELCR0);
 687                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 688                 }
 689
 690                 /* Use ELCR settings to determine level or edge mode */
 691                 level = (intcontrol >> eirq) & 1;
 692
 693                 /*
 694                  * Note that on older Neptune chipset based systems, any
 695                  * pci interrupts often show up here and in the ELCR as well
 696                  * as level sensitive interrupts attributed to the EISA bus.
 697                  */
 698
 699                 if (level)
 700                         *flags |= IOART_TRGRLVL;
 701                 else
 702                         *flags &= ~IOART_TRGRLVL;
 703
 704                 return level;
 705
 706         case PCI:
 707                 *flags |= IOART_TRGRLVL;
 708                 return 1;
 709
 710         case -1:
 711         default:
 712                 goto bad;
 713         }
 714
 715 bad:
 716         panic("bad APIC IO INT flags");
 717 }
 718
 719
 720 /*
 721  * Set the polarity value for an IO APIC pin.
 722  */
 723 static void
 724 polarity(int apic, int pin, u_int32_t * flags, int level)
 725 {
 726         int     id;
 727
 728         switch (apic_polarity(apic, pin)) {
 729
 730         case 0x00:
 731                 break;
 732
 733         case 0x01:
 734                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 735                 return;
 736
 737         case 0x03:
 738                 *flags |= IOART_INTALO;
 739                 return;
 740
 741         case -1:
 742         default:
 743                 goto bad;
 744         }
 745
 746         if ((id = apic_src_bus_id(apic, pin)) == -1)
 747                 goto bad;
 748
 749         switch (apic_bus_type(id)) {
 750         case ISA:
 751                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 752                 return;
 753
 754         case EISA:
 755                 /* polarity converter always gives active high */
 756                 *flags &= ~IOART_INTALO;
 757                 return;
 758
 759         case PCI:
 760                 *flags |= IOART_INTALO;
 761                 return;
 762
 763         case -1:
 764         default:
 765                 goto bad;
 766         }
 767
 768 bad:
 769         panic("bad APIC IO INT flags");
 770 }
 771
 772
 773 /*
 774  * Print contents of apic_imen.
 775  */
 776 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 777 void
 778 imen_dump(void)
 779 {
 780         int x;
 781
 782         kprintf("SMP: enabled INTs: ");
 783         for (x = 0; x < 24; ++x)
 784                 if ((apic_imen & (1 << x)) == 0)
 785                         kprintf("%d, ", x);
 786         kprintf("apic_imen: 0x%08x\n", apic_imen);
 787 }
 788
 789
 790 /*
 791  * Inter Processor Interrupt functions.
 792  */
 793
 794 #endif  /* APIC_IO */
 795
 796 /*
 797  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 798  *
 799  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 800  *  vector is any valid SYSTEM INT vector
 801  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 802  *
 803  * A backlog of requests can create a deadlock between cpus.  To avoid this
 804  * we have to be able to accept IPIs at the same time we are trying to send
 805  * them.  The critical section prevents us from attempting to send additional
 806  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 807  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 808  * to occur but fortunately it does not happen too often.
 809  */
 810 int
 811 apic_ipi(int dest_type, int vector, int delivery_mode)
 812 {
 813         u_long  icr_lo;
 814
 815         crit_enter();
 816         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 817             unsigned int eflags = read_eflags();
 818             cpu_enable_intr();
 819             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 820                 lwkt_process_ipiq();
 821             }
 822             write_eflags(eflags);
 823         }
 824
 825         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 826                 delivery_mode | vector;
 827         lapic.icr_lo = icr_lo;
 828         crit_exit();
 829         return 0;
 830 }
 831
 832 void
 833 single_apic_ipi(int cpu, int vector, int delivery_mode)
 834 {
 835         u_long  icr_lo;
 836         u_long  icr_hi;
 837
 838         crit_enter();
 839         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 840             unsigned int eflags = read_eflags();
 841             cpu_enable_intr();
 842             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 843                 lwkt_process_ipiq();
 844             }
 845             write_eflags(eflags);
 846         }
 847         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 848         icr_hi |= (CPU_TO_ID(cpu) << 24);
 849         lapic.icr_hi = icr_hi;
 850
 851         /* build ICR_LOW */
 852         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 853             | APIC_DEST_DESTFLD | delivery_mode | vector;
 854
 855         /* write APIC ICR */
 856         lapic.icr_lo = icr_lo;
 857         crit_exit();
 858 }
 859
 860 #if 0
 861
 862 /*
 863  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 864  *
 865  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 866  * to the target, and the scheduler does not 'poll' for IPI messages.
 867  */
 868 int
 869 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 870 {
 871         u_long  icr_lo;
 872         u_long  icr_hi;
 873
 874         crit_enter();
 875         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 876             crit_exit();
 877             return(0);
 878         }
 879         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 880         icr_hi |= (CPU_TO_ID(cpu) << 24);
 881         lapic.icr_hi = icr_hi;
 882
 883         /* build IRC_LOW */
 884         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 885             | APIC_DEST_DESTFLD | delivery_mode | vector;
 886
 887         /* write APIC ICR */
 888         lapic.icr_lo = icr_lo;
 889         crit_exit();
 890         return(1);
 891 }
 892
 893 #endif
 894
 895 /*
 896  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 897  *
 898  * target is a bitmask of destination cpus.  Vector is any
 899  * valid system INT vector.  Delivery mode may be either
 900  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 901  */
 902 void
 903 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 904 {
 905         crit_enter();
 906         while (target) {
 907                 int n = bsfl(target);
 908                 target &= ~(1 << n);
 909                 single_apic_ipi(n, vector, delivery_mode);
 910         }
 911         crit_exit();
 912 }
 913
 914 /*
 915  * Timer code, in development...
 916  *  - suggested by rgrimes@gndrsh.aac.dev.com
 917  */
 918
 919 /*
 920  * Load a 'downcount time' in uSeconds.
 921  */
 922 void
 923 set_apic_timer(int us)
 924 {
 925         u_int count;
 926
 927         /*
 928          * When we reach here, lapic timer's frequency
 929          * must have been calculated as well as the
 930          * divisor (lapic.dcr_timer is setup during the
 931          * divisor calculation).
 932          */
 933         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 934                  lapic_timer_divisor_idx >= 0);
 935
 936         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 937         lapic_timer_oneshot(count);
 938 }
 939
 940
 941 /*
 942  * Read remaining time in timer.
 943  */
 944 int
 945 read_apic_timer(void)
 946 {
 947 #if 0
 948         /** XXX FIXME: we need to return the actual remaining time,
 949          *         for now we just return the remaining count.
 950          */
 951 #else
 952         return lapic.ccr_timer;
 953 #endif
 954 }
 955
 956
 957 /*
 958  * Spin-style delay, set delay time in uS, spin till it drains.
 959  */
 960 void
 961 u_sleep(int count)
 962 {
 963         set_apic_timer(count);
 964         while (read_apic_timer())
 965                  /* spin */ ;
 966 }