sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine_base/apic/lapic.h>
  39 #include <machine_base/apic/ioapic_abi.h>
  40 #include <machine/segments.h>
  41 #include <sys/thread2.h>
  42
  43 #include <machine/intr_machdep.h>
  44
  45 volatile lapic_t        *lapic;
  46
  47 static void     lapic_timer_calibrate(void);
  48 static void     lapic_timer_set_divisor(int);
  49 static void     lapic_timer_fixup_handler(void *);
  50 static void     lapic_timer_restart_handler(void *);
  51
  52 void            lapic_timer_process(void);
  53 void            lapic_timer_process_frame(struct intrframe *);
  54
  55 static int      lapic_timer_enable = 1;
  56 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  57
  58 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  59 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  60 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  61 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  62
  63 static struct cputimer_intr lapic_cputimer_intr = {
  64         .freq = 0,
  65         .reload = lapic_timer_intr_reload,
  66         .enable = lapic_timer_intr_enable,
  67         .config = cputimer_intr_default_config,
  68         .restart = lapic_timer_intr_restart,
  69         .pmfixup = lapic_timer_intr_pmfixup,
  70         .initclock = cputimer_intr_default_initclock,
  71         .next = SLIST_ENTRY_INITIALIZER,
  72         .name = "lapic",
  73         .type = CPUTIMER_INTR_LAPIC,
  74         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  75         .caps = CPUTIMER_INTR_CAP_NONE
  76 };
  77
  78 static int              lapic_timer_divisor_idx = -1;
  79 static const uint32_t   lapic_timer_divisors[] = {
  80         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  81         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  82 };
  83 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  84
  85 /*
  86  * APIC ID <-> CPU ID mapping structures.
  87  */
  88 int     cpu_id_to_apic_id[NAPICID];
  89 int     apic_id_to_cpu_id[NAPICID];
  90
  91 /*
  92  * Enable LAPIC, configure interrupts.
  93  */
  94 void
  95 lapic_init(boolean_t bsp)
  96 {
  97         uint32_t timer;
  98         u_int   temp;
  99
 100         /*
 101          * Install vectors
 102          *
 103          * Since IDT is shared between BSP and APs, these vectors
 104          * only need to be installed once; we do it on BSP.
 105          */
 106         if (bsp) {
 107                 /* Install a 'Spurious INTerrupt' vector */
 108                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 109                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 110
 111                 /* Install an inter-CPU IPI for TLB invalidation */
 112                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 113                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 114
 115                 /* Install an inter-CPU IPI for IPIQ messaging */
 116                 setidt(XIPIQ_OFFSET, Xipiq,
 117                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 118
 119                 /* Install a timer vector */
 120                 setidt(XTIMER_OFFSET, Xtimer,
 121                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 122
 123                 /* Install an inter-CPU IPI for CPU stop/restart */
 124                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 125                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 126         }
 127
 128         /*
 129          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 130          * aggregate interrupt input from the 8259.  The INTA cycle
 131          * will be routed to the external controller (the 8259) which
 132          * is expected to supply the vector.
 133          *
 134          * Must be setup edge triggered, active high.
 135          *
 136          * Disable LINT0 on BSP, if I/O APIC is enabled.
 137          *
 138          * Disable LINT0 on the APs.  It doesn't matter what delivery
 139          * mode we use because we leave it masked.
 140          */
 141         temp = lapic->lvt_lint0;
 142         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 143                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 144         if (bsp) {
 145                 temp |= APIC_LVT_DM_EXTINT;
 146                 if (apic_io_enable)
 147                         temp |= APIC_LVT_MASKED;
 148         } else {
 149                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 150         }
 151         lapic->lvt_lint0 = temp;
 152
 153         /*
 154          * Setup LINT1 as NMI.
 155          *
 156          * Must be setup edge trigger, active high.
 157          *
 158          * Enable LINT1 on BSP, if I/O APIC is enabled.
 159          *
 160          * Disable LINT1 on the APs.
 161          */
 162         temp = lapic->lvt_lint1;
 163         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 164                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 165         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 166         if (bsp && apic_io_enable)
 167                 temp &= ~APIC_LVT_MASKED;
 168         lapic->lvt_lint1 = temp;
 169
 170         /*
 171          * Mask the LAPIC error interrupt, LAPIC performance counter
 172          * interrupt.
 173          */
 174         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 175         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 176
 177         /*
 178          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 179          */
 180         timer = lapic->lvt_timer;
 181         timer &= ~APIC_LVTT_VECTOR;
 182         timer |= XTIMER_OFFSET;
 183         timer |= APIC_LVTT_MASKED;
 184         lapic->lvt_timer = timer;
 185
 186         /*
 187          * Set the Task Priority Register as needed.   At the moment allow
 188          * interrupts on all cpus (the APs will remain CLId until they are
 189          * ready to deal).
 190          */
 191         temp = lapic->tpr;
 192         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 193         lapic->tpr = temp;
 194
 195         /*
 196          * Enable the LAPIC
 197          */
 198         temp = lapic->svr;
 199         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 200         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 201
 202         /*
 203          * Set the spurious interrupt vector.  The low 4 bits of the vector
 204          * must be 1111.
 205          */
 206         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 207                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 208         temp &= ~APIC_SVR_VECTOR;
 209         temp |= XSPURIOUSINT_OFFSET;
 210
 211         lapic->svr = temp;
 212
 213         /*
 214          * Pump out a few EOIs to clean out interrupts that got through
 215          * before we were able to set the TPR.
 216          */
 217         lapic->eoi = 0;
 218         lapic->eoi = 0;
 219         lapic->eoi = 0;
 220
 221         if (bsp) {
 222                 lapic_timer_calibrate();
 223                 if (lapic_timer_enable) {
 224                         cputimer_intr_register(&lapic_cputimer_intr);
 225                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 226                 }
 227         } else {
 228                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 229         }
 230
 231         if (bootverbose)
 232                 apic_dump("apic_initialize()");
 233 }
 234
 235 static void
 236 lapic_timer_set_divisor(int divisor_idx)
 237 {
 238         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 239         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 240 }
 241
 242 static void
 243 lapic_timer_oneshot(u_int count)
 244 {
 245         uint32_t value;
 246
 247         value = lapic->lvt_timer;
 248         value &= ~APIC_LVTT_PERIODIC;
 249         lapic->lvt_timer = value;
 250         lapic->icr_timer = count;
 251 }
 252
 253 static void
 254 lapic_timer_oneshot_quick(u_int count)
 255 {
 256         lapic->icr_timer = count;
 257 }
 258
 259 static void
 260 lapic_timer_calibrate(void)
 261 {
 262         sysclock_t value;
 263
 264         /* Try to calibrate the local APIC timer. */
 265         for (lapic_timer_divisor_idx = 0;
 266              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 267              lapic_timer_divisor_idx++) {
 268                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 269                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 270                 DELAY(2000000);
 271                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 272                 if (value != APIC_TIMER_MAX_COUNT)
 273                         break;
 274         }
 275         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 276                 panic("lapic: no proper timer divisor?!\n");
 277         lapic_cputimer_intr.freq = value / 2;
 278
 279         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 280                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 281 }
 282
 283 static void
 284 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 285 {
 286         sysclock_t count;
 287
 288         gd->gd_timer_running = 0;
 289
 290         count = sys_cputimer->count();
 291         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 292                 systimer_intr(&count, 0, frame);
 293 }
 294
 295 void
 296 lapic_timer_process(void)
 297 {
 298         lapic_timer_process_oncpu(mycpu, NULL);
 299 }
 300
 301 void
 302 lapic_timer_process_frame(struct intrframe *frame)
 303 {
 304         lapic_timer_process_oncpu(mycpu, frame);
 305 }
 306
 307 static void
 308 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 309 {
 310         struct globaldata *gd = mycpu;
 311
 312         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 313         if (reload < 2)
 314                 reload = 2;
 315
 316         if (gd->gd_timer_running) {
 317                 if (reload < lapic->ccr_timer)
 318                         lapic_timer_oneshot_quick(reload);
 319         } else {
 320                 gd->gd_timer_running = 1;
 321                 lapic_timer_oneshot_quick(reload);
 322         }
 323 }
 324
 325 static void
 326 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 327 {
 328         uint32_t timer;
 329
 330         timer = lapic->lvt_timer;
 331         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 332         lapic->lvt_timer = timer;
 333
 334         lapic_timer_fixup_handler(NULL);
 335 }
 336
 337 static void
 338 lapic_timer_fixup_handler(void *arg)
 339 {
 340         int *started = arg;
 341
 342         if (started != NULL)
 343                 *started = 0;
 344
 345         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 346                 /*
 347                  * Detect the presence of C1E capability mostly on latest
 348                  * dual-cores (or future) k8 family.  This feature renders
 349                  * the local APIC timer dead, so we disable it by reading
 350                  * the Interrupt Pending Message register and clearing both
 351                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 352                  *
 353                  * Reference:
 354                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 355                  *    Family 0Fh Processors"
 356                  *   #32559 revision 3.00
 357                  */
 358                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 359                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 360                         uint64_t msr;
 361
 362                         msr = rdmsr(0xc0010055);
 363                         if (msr & 0x18000000) {
 364                                 struct globaldata *gd = mycpu;
 365
 366                                 kprintf("cpu%d: AMD C1E detected\n",
 367                                         gd->gd_cpuid);
 368                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 369
 370                                 /*
 371                                  * We are kinda stalled;
 372                                  * kick start again.
 373                                  */
 374                                 gd->gd_timer_running = 1;
 375                                 lapic_timer_oneshot_quick(2);
 376
 377                                 if (started != NULL)
 378                                         *started = 1;
 379                         }
 380                 }
 381         }
 382 }
 383
 384 static void
 385 lapic_timer_restart_handler(void *dummy __unused)
 386 {
 387         int started;
 388
 389         lapic_timer_fixup_handler(&started);
 390         if (!started) {
 391                 struct globaldata *gd = mycpu;
 392
 393                 gd->gd_timer_running = 1;
 394                 lapic_timer_oneshot_quick(2);
 395         }
 396 }
 397
 398 /*
 399  * This function is called only by ACPI-CA code currently:
 400  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 401  *   module controls PM.  So once ACPI-CA is attached, we try
 402  *   to apply the fixup to prevent LAPIC timer from hanging.
 403  */
 404 static void
 405 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 406 {
 407         lwkt_send_ipiq_mask(smp_active_mask,
 408                             lapic_timer_fixup_handler, NULL);
 409 }
 410
 411 static void
 412 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 413 {
 414         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 415 }
 416
 417
 418 /*
 419  * dump contents of local APIC registers
 420  */
 421 void
 422 apic_dump(char* str)
 423 {
 424         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 425         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 426                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 427 }
 428
 429 /*
 430  * Inter Processor Interrupt functions.
 431  */
 432
 433 /*
 434  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 435  *
 436  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 437  *  vector is any valid SYSTEM INT vector
 438  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 439  *
 440  * A backlog of requests can create a deadlock between cpus.  To avoid this
 441  * we have to be able to accept IPIs at the same time we are trying to send
 442  * them.  The critical section prevents us from attempting to send additional
 443  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 444  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 445  * to occur but fortunately it does not happen too often.
 446  */
 447 int
 448 apic_ipi(int dest_type, int vector, int delivery_mode)
 449 {
 450         u_long  icr_lo;
 451
 452         crit_enter();
 453         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 454             unsigned int eflags = read_eflags();
 455             cpu_enable_intr();
 456             DEBUG_PUSH_INFO("apic_ipi");
 457             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 458                 lwkt_process_ipiq();
 459             }
 460             DEBUG_POP_INFO();
 461             write_eflags(eflags);
 462         }
 463
 464         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 465                 delivery_mode | vector;
 466         lapic->icr_lo = icr_lo;
 467         crit_exit();
 468         return 0;
 469 }
 470
 471 void
 472 single_apic_ipi(int cpu, int vector, int delivery_mode)
 473 {
 474         u_long  icr_lo;
 475         u_long  icr_hi;
 476
 477         crit_enter();
 478         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 479             unsigned int eflags = read_eflags();
 480             cpu_enable_intr();
 481             DEBUG_PUSH_INFO("single_apic_ipi");
 482             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 483                 lwkt_process_ipiq();
 484             }
 485             DEBUG_POP_INFO();
 486             write_eflags(eflags);
 487         }
 488         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 489         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 490         lapic->icr_hi = icr_hi;
 491
 492         /* build ICR_LOW */
 493         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 494             | APIC_DEST_DESTFLD | delivery_mode | vector;
 495
 496         /* write APIC ICR */
 497         lapic->icr_lo = icr_lo;
 498         crit_exit();
 499 }
 500
 501 #if 0
 502
 503 /*
 504  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 505  *
 506  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 507  * to the target, and the scheduler does not 'poll' for IPI messages.
 508  */
 509 int
 510 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 511 {
 512         u_long  icr_lo;
 513         u_long  icr_hi;
 514
 515         crit_enter();
 516         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 517             crit_exit();
 518             return(0);
 519         }
 520         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 521         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 522         lapic->icr_hi = icr_hi;
 523
 524         /* build IRC_LOW */
 525         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 526             | APIC_DEST_DESTFLD | delivery_mode | vector;
 527
 528         /* write APIC ICR */
 529         lapic->icr_lo = icr_lo;
 530         crit_exit();
 531         return(1);
 532 }
 533
 534 #endif
 535
 536 /*
 537  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 538  *
 539  * target is a bitmask of destination cpus.  Vector is any
 540  * valid system INT vector.  Delivery mode may be either
 541  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 542  */
 543 void
 544 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 545 {
 546         crit_enter();
 547         while (target) {
 548                 int n = BSFCPUMASK(target);
 549                 target &= ~CPUMASK(n);
 550                 single_apic_ipi(n, vector, delivery_mode);
 551         }
 552         crit_exit();
 553 }
 554
 555 /*
 556  * Timer code, in development...
 557  *  - suggested by rgrimes@gndrsh.aac.dev.com
 558  */
 559 int
 560 get_apic_timer_frequency(void)
 561 {
 562         return(lapic_cputimer_intr.freq);
 563 }
 564
 565 /*
 566  * Load a 'downcount time' in uSeconds.
 567  */
 568 void
 569 set_apic_timer(int us)
 570 {
 571         u_int count;
 572
 573         /*
 574          * When we reach here, lapic timer's frequency
 575          * must have been calculated as well as the
 576          * divisor (lapic.dcr_timer is setup during the
 577          * divisor calculation).
 578          */
 579         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 580                  lapic_timer_divisor_idx >= 0);
 581
 582         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 583         lapic_timer_oneshot(count);
 584 }
 585
 586
 587 /*
 588  * Read remaining time in timer.
 589  */
 590 int
 591 read_apic_timer(void)
 592 {
 593 #if 0
 594         /** XXX FIXME: we need to return the actual remaining time,
 595          *         for now we just return the remaining count.
 596          */
 597 #else
 598         return lapic->ccr_timer;
 599 #endif
 600 }
 601
 602
 603 /*
 604  * Spin-style delay, set delay time in uS, spin till it drains.
 605  */
 606 void
 607 u_sleep(int count)
 608 {
 609         set_apic_timer(count);
 610         while (read_apic_timer())
 611                  /* spin */ ;
 612 }
 613
 614 int
 615 lapic_unused_apic_id(int start)
 616 {
 617         int i;
 618
 619         for (i = start; i < NAPICID; ++i) {
 620                 if (APICID_TO_CPUID(i) == -1)
 621                         return i;
 622         }
 623         return NAPICID;
 624 }
 625
 626 void
 627 lapic_map(vm_offset_t lapic_addr)
 628 {
 629         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 630
 631         kprintf("lapic: at %p\n", (void *)lapic_addr);
 632 }
 633
 634 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 635         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 636
 637 int
 638 lapic_config(void)
 639 {
 640         struct lapic_enumerator *e;
 641         int error, i, enable;
 642
 643         for (i = 0; i < NAPICID; ++i)
 644                 APICID_TO_CPUID(i) = -1;
 645
 646         enable = 1;
 647         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 648         if (!enable) {
 649                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 650                 return ENXIO;
 651         }
 652
 653         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 654                 error = e->lapic_probe(e);
 655                 if (!error)
 656                         break;
 657         }
 658         if (e == NULL) {
 659                 kprintf("LAPIC: Can't find LAPIC\n");
 660                 return ENXIO;
 661         }
 662
 663         e->lapic_enumerate(e);
 664         return 0;
 665 }
 666
 667 void
 668 lapic_enumerator_register(struct lapic_enumerator *ne)
 669 {
 670         struct lapic_enumerator *e;
 671
 672         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 673                 if (e->lapic_prio < ne->lapic_prio) {
 674                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 675                         return;
 676                 }
 677         }
 678         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 679 }
 680
 681 void
 682 lapic_set_cpuid(int cpu_id, int apic_id)
 683 {
 684         CPUID_TO_APICID(cpu_id) = apic_id;
 685         APICID_TO_CPUID(apic_id) = cpu_id;
 686 }