share/man/man4/ppbus.4

   1 .\" Copyright (c) 1998, 1999 Nicolas Souchu
   2 .\" All rights reserved.
   3 .\"
   4 .\" Redistribution and use in source and binary forms, with or without
   5 .\" modification, are permitted provided that the following conditions
   6 .\" are met:
   7 .\" 1. Redistributions of source code must retain the above copyright
   8 .\"    notice, this list of conditions and the following disclaimer.
   9 .\" 2. Redistributions in binary form must reproduce the above copyright
  10 .\"    notice, this list of conditions and the following disclaimer in the
  11 .\"    documentation and/or other materials provided with the distribution.
  12 .\"
  13 .\" THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14 .\" ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15 .\" IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16 .\" ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17 .\" FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18 .\" DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19 .\" OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20 .\" HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21 .\" LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22 .\" OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23 .\" SUCH DAMAGE.
  24 .\"
  25 .\" $FreeBSD: src/share/man/man4/ppbus.4,v 1.14.2.5 2001/08/17 13:08:39 ru Exp $
  26 .\" $DragonFly: src/share/man/man4/ppbus.4,v 1.2 2003/06/17 04:36:59 dillon Exp $
  27 .\"
  28 .Dd March 1, 1998
  29 .Dt PPBUS 4
  30 .Os
  31 .Sh NAME
  32 .Nm ppbus
  33 .Nd Parallel Port Bus system
  34 .Sh SYNOPSIS
  35 .Cd "device ppbus"
  36 .Pp
  37 .Cd "device vpo"
  38 .Pp
  39 .Cd "device lpt"
  40 .Cd "device plip"
  41 .Cd "device ppi"
  42 .Cd "device pps"
  43 .Cd "device lpbb"
  44 .Sh DESCRIPTION
  45 The
  46 .Em ppbus
  47 system provides a uniform, modular and architecture-independent
  48 system for the implementation of drivers to control various parallel devices,
  49 and to utilize different parallel port chipsets.
  50 .Sh DEVICE DRIVERS
  51 In order to write new drivers or port existing drivers, the ppbus system
  52 provides the following facilities:
  53 .Bl -bullet -offset indent
  54 .It
  55 architecture-independent macros or functions to access parallel ports
  56 .It
  57 mechanism to allow various devices to share the same parallel port
  58 .It
  59 a user interface named
  60 .Xr ppi 4
  61 that allows parallel port access from outside the kernel without conflicting
  62 with kernel-in drivers.
  63 .El
  64 .Ss Developing new drivers
  65 .Pp
  66 The ppbus system has been designed to support the development of standard
  67 and non-standard software:
  68 .Pp
  69 .Bl -column "Driver" -compact
  70 .It Em Driver Ta Em Description
  71 .It Sy vpo Ta "VPI0 parallel to Adaptec AIC-7110 SCSI controller driver" .
  72 It uses standard and non-standard parallel port accesses.
  73 .It Sy ppi Ta "Parallel port interface for general I/O"
  74 .It Sy pps Ta "Pulse per second Timing Interface"
  75 .It Sy lpbb Ta "Philips official parallel port I2C bit-banging interface"
  76 .El
  77 .Ss Porting existing drivers
  78 .Pp
  79 Another approach to the ppbus system is to port existing drivers.
  80 Various drivers have already been ported:
  81 .Pp
  82 .Bl -column "Driver" -compact
  83 .It Em Driver Ta Em Description
  84 .It Sy lpt Ta "lpt printer driver"
  85 .It Sy plip Ta "lp parallel network interface driver"
  86 .El
  87 .Pp
  88 ppbus should let you port any other software even from other operating systems
  89 that provide similar services.
  90 .Sh PARALLEL PORT CHIPSETS
  91 Parallel port chipset support is provided by
  92 .Xr ppc 4 .
  93 .Pp
  94 The ppbus system provides functions and macros to allocate a new
  95 parallel port bus, then initialize it and upper peripheral device drivers.
  96 .Pp
  97 ppc makes chipset detection and initialization and then calls ppbus attach
  98 functions to initialize the ppbus system.
  99 .Sh PARALLEL PORT MODEL
 100 The logical parallel port model chosen for the ppbus system is the PC's
 101 parallel port model.
 102 Consequently, for the i386 implementation of ppbus,
 103 most of the services provided by ppc are macros for inb()
 104 and outb() calls.
 105 But, for an other architecture, accesses to one of our logical
 106 registers (data, status, control...) may require more than one I/O access.
 107 .Ss Description
 108 The parallel port may operate in the following modes:
 109 .Bl -bullet -offset indent
 110 .It
 111 compatible mode, also called Centronics mode
 112 .It
 113 bidirectional 8/4-bits mode, also called NIBBLE mode
 114 .It
 115 byte mode, also called PS/2 mode
 116 .It
 117 Extended Capability Port mode, ECP
 118 .It
 119 Enhanced Parallel Port mode, EPP
 120 .It
 121 mixed ECP+EPP or ECP+PS/2 modes
 122 .El
 123 .Ss Compatible mode
 124 This mode defines the protocol used by most PCs to transfer data to a printer.
 125 In this mode, data is placed on the port's data lines, the printer status is
 126 checked for no errors and that it is not busy, and then a data Strobe is
 127 generated by the software to clock the data to the printer.
 128 .Pp
 129 Many I/O controllers have implemented a mode that uses a FIFO buffer to
 130 transfer data with the Compatibility mode protocol.
 131 This mode is referred to as
 132 "Fast Centronics" or "Parallel Port FIFO mode".
 133 .Ss Bidirectional mode
 134 The NIBBLE mode is the most common way to get reverse channel data from a
 135 printer or peripheral.
 136 Combined with the standard host to printer mode, it
 137 provides a complete bidirectional channel.
 138 .Pp
 139 In this mode, outputs are 8-bits long.
 140 Inputs are accomplished by reading
 141 4 of the 8 bits of the status register.
 142 .Ss Byte mode
 143 In this mode, the data register is used either for outputs and inputs.
 144 Then,
 145 any transfer is 8-bits long.
 146 .Ss Extended Capability Port mode
 147 The ECP protocol was proposed as an advanced mode for communication with
 148 printer and scanner type peripherals.
 149 Like the EPP protocol, ECP mode provides
 150 for a high performance bidirectional communication path between the host
 151 adapter and the peripheral.
 152 .Pp
 153 ECP protocol features include:
 154 .Bl -item -offset indent
 155 .It
 156 Run_Length_Encoding (RLE) data compression for host adapters
 157 .It
 158 FIFOs for both the forward and reverse channels
 159 .It
 160 DMA as well as programmed I/O for the host register interface.
 161 .El
 162 .Ss Enhanced Parallel Port mode
 163 The EPP protocol was originally developed as a means to provide a high
 164 performance parallel port link that would still be compatible with the
 165 standard parallel port.
 166 .Pp
 167 The EPP mode has two types of cycle: address and data.
 168 What makes the
 169 difference at hardware level is the strobe of the byte placed on the data
 170 lines.
 171 Data are strobed with nAutofeed, addresses are strobed with
 172 nSelectin signals.
 173 .Pp
 174 A particularity of the ISA implementation of the EPP protocol is that an
 175 EPP cycle fits in an ISA cycle.
 176 In this fashion, parallel port peripherals can
 177 operate at close to the same performance levels as an equivalent ISA plug-in
 178 card.
 179 .Pp
 180 At software level, you may implement the protocol you wish, using data and
 181 address cycles as you want.
 182 This is for the IEEE1284 compatible part.
 183 Then,
 184 peripheral vendors may implement protocol handshake with the following
 185 status lines: PError, nFault and Select.
 186 Try to know how these lines toggle
 187 with your peripheral, allowing the peripheral to request more data, stop the
 188 transfer and so on.
 189 .Pp
 190 At any time, the peripheral may interrupt the host with the nAck signal without
 191 disturbing the current transfer.
 192 .Ss Mixed modes
 193 Some manufacturers, like SMC, have implemented chipsets that support mixed
 194 modes.
 195 With such chipsets, mode switching is available at any time by
 196 accessing the extended control register.
 197 .Sh IEEE1284-1994 Standard
 198 .Ss Background
 199 This standard is also named "IEEE Standard Signaling Method for a
 200 Bidirectional Parallel Peripheral Interface for Personal Computers". It
 201 defines a signaling method for asynchronous, fully interlocked, bidirectional
 202 parallel communications between hosts and printers or other peripherals.
 203 It
 204 also specifies a format for a peripheral identification string and a method of
 205 returning this string to the host outside of the bidirectional data stream.
 206 .Pp
 207 This standard is architecture independent and only specifies dialog handshake
 208 at signal level.
 209 One should refer to architecture specific documentation in
 210 order to manipulate machine dependent registers, mapped memory or other
 211 methods to control these signals.
 212 .Pp
 213 The IEEE1284 protocol is fully oriented with all supported parallel port
 214 modes.
 215 The computer acts as master and the peripheral as slave.
 216 .Pp
 217 Any transfer is defined as a finite state automate.
 218 It allows software to
 219 properly manage the fully interlocked scheme of the signaling method.
 220 The compatible mode is supported "as is" without any negotiation because it
 221 is compatible.
 222 Any other mode must be firstly negotiated by the host to check
 223 it is supported by the peripheral, then to enter one of the forward idle
 224 states.
 225 .Pp
 226 At any time, the slave may want to send data to the host.
 227 This is only
 228 possible from forward idle states (nibble, byte, ecp...).
 229 So, the
 230 host must have previously negotiated to permit the peripheral to
 231 request transfer.
 232 Interrupt lines may be dedicated to the requesting signals
 233 to prevent time consuming polling methods.
 234 .Pp
 235 But peripheral requests are only a hint to the master host.
 236 If the host
 237 accepts the transfer, it must firstly negotiate the reverse mode and then
 238 starts the transfer.
 239 At any time during reverse transfer, the host may
 240 terminate the transfer or the slave may drive wires to signal that no more
 241 data is available.
 242 .Ss Implementation
 243 IEEE1284 Standard support has been implemented at the top of the ppbus system
 244 as a set of procedures that perform high level functions like negotiation,
 245 termination, transfer in any mode without bothering you with low level
 246 characteristics of the standard.
 247 .Pp
 248 IEEE1284 interacts with the ppbus system as least as possible.
 249 That means
 250 you still have to request the ppbus when you want to access it, the negotiate
 251 function doesn't do it for you.
 252 And of course, release it later.
 253 .Sh ARCHITECTURE
 254 .Ss adapter, ppbus and device layers
 255 First, there is the
 256 .Em adapter
 257 layer, the lowest of the ppbus system.
 258 It provides
 259 chipset abstraction throw a set of low level functions that maps the logical
 260 model to the underlying hardware.
 261 .Pp
 262 Secondly, there is the
 263 .Em ppbus
 264 layer that provides functions to:
 265 .Bl -enum -offset indent
 266 .It
 267 share the parallel port bus among the daisy-chain like connected devices
 268 .It
 269 manage devices linked to ppbus
 270 .It
 271 propose an arch-independent interface to access the hardware layer.
 272 .El
 273 .Pp
 274 Finally, the
 275 .Em device
 276 layer gathers the parallel peripheral device drivers.
 277 .Pp
 278 .Ss Parallel modes management
 279 We have to differentiate operating modes at various ppbus system layers.
 280 Actually, ppbus and adapter operating modes on one hands and for each
 281 one, current and available modes are separated.
 282 .Pp
 283 With this level of abstraction a particular chipset may commute from any
 284 native mode the any other mode emulated with extended modes without
 285 disturbing upper layers.
 286 For example, most chipsets support NIBBLE mode as
 287 native and emulated with ECP and/or EPP.
 288 .Pp
 289 This architecture should support IEEE1284-1994 modes.
 290 .Sh FEATURES
 291 .Ss The boot process
 292 The boot process starts with the probe phasis of the
 293 .Xr ppc 4
 294 driver during ISA bus (PC architecture) initialization.
 295 During attachment of
 296 the ppc driver, a new ppbus structure is allocated, then probe and attachment
 297 for this new bus node are called.
 298 .Pp
 299 ppbus attachment tries to detect any PnP parallel peripheral (according to
 300 .%T "Plug and Play Parallel Port Devices"
 301 draft from (c)1993-4 Microsoft Corporation)
 302 then probes and attaches known device drivers.
 303 .Pp
 304 During probe, device drivers are supposed to request the ppbus and try to
 305 set their operating mode.
 306 This mode will be saved in the context structure and
 307 returned each time the driver requests the ppbus.
 308 .Ss Bus allocation and interrupts
 309 ppbus allocation is mandatory not to corrupt I/O of other devices.
 310 An other
 311 usage of ppbus allocation is to reserve the port and receive incoming
 312 interrupts.
 313 .Pp
 314 High level interrupt handlers are connected to the ppbus system thanks to the
 315 newbus
 316 .Fn BUS_SETUP_INTR
 317 and
 318 .Fn BUS_TEARDOWN_INTR
 319 functions.
 320 But, in order to attach a handler, drivers must
 321 own the bus.
 322 Consequently, a ppbus request is mandatory in order to call the above
 323 functions (see existing drivers for more info). Note that the interrupt handler
 324 is automatically released when the ppbus is released.
 325 .Ss Microsequences
 326 .Em Microsequences
 327 is a general purpose mechanism to allow fast low-level
 328 manipulation of the parallel port.
 329 Microsequences may be used to do either
 330 standard (in IEEE1284 modes) or non-standard transfers.
 331 The philosophy of
 332 microsequences is to avoid the overhead of the ppbus layer and do most of
 333 the job at adapter level.
 334 .Pp
 335 A microsequence is an array of opcodes and parameters.
 336 Each opcode codes an
 337 operation (opcodes are described in
 338 .Xr microseq 9 ) .
 339 Standard I/O operations are implemented at ppbus level whereas basic I/O
 340 operations and microseq language are coded at adapter level for efficiency.
 341 .Pp
 342 As an example, the
 343 .Xr vpo 4
 344 driver uses microsequences to implement:
 345 .Bl -bullet -offset indent
 346 .It
 347 a modified version of the NIBBLE transfer mode
 348 .It
 349 various I/O sequences to initialize, select and allocate the peripheral
 350 .El
 351 .Sh SEE ALSO
 352 .Xr lpt 4 ,
 353 .Xr plip 4 ,
 354 .Xr ppc 4 ,
 355 .Xr ppi 4 ,
 356 .Xr vpo 4
 357 .Sh HISTORY
 358 The
 359 .Nm
 360 manual page first appeared in
 361 .Fx 3.0 .
 362 .Sh AUTHORS
 363 This
 364 manual page was written by
 365 .An Nicolas Souchu .