32d1cda52ea0820c790f41ff393b6b0f5b200df7
[dragonfly.git] / sys / dev / netif / emx / if_emx.h
1 /*
2  * Copyright (c) 2001-2008, Intel Corporation
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions are met:
7  *
8  *  1. Redistributions of source code must retain the above copyright notice,
9  *     this list of conditions and the following disclaimer.
10  *
11  *  2. Redistributions in binary form must reproduce the above copyright
12  *     notice, this list of conditions and the following disclaimer in the
13  *     documentation and/or other materials provided with the distribution.
14  *
15  *  3. Neither the name of the Intel Corporation nor the names of its
16  *     contributors may be used to endorse or promote products derived from
17  *     this software without specific prior written permission.
18  *
19  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
20  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
21  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
22  * ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
23  * LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
24  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
25  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
26  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
27  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
28  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
29  * POSSIBILITY OF SUCH DAMAGE.
30  */
31
32 #ifndef _IF_EMX_H_
33 #define _IF_EMX_H_
34
35 /* Tunables */
36
37 /*
38  * EMX_TXD: Maximum number of Transmit Descriptors
39  * Valid Range: 256-4096 for others
40  * Default Value: 512
41  *   This value is the number of transmit descriptors allocated by the driver.
42  *   Increasing this value allows the driver to queue more transmits. Each
43  *   descriptor is 16 bytes.
44  *   Since TDLEN should be multiple of 128bytes, the number of transmit
45  *   desscriptors should meet the following condition.
46  *      (num_tx_desc * sizeof(struct e1000_tx_desc)) % 128 == 0
47  */
48 #define EMX_MIN_TXD                     256
49 #define EMX_MAX_TXD                     4096
50 #define EMX_DEFAULT_TXD                 512
51
52 /*
53  * EMX_RXD - Maximum number of receive Descriptors
54  * Valid Range: 256-4096 for others
55  * Default Value: 512
56  *   This value is the number of receive descriptors allocated by the driver.
57  *   Increasing this value allows the driver to buffer more incoming packets.
58  *   Each descriptor is 16 bytes.  A receive buffer is also allocated for each
59  *   descriptor. The maximum MTU size is 16110.
60  *   Since TDLEN should be multiple of 128bytes, the number of transmit
61  *   desscriptors should meet the following condition.
62  *      (num_tx_desc * sizeof(struct e1000_tx_desc)) % 128 == 0
63  */
64 #define EMX_MIN_RXD                     256
65 #define EMX_MAX_RXD                     4096
66 #define EMX_DEFAULT_RXD                 512
67
68 /*
69  * Receive Interrupt Delay Timer (Packet Timer)
70  *
71  * NOTE:
72  * RDTR and RADV are deprecated; use ITR instead.  They are only used to
73  * workaround hardware bug on certain 82573 based NICs.
74  */
75 #define EMX_RDTR_82573                  32
76
77 /*
78  * Receive Interrupt Absolute Delay Timer (Not valid for 82542/82543/82544)
79  *
80  * NOTE:
81  * RDTR and RADV are deprecated; use ITR instead.  They are only used to
82  * workaround hardware bug on certain 82573 based NICs.
83  */
84 #define EMX_RADV_82573                  64
85
86 /*
87  * This parameter controls the duration of transmit watchdog timer.
88  */
89 #define EMX_TX_TIMEOUT                  5
90
91 /* One for TX csum offloading desc, the other 2 are reserved */
92 #define EMX_TX_RESERVED                 3
93
94 /* Large enough for 64K TSO segment */
95 #define EMX_TX_SPARE                    33
96
97 #define EMX_TX_OACTIVE_MAX              64
98
99 /* Interrupt throttle rate */
100 #define EMX_DEFAULT_ITR                 6000
101
102 /*
103  * This parameter controls whether or not autonegotation is enabled.
104  *              0 - Disable autonegotiation
105  *              1 - Enable  autonegotiation
106  */
107 #define EMX_DO_AUTO_NEG                 1
108
109 /* Tunables -- End */
110
111 #define EMX_AUTONEG_ADV_DEFAULT         (ADVERTISE_10_HALF | \
112                                          ADVERTISE_10_FULL | \
113                                          ADVERTISE_100_HALF | \
114                                          ADVERTISE_100_FULL | \
115                                          ADVERTISE_1000_FULL)
116
117 #define EMX_AUTO_ALL_MODES              0
118
119 /* PHY master/slave setting */
120 #define EMX_MASTER_SLAVE                e1000_ms_hw_default
121
122 /*
123  * Micellaneous constants
124  */
125 #define EMX_VENDOR_ID                   0x8086
126
127 #define EMX_BAR_MEM                     PCIR_BAR(0)
128
129 #define EMX_JUMBO_PBA                   0x00000028
130 #define EMX_DEFAULT_PBA                 0x00000030
131 #define EMX_SMARTSPEED_DOWNSHIFT        3
132 #define EMX_SMARTSPEED_MAX              15
133 #define EMX_MAX_INTR                    10
134
135 #define EMX_MCAST_ADDR_MAX              128
136 #define EMX_FC_PAUSE_TIME               1000
137 #define EMX_EEPROM_APME                 0x400;
138
139 /*
140  * TDBA/RDBA should be aligned on 16 byte boundary. But TDLEN/RDLEN should be
141  * multiple of 128 bytes. So we align TDBA/RDBA on 128 byte boundary. This will
142  * also optimize cache line size effect. H/W supports up to cache line size 128.
143  */
144 #define EMX_DBA_ALIGN                   128
145
146 /*
147  * Speed mode bit in TARC0/TARC1.
148  * 82571EB/82572EI only, used to improve small packet transmit performance.
149  */
150 #define EMX_TARC_SPEED_MODE             (1 << 21)
151
152 #define EMX_MAX_SCATTER                 64
153 #define EMX_TSO_SIZE                    (IP_MAXPACKET + \
154                                          sizeof(struct ether_vlan_header))
155 #define EMX_MAX_SEGSIZE                 PAGE_SIZE
156 #define EMX_MSIX_MASK                   0x01F00000 /* For 82574 use */
157
158 #define EMX_CSUM_FEATURES               (CSUM_IP | CSUM_TCP | CSUM_UDP)
159
160 /*
161  * 82574 has a nonstandard address for EIAC
162  * and since its only used in MSIX, and in
163  * the em driver only 82574 uses MSIX we can
164  * solve it just using this define.
165  */
166 #define EMX_EIAC                        0x000DC
167
168 #define EMX_NRSSRK                      10
169 #define EMX_RSSRK_SIZE                  4
170 #define EMX_RSSRK_VAL(key, i)           (key[(i) * EMX_RSSRK_SIZE] | \
171                                          key[(i) * EMX_RSSRK_SIZE + 1] << 8 | \
172                                          key[(i) * EMX_RSSRK_SIZE + 2] << 16 | \
173                                          key[(i) * EMX_RSSRK_SIZE + 3] << 24)
174
175 #define EMX_NRETA                       32
176 #define EMX_RETA_SIZE                   4
177 #define EMX_RETA_RINGIDX_SHIFT          7
178
179 #define EMX_NRX_RING                    2
180 #define EMX_NSERIALIZE                  4
181
182 typedef union e1000_rx_desc_extended    emx_rxdesc_t;
183
184 #define rxd_bufaddr     read.buffer_addr        /* 64bits */
185 #define rxd_length      wb.upper.length         /* 16bits */
186 #define rxd_vlan        wb.upper.vlan           /* 16bits */
187 #define rxd_staterr     wb.upper.status_error   /* 32bits */
188 #define rxd_mrq         wb.lower.mrq            /* 32bits */
189 #define rxd_rss         wb.lower.hi_dword.rss   /* 32bits */
190
191 #define EMX_RXDMRQ_RSSTYPE_MASK 0xf
192 #define EMX_RXDMRQ_NO_HASH      0
193 #define EMX_RXDMRQ_IPV4_TCP     1
194 #define EMX_RXDMRQ_IPV4         2
195 #define EMX_RXDMRQ_IPV6_TCP     3
196 #define EMX_RXDMRQ_IPV6         5
197
198 struct emx_rxdata {
199         struct lwkt_serialize   rx_serialize;
200
201         /*
202          * Receive definitions
203          *
204          * we have an array of num_rx_desc rx_desc (handled by the
205          * controller), and paired with an array of rx_buffers
206          * (at rx_buffer_area).
207          * The next pair to check on receive is at offset next_rx_desc_to_check
208          */
209         emx_rxdesc_t            *rx_desc;
210         uint32_t                next_rx_desc_to_check;
211         int                     num_rx_desc;
212         struct emx_rxbuf        *rx_buf;
213         bus_dma_tag_t           rxtag;
214         bus_dmamap_t            rx_sparemap;
215
216         /*
217          * First/last mbuf pointers, for
218          * collecting multisegment RX packets.
219          */
220         struct mbuf             *fmp;
221         struct mbuf             *lmp;
222
223         /* RX statistics */
224         unsigned long           rx_pkts;
225
226         bus_dma_tag_t           rx_desc_dtag;
227         bus_dmamap_t            rx_desc_dmap;
228         bus_addr_t              rx_desc_paddr;
229 } __cachealign;
230
231 struct emx_softc {
232         struct arpcom           arpcom;
233         struct e1000_hw         hw;
234         int                     flags;
235 #define EMX_FLAG_SHARED_INTR    0x0001
236 #define EMX_FLAG_TSO_PULLEX     0x0002
237 #define EMX_FLAG_HAS_MGMT       0x0004
238 #define EMX_FLAG_HAS_AMT        0x0008
239 #define EMX_FLAG_HW_CTRL        0x0010
240
241         /* DragonFly operating-system-specific structures. */
242         struct e1000_osdep      osdep;
243         device_t                dev;
244
245         bus_dma_tag_t           parent_dtag;
246
247         bus_dma_tag_t           tx_desc_dtag;
248         bus_dmamap_t            tx_desc_dmap;
249         bus_addr_t              tx_desc_paddr;
250
251         struct resource         *memory;
252         int                     memory_rid;
253
254         struct resource         *intr_res;
255         void                    *intr_tag;
256         int                     intr_rid;
257         int                     intr_type;
258
259         struct ifmedia          media;
260         struct callout          timer;
261         int                     if_flags;
262         int                     max_frame_size;
263         int                     min_frame_size;
264
265         /* WOL register value */
266         int                     wol;
267
268         /* Multicast array memory */
269         uint8_t                 *mta;
270
271         /* Info about the board itself */
272         uint8_t                 link_active;
273         uint16_t                link_speed;
274         uint16_t                link_duplex;
275         uint32_t                smartspeed;
276         int                     int_throttle_ceil;
277
278         int                     rx_npoll_off;
279         int                     tx_npoll_off;
280
281         struct lwkt_serialize   main_serialize;
282         struct lwkt_serialize   tx_serialize;
283         struct lwkt_serialize   *serializes[EMX_NSERIALIZE];
284
285         /*
286          * Transmit definitions
287          *
288          * We have an array of num_tx_desc descriptors (handled
289          * by the controller) paired with an array of tx_buffers
290          * (at tx_buffer_area).
291          * The index of the next available descriptor is next_avail_tx_desc.
292          * The number of remaining tx_desc is num_tx_desc_avail.
293          */
294         struct e1000_tx_desc    *tx_desc_base;
295         struct emx_txbuf        *tx_buf;
296         uint32_t                next_avail_tx_desc;
297         uint32_t                next_tx_to_clean;
298         int                     num_tx_desc_avail;
299         int                     num_tx_desc;
300         bus_dma_tag_t           txtag;          /* dma tag for tx */
301         int                     spare_tx_desc;
302         int                     oact_tx_desc;
303
304         /* Saved csum offloading context information */
305         int                     csum_flags;
306         int                     csum_lhlen;
307         int                     csum_iphlen;
308
309         int                     csum_thlen;     /* TSO */
310         int                     csum_mss;       /* TSO */
311         int                     csum_pktlen;    /* TSO */
312
313         uint32_t                csum_txd_upper;
314         uint32_t                csum_txd_lower;
315
316         /*
317          * Variables used to reduce TX interrupt rate and
318          * number of device's TX ring write requests.
319          *
320          * tx_nsegs:
321          * Number of TX descriptors setup so far.
322          *
323          * tx_int_nsegs:
324          * Once tx_nsegs > tx_int_nsegs, RS bit will be set
325          * in the last TX descriptor of the packet, and
326          * tx_nsegs will be reset to 0.  So TX interrupt and
327          * TX ring write request should be generated roughly
328          * every tx_int_nsegs TX descriptors.
329          *
330          * tx_dd[]:
331          * Index of the TX descriptors which have RS bit set,
332          * i.e. DD bit will be set on this TX descriptor after
333          * the data of the TX descriptor are transfered to
334          * hardware's internal packet buffer.  Only the TX
335          * descriptors listed in tx_dd[] will be checked upon
336          * TX interrupt.  This array is used as circular ring.
337          *
338          * tx_dd_tail, tx_dd_head:
339          * Tail and head index of valid elements in tx_dd[].
340          * tx_dd_tail == tx_dd_head means there is no valid
341          * elements in tx_dd[].  tx_dd_tail points to the position
342          * which is one beyond the last valid element in tx_dd[].
343          * tx_dd_head points to the first valid element in
344          * tx_dd[].
345          */
346         int                     tx_int_nsegs;
347         int                     tx_nsegs;
348         int                     tx_dd_tail;
349         int                     tx_dd_head;
350 #define EMX_TXDD_MAX    64
351 #define EMX_TXDD_SAFE   48 /* 48 <= val < EMX_TXDD_MAX */
352         int                     tx_dd[EMX_TXDD_MAX];
353
354         int                     rss_debug;
355         int                     rx_ring_cnt;
356         struct emx_rxdata       rx_data[EMX_NRX_RING];
357
358         /* Misc stats maintained by the driver */
359         unsigned long           rx_overruns;
360         unsigned long           tso_segments;
361         unsigned long           tso_ctx_reused;
362
363         /* sysctl tree glue */
364         struct sysctl_ctx_list  sysctl_ctx;
365         struct sysctl_oid       *sysctl_tree;
366
367         struct e1000_hw_stats   stats;
368 };
369
370 struct emx_txbuf {
371         struct mbuf     *m_head;
372         bus_dmamap_t    map;
373 };
374
375 struct emx_rxbuf {
376         struct mbuf     *m_head;
377         bus_dmamap_t    map;
378         bus_addr_t      paddr;
379 };
380
381 #define EMX_IS_OACTIVE(sc)      ((sc)->num_tx_desc_avail <= (sc)->oact_tx_desc)
382
383 #define EMX_INC_TXDD_IDX(idx) \
384 do { \
385         if (++(idx) == EMX_TXDD_MAX) \
386                 (idx) = 0; \
387 } while (0)
388
389 #endif /* !_IF_EMX_H_ */