sys/platform/pc64/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/md_var.h>
  36 #include <machine/pmap.h>
  37 #include <machine_base/apic/lapic.h>
  38 #include <machine_base/apic/ioapic_abi.h>
  39 #include <machine/segments.h>
  40 #include <machine/specialreg.h>
  41 #include <sys/thread2.h>
  42
  43 #include <machine/intr_machdep.h>
  44
  45 #include "apicvar.h"
  46
  47 volatile lapic_t *lapic;
  48
  49 static void     lapic_timer_calibrate(void);
  50 static void     lapic_timer_set_divisor(int);
  51 static void     lapic_timer_fixup_handler(void *);
  52 static void     lapic_timer_restart_handler(void *);
  53
  54 void            lapic_timer_process(void);
  55 void            lapic_timer_process_frame(struct intrframe *);
  56 void            lapic_timer_always(struct intrframe *);
  57
  58 static int      lapic_timer_enable = 1;
  59 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  60
  61 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  62 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  63 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  64 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  65
  66 static struct cputimer_intr lapic_cputimer_intr = {
  67         .freq = 0,
  68         .reload = lapic_timer_intr_reload,
  69         .enable = lapic_timer_intr_enable,
  70         .config = cputimer_intr_default_config,
  71         .restart = lapic_timer_intr_restart,
  72         .pmfixup = lapic_timer_intr_pmfixup,
  73         .initclock = cputimer_intr_default_initclock,
  74         .next = SLIST_ENTRY_INITIALIZER,
  75         .name = "lapic",
  76         .type = CPUTIMER_INTR_LAPIC,
  77         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  78         .caps = CPUTIMER_INTR_CAP_NONE
  79 };
  80
  81 static int              lapic_timer_divisor_idx = -1;
  82 static const uint32_t   lapic_timer_divisors[] = {
  83         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  84         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  85 };
  86 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  87
  88 /*
  89  * APIC ID <-> CPU ID mapping structures.
  90  */
  91 int     cpu_id_to_apic_id[NAPICID];
  92 int     apic_id_to_cpu_id[NAPICID];
  93
  94 void
  95 lapic_eoi(void)
  96 {
  97
  98         lapic->eoi = 0;
  99 }
 100
 101 /*
 102  * Enable LAPIC, configure interrupts.
 103  */
 104 void
 105 lapic_init(boolean_t bsp)
 106 {
 107         uint32_t timer;
 108         u_int   temp;
 109
 110         /*
 111          * Install vectors
 112          *
 113          * Since IDT is shared between BSP and APs, these vectors
 114          * only need to be installed once; we do it on BSP.
 115          */
 116         if (bsp) {
 117                 /* Install a 'Spurious INTerrupt' vector */
 118                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 119                     SDT_SYSIGT, SEL_KPL, 0);
 120
 121                 /* Install an inter-CPU IPI for TLB invalidation */
 122                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 123                     SDT_SYSIGT, SEL_KPL, 0);
 124
 125                 /* Install an inter-CPU IPI for IPIQ messaging */
 126                 setidt(XIPIQ_OFFSET, Xipiq,
 127                     SDT_SYSIGT, SEL_KPL, 0);
 128
 129                 /* Install a timer vector */
 130                 setidt(XTIMER_OFFSET, Xtimer,
 131                     SDT_SYSIGT, SEL_KPL, 0);
 132
 133                 /* Install an inter-CPU IPI for CPU stop/restart */
 134                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 135                     SDT_SYSIGT, SEL_KPL, 0);
 136         }
 137
 138         /*
 139          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 140          * aggregate interrupt input from the 8259.  The INTA cycle
 141          * will be routed to the external controller (the 8259) which
 142          * is expected to supply the vector.
 143          *
 144          * Must be setup edge triggered, active high.
 145          *
 146          * Disable LINT0 on BSP, if I/O APIC is enabled.
 147          *
 148          * Disable LINT0 on the APs.  It doesn't matter what delivery
 149          * mode we use because we leave it masked.
 150          */
 151         temp = lapic->lvt_lint0;
 152         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 153                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 154         if (bsp) {
 155                 temp |= APIC_LVT_DM_EXTINT;
 156                 if (apic_io_enable)
 157                         temp |= APIC_LVT_MASKED;
 158         } else {
 159                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 160         }
 161         lapic->lvt_lint0 = temp;
 162
 163         /*
 164          * Setup LINT1 as NMI.
 165          *
 166          * Must be setup edge trigger, active high.
 167          *
 168          * Enable LINT1 on BSP, if I/O APIC is enabled.
 169          *
 170          * Disable LINT1 on the APs.
 171          */
 172         temp = lapic->lvt_lint1;
 173         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 174                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 175         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 176         if (bsp && apic_io_enable)
 177                 temp &= ~APIC_LVT_MASKED;
 178         lapic->lvt_lint1 = temp;
 179
 180         /*
 181          * Mask the LAPIC error interrupt, LAPIC performance counter
 182          * interrupt.
 183          */
 184         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 185         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 186
 187         /*
 188          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 189          */
 190         timer = lapic->lvt_timer;
 191         timer &= ~APIC_LVTT_VECTOR;
 192         timer |= XTIMER_OFFSET;
 193         timer |= APIC_LVTT_MASKED;
 194         lapic->lvt_timer = timer;
 195
 196         /*
 197          * Set the Task Priority Register as needed.   At the moment allow
 198          * interrupts on all cpus (the APs will remain CLId until they are
 199          * ready to deal).
 200          */
 201         temp = lapic->tpr;
 202         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 203         lapic->tpr = temp;
 204
 205         /*
 206          * Enable the LAPIC
 207          */
 208         temp = lapic->svr;
 209         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 210         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 211
 212         /*
 213          * Set the spurious interrupt vector.  The low 4 bits of the vector
 214          * must be 1111.
 215          */
 216         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 217                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 218         temp &= ~APIC_SVR_VECTOR;
 219         temp |= XSPURIOUSINT_OFFSET;
 220
 221         lapic->svr = temp;
 222
 223         /*
 224          * Pump out a few EOIs to clean out interrupts that got through
 225          * before we were able to set the TPR.
 226          */
 227         lapic_eoi();
 228         lapic_eoi();
 229         lapic_eoi();
 230
 231         if (bsp) {
 232                 lapic_timer_calibrate();
 233                 if (lapic_timer_enable) {
 234                         cputimer_intr_register(&lapic_cputimer_intr);
 235                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 236                 }
 237         } else {
 238                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 239         }
 240
 241         if (bootverbose)
 242                 apic_dump("apic_initialize()");
 243 }
 244
 245 static void
 246 lapic_timer_set_divisor(int divisor_idx)
 247 {
 248         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 249         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 250 }
 251
 252 static void
 253 lapic_timer_oneshot(u_int count)
 254 {
 255         uint32_t value;
 256
 257         value = lapic->lvt_timer;
 258         value &= ~APIC_LVTT_PERIODIC;
 259         lapic->lvt_timer = value;
 260         lapic->icr_timer = count;
 261 }
 262
 263 static void
 264 lapic_timer_oneshot_quick(u_int count)
 265 {
 266         lapic->icr_timer = count;
 267 }
 268
 269 static void
 270 lapic_timer_calibrate(void)
 271 {
 272         sysclock_t value;
 273
 274         /* Try to calibrate the local APIC timer. */
 275         for (lapic_timer_divisor_idx = 0;
 276              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 277              lapic_timer_divisor_idx++) {
 278                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 279                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 280                 DELAY(2000000);
 281                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 282                 if (value != APIC_TIMER_MAX_COUNT)
 283                         break;
 284         }
 285         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 286                 panic("lapic: no proper timer divisor?!\n");
 287         lapic_cputimer_intr.freq = value / 2;
 288
 289         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 290                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 291 }
 292
 293 static void
 294 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 295 {
 296         sysclock_t count;
 297
 298         gd->gd_timer_running = 0;
 299
 300         count = sys_cputimer->count();
 301         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 302                 systimer_intr(&count, 0, frame);
 303 }
 304
 305 void
 306 lapic_timer_process(void)
 307 {
 308         lapic_timer_process_oncpu(mycpu, NULL);
 309 }
 310
 311 void
 312 lapic_timer_process_frame(struct intrframe *frame)
 313 {
 314         lapic_timer_process_oncpu(mycpu, frame);
 315 }
 316
 317 /*
 318  * This manual debugging code is called unconditionally from Xtimer
 319  * (the lapic timer interrupt) whether the current thread is in a
 320  * critical section or not) and can be useful in tracking down lockups.
 321  *
 322  * NOTE: MANUAL DEBUG CODE
 323  */
 324 #if 0
 325 static int saveticks[SMP_MAXCPU];
 326 static int savecounts[SMP_MAXCPU];
 327 #endif
 328
 329 void
 330 lapic_timer_always(struct intrframe *frame)
 331 {
 332 #if 0
 333         globaldata_t gd = mycpu;
 334         int cpu = gd->gd_cpuid;
 335         char buf[64];
 336         short *gptr;
 337         int i;
 338
 339         if (cpu <= 20) {
 340                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
 341                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
 342                 ++gptr;
 343
 344                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
 345                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
 346                     gd->gd_infomsg);
 347                 for (i = 0; buf[i]; ++i) {
 348                         gptr[i] = 0x0700 | (unsigned char)buf[i];
 349                 }
 350         }
 351 #if 0
 352         if (saveticks[gd->gd_cpuid] != ticks) {
 353                 saveticks[gd->gd_cpuid] = ticks;
 354                 savecounts[gd->gd_cpuid] = 0;
 355         }
 356         ++savecounts[gd->gd_cpuid];
 357         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
 358                 panic("cpud %d panicing on ticks failure",
 359                         gd->gd_cpuid);
 360         }
 361         for (i = 0; i < ncpus; ++i) {
 362                 int delta;
 363                 if (saveticks[i] && panicstr == NULL) {
 364                         delta = saveticks[i] - ticks;
 365                         if (delta < -10 || delta > 10) {
 366                                 panic("cpu %d panicing on cpu %d watchdog",
 367                                       gd->gd_cpuid, i);
 368                         }
 369                 }
 370         }
 371 #endif
 372 #endif
 373 }
 374
 375 static void
 376 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 377 {
 378         struct globaldata *gd = mycpu;
 379
 380         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 381         if (reload < 2)
 382                 reload = 2;
 383
 384         if (gd->gd_timer_running) {
 385                 if (reload < lapic->ccr_timer)
 386                         lapic_timer_oneshot_quick(reload);
 387         } else {
 388                 gd->gd_timer_running = 1;
 389                 lapic_timer_oneshot_quick(reload);
 390         }
 391 }
 392
 393 static void
 394 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 395 {
 396         uint32_t timer;
 397
 398         timer = lapic->lvt_timer;
 399         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 400         lapic->lvt_timer = timer;
 401
 402         lapic_timer_fixup_handler(NULL);
 403 }
 404
 405 static void
 406 lapic_timer_fixup_handler(void *arg)
 407 {
 408         int *started = arg;
 409
 410         if (started != NULL)
 411                 *started = 0;
 412
 413         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 414                 /*
 415                  * Detect the presence of C1E capability mostly on latest
 416                  * dual-cores (or future) k8 family.  This feature renders
 417                  * the local APIC timer dead, so we disable it by reading
 418                  * the Interrupt Pending Message register and clearing both
 419                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 420                  *
 421                  * Reference:
 422                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 423                  *    Family 0Fh Processors"
 424                  *   #32559 revision 3.00
 425                  */
 426                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 427                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 428                         uint64_t msr;
 429
 430                         msr = rdmsr(0xc0010055);
 431                         if (msr & 0x18000000) {
 432                                 struct globaldata *gd = mycpu;
 433
 434                                 kprintf("cpu%d: AMD C1E detected\n",
 435                                         gd->gd_cpuid);
 436                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 437
 438                                 /*
 439                                  * We are kinda stalled;
 440                                  * kick start again.
 441                                  */
 442                                 gd->gd_timer_running = 1;
 443                                 lapic_timer_oneshot_quick(2);
 444
 445                                 if (started != NULL)
 446                                         *started = 1;
 447                         }
 448                 }
 449         }
 450 }
 451
 452 static void
 453 lapic_timer_restart_handler(void *dummy __unused)
 454 {
 455         int started;
 456
 457         lapic_timer_fixup_handler(&started);
 458         if (!started) {
 459                 struct globaldata *gd = mycpu;
 460
 461                 gd->gd_timer_running = 1;
 462                 lapic_timer_oneshot_quick(2);
 463         }
 464 }
 465
 466 /*
 467  * This function is called only by ACPI-CA code currently:
 468  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 469  *   module controls PM.  So once ACPI-CA is attached, we try
 470  *   to apply the fixup to prevent LAPIC timer from hanging.
 471  */
 472 static void
 473 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 474 {
 475         lwkt_send_ipiq_mask(smp_active_mask,
 476                             lapic_timer_fixup_handler, NULL);
 477 }
 478
 479 static void
 480 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 481 {
 482         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 483 }
 484
 485
 486 /*
 487  * dump contents of local APIC registers
 488  */
 489 void
 490 apic_dump(char* str)
 491 {
 492         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 493         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 494                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 495 }
 496
 497 /*
 498  * Inter Processor Interrupt functions.
 499  */
 500
 501 /*
 502  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 503  *
 504  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 505  *  vector is any valid SYSTEM INT vector
 506  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 507  *
 508  * A backlog of requests can create a deadlock between cpus.  To avoid this
 509  * we have to be able to accept IPIs at the same time we are trying to send
 510  * them.  The critical section prevents us from attempting to send additional
 511  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 512  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 513  * to occur but fortunately it does not happen too often.
 514  */
 515 int
 516 apic_ipi(int dest_type, int vector, int delivery_mode)
 517 {
 518         u_long  icr_lo;
 519
 520         crit_enter();
 521         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 522             unsigned long rflags = read_rflags();
 523             cpu_enable_intr();
 524             DEBUG_PUSH_INFO("apic_ipi");
 525             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 526                 lwkt_process_ipiq();
 527             }
 528             DEBUG_POP_INFO();
 529             write_rflags(rflags);
 530         }
 531
 532         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 533                 delivery_mode | vector;
 534         lapic->icr_lo = icr_lo;
 535         crit_exit();
 536         return 0;
 537 }
 538
 539 void
 540 single_apic_ipi(int cpu, int vector, int delivery_mode)
 541 {
 542         u_long  icr_lo;
 543         u_long  icr_hi;
 544
 545         crit_enter();
 546         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 547             unsigned long rflags = read_rflags();
 548             cpu_enable_intr();
 549             DEBUG_PUSH_INFO("single_apic_ipi");
 550             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 551                 lwkt_process_ipiq();
 552             }
 553             DEBUG_POP_INFO();
 554             write_rflags(rflags);
 555         }
 556         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 557         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 558         lapic->icr_hi = icr_hi;
 559
 560         /* build ICR_LOW */
 561         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 562             | APIC_DEST_DESTFLD | delivery_mode | vector;
 563
 564         /* write APIC ICR */
 565         lapic->icr_lo = icr_lo;
 566         crit_exit();
 567 }
 568
 569 #if 0
 570
 571 /*
 572  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 573  *
 574  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 575  * to the target, and the scheduler does not 'poll' for IPI messages.
 576  */
 577 int
 578 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 579 {
 580         u_long  icr_lo;
 581         u_long  icr_hi;
 582
 583         crit_enter();
 584         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 585             crit_exit();
 586             return(0);
 587         }
 588         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 589         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 590         lapic->icr_hi = icr_hi;
 591
 592         /* build IRC_LOW */
 593         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 594             | APIC_DEST_DESTFLD | delivery_mode | vector;
 595
 596         /* write APIC ICR */
 597         lapic->icr_lo = icr_lo;
 598         crit_exit();
 599         return(1);
 600 }
 601
 602 #endif
 603
 604 /*
 605  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 606  *
 607  * target is a bitmask of destination cpus.  Vector is any
 608  * valid system INT vector.  Delivery mode may be either
 609  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 610  */
 611 void
 612 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 613 {
 614         crit_enter();
 615         while (target) {
 616                 int n = BSFCPUMASK(target);
 617                 target &= ~CPUMASK(n);
 618                 single_apic_ipi(n, vector, delivery_mode);
 619         }
 620         crit_exit();
 621 }
 622
 623 /*
 624  * Timer code, in development...
 625  *  - suggested by rgrimes@gndrsh.aac.dev.com
 626  */
 627 int
 628 get_apic_timer_frequency(void)
 629 {
 630         return(lapic_cputimer_intr.freq);
 631 }
 632
 633 /*
 634  * Load a 'downcount time' in uSeconds.
 635  */
 636 void
 637 set_apic_timer(int us)
 638 {
 639         u_int count;
 640
 641         /*
 642          * When we reach here, lapic timer's frequency
 643          * must have been calculated as well as the
 644          * divisor (lapic->dcr_timer is setup during the
 645          * divisor calculation).
 646          */
 647         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 648                  lapic_timer_divisor_idx >= 0);
 649
 650         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 651         lapic_timer_oneshot(count);
 652 }
 653
 654
 655 /*
 656  * Read remaining time in timer.
 657  */
 658 int
 659 read_apic_timer(void)
 660 {
 661 #if 0
 662         /** XXX FIXME: we need to return the actual remaining time,
 663          *         for now we just return the remaining count.
 664          */
 665 #else
 666         return lapic->ccr_timer;
 667 #endif
 668 }
 669
 670
 671 /*
 672  * Spin-style delay, set delay time in uS, spin till it drains.
 673  */
 674 void
 675 u_sleep(int count)
 676 {
 677         set_apic_timer(count);
 678         while (read_apic_timer())
 679                  /* spin */ ;
 680 }
 681
 682 int
 683 lapic_unused_apic_id(int start)
 684 {
 685         int i;
 686
 687         for (i = start; i < NAPICID; ++i) {
 688                 if (APICID_TO_CPUID(i) == -1)
 689                         return i;
 690         }
 691         return NAPICID;
 692 }
 693
 694 void
 695 lapic_map(vm_offset_t lapic_addr)
 696 {
 697         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 698
 699         kprintf("lapic: at 0x%08lx\n", lapic_addr);
 700 }
 701
 702 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 703         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 704
 705 int
 706 lapic_config(void)
 707 {
 708         struct lapic_enumerator *e;
 709         int error, i, enable, ap_max;
 710
 711         for (i = 0; i < NAPICID; ++i)
 712                 APICID_TO_CPUID(i) = -1;
 713
 714         enable = 1;
 715         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 716         if (!enable) {
 717                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 718                 return ENXIO;
 719         }
 720
 721         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 722                 error = e->lapic_probe(e);
 723                 if (!error)
 724                         break;
 725         }
 726         if (e == NULL) {
 727                 kprintf("LAPIC: Can't find LAPIC\n");
 728                 return ENXIO;
 729         }
 730
 731         e->lapic_enumerate(e);
 732
 733         ap_max = MAXCPU - 1;
 734         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 735         if (ap_max > MAXCPU - 1)
 736                 ap_max = MAXCPU - 1;
 737
 738         if (mp_naps > ap_max) {
 739                 kprintf("LAPIC: Warning use only %d out of %d "
 740                         "available APs\n",
 741                         ap_max, mp_naps);
 742                 mp_naps = ap_max;
 743         }
 744
 745         if ((cpu_feature2 & CPUID2_VMM) && mp_naps == 0) {
 746                 /*
 747                  * XXX
 748                  * Special hack for vmware.  It looks like that
 749                  * if only one CPU is configured (mp_naps == 0)
 750                  * in vmware (cpu_feature2 & CPUID2_VMM),
 751                  * then LAPIC will not work at all.
 752                  */
 753                 kprintf("LAPIC: single CPU virtual machine detected, "
 754                         "disable LAPIC\n");
 755                 return ENXIO;
 756         }
 757         return 0;
 758 }
 759
 760 void
 761 lapic_enumerator_register(struct lapic_enumerator *ne)
 762 {
 763         struct lapic_enumerator *e;
 764
 765         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 766                 if (e->lapic_prio < ne->lapic_prio) {
 767                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 768                         return;
 769                 }
 770         }
 771         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 772 }
 773
 774 void
 775 lapic_set_cpuid(int cpu_id, int apic_id)
 776 {
 777         CPUID_TO_APICID(cpu_id) = apic_id;
 778         APICID_TO_CPUID(apic_id) = cpu_id;
 779 }
 780
 781 void
 782 lapic_fixup_noioapic(void)
 783 {
 784         u_int   temp;
 785
 786         /* Only allowed on BSP */
 787         KKASSERT(mycpuid == 0);
 788         KKASSERT(!apic_io_enable);
 789
 790         temp = lapic->lvt_lint0;
 791         temp &= ~APIC_LVT_MASKED;
 792         lapic->lvt_lint0 = temp;
 793
 794         temp = lapic->lvt_lint1;
 795         temp |= APIC_LVT_MASKED;
 796         lapic->lvt_lint1 = temp;
 797 }