sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine_base/apic/mpapic.h>
  34 #include <machine/segments.h>
  35 #include <sys/thread2.h>
  36
  37 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  38
  39 /* EISA Edge/Level trigger control registers */
  40 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  41 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  42
  43 static void     lapic_timer_calibrate(void);
  44
  45 /*
  46  * pointers to pmapped apic hardware.
  47  */
  48
  49 volatile ioapic_t       **ioapic;
  50
  51 /*
  52  * Enable APIC, configure interrupts.
  53  */
  54 void
  55 apic_initialize(boolean_t bsp)
  56 {
  57         u_int   temp;
  58
  59         /*
  60          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  61          * aggregate interrupt input from the 8259.  The INTA cycle
  62          * will be routed to the external controller (the 8259) which
  63          * is expected to supply the vector.
  64          *
  65          * Must be setup edge triggered, active high.
  66          *
  67          * Disable LVT1 on the APs.  It doesn't matter what delivery
  68          * mode we use because we leave it masked.
  69          */
  70         temp = lapic.lvt_lint0;
  71         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  72                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  73         if (mycpu->gd_cpuid == 0)
  74                 temp |= APIC_LVT_DM_EXTINT;
  75         else
  76                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
  77         lapic.lvt_lint0 = temp;
  78
  79         /*
  80          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
  81          */
  82         temp = lapic.lvt_lint1;
  83         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  84                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  85         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
  86         lapic.lvt_lint1 = temp;
  87
  88         /*
  89          * Mask the apic error interrupt, apic performance counter
  90          * interrupt, and the apic timer interrupt.
  91          */
  92         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
  93         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
  94         lapic.lvt_timer = lapic.lvt_timer | APIC_LVT_MASKED;
  95
  96         /*
  97          * Set the Task Priority Register as needed.   At the moment allow
  98          * interrupts on all cpus (the APs will remain CLId until they are
  99          * ready to deal).  We could disable all but IPIs by setting
 100          * temp |= TPR_IPI_ONLY for cpu != 0.
 101          */
 102         temp = lapic.tpr;
 103         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 104 #ifndef APIC_IO
 105         /*
 106          * If we are NOT running the IO APICs, the LAPIC will only be used
 107          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 108          */
 109         temp |= TPR_IPI_ONLY;
 110 #endif
 111
 112         lapic.tpr = temp;
 113
 114         /*
 115          * enable the local APIC
 116          */
 117         temp = lapic.svr;
 118         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 119         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 120
 121         /*
 122          * Set the spurious interrupt vector.  The low 4 bits of the vector
 123          * must be 1111.
 124          */
 125         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 126                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 127         temp &= ~APIC_SVR_VECTOR;
 128         temp |= XSPURIOUSINT_OFFSET;
 129
 130         lapic.svr = temp;
 131
 132         /*
 133          * Pump out a few EOIs to clean out interrupts that got through
 134          * before we were able to set the TPR.
 135          */
 136         lapic.eoi = 0;
 137         lapic.eoi = 0;
 138         lapic.eoi = 0;
 139
 140         if (bsp)
 141                 lapic_timer_calibrate();
 142
 143         if (bootverbose)
 144                 apic_dump("apic_initialize()");
 145 }
 146
 147
 148 static sysclock_t       lapic_timer_freq;
 149 static int              lapic_timer_divisor_idx = -1;
 150 static const uint32_t   lapic_timer_divisors[] = {
 151         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
 152         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
 153 };
 154 #define APIC_TIMER_NDIVISORS \
 155         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
 156
 157 static void
 158 lapic_timer_set_divisor(int divisor_idx)
 159 {
 160         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 161         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 162 }
 163
 164 static void
 165 lapic_timer_oneshot(u_int count)
 166 {
 167         uint32_t value;
 168
 169         value = lapic.lvt_timer;
 170         value &= ~APIC_LVTT_PERIODIC;
 171         lapic.lvt_timer = value;
 172         lapic.icr_timer = count;
 173 }
 174
 175 static void
 176 lapic_timer_calibrate(void)
 177 {
 178         sysclock_t value;
 179
 180         /* Try to calibrate the local APIC timer. */
 181         for (lapic_timer_divisor_idx = 0;
 182              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 183              lapic_timer_divisor_idx++) {
 184                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 185                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 186                 DELAY(2000000);
 187                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 188                 if (value != APIC_TIMER_MAX_COUNT)
 189                         break;
 190         }
 191         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 192                 panic("lapic: no proper timer divisor?!\n");
 193         lapic_timer_freq = value / 2;
 194
 195         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 196                 lapic_timer_divisor_idx, lapic_timer_freq);
 197 }
 198
 199
 200 /*
 201  * dump contents of local APIC registers
 202  */
 203 void
 204 apic_dump(char* str)
 205 {
 206         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 207         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 208                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 209 }
 210
 211
 212 #if defined(APIC_IO)
 213
 214 /*
 215  * IO APIC code,
 216  */
 217
 218 #define IOAPIC_ISA_INTS         16
 219 #define REDIRCNT_IOAPIC(A) \
 220             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 221
 222 static int trigger (int apic, int pin, u_int32_t * flags);
 223 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 224
 225 #define DEFAULT_FLAGS           \
 226         ((u_int32_t)            \
 227          (IOART_INTMSET |       \
 228           IOART_DESTPHY |       \
 229           IOART_DELLOPRI))
 230
 231 #define DEFAULT_ISA_FLAGS       \
 232         ((u_int32_t)            \
 233          (IOART_INTMSET |       \
 234           IOART_TRGREDG |       \
 235           IOART_INTAHI |        \
 236           IOART_DESTPHY |       \
 237           IOART_DELLOPRI))
 238
 239 void
 240 io_apic_set_id(int apic, int id)
 241 {
 242         u_int32_t ux;
 243
 244         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 245         if (((ux & APIC_ID_MASK) >> 24) != id) {
 246                 kprintf("Changing APIC ID for IO APIC #%d"
 247                        " from %d to %d on chip\n",
 248                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 249                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 250                 ux |= (id << 24);
 251                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 252                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 253                 if (((ux & APIC_ID_MASK) >> 24) != id)
 254                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 255                               apic, ux);
 256         }
 257 }
 258
 259
 260 int
 261 io_apic_get_id(int apic)
 262 {
 263   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 264 }
 265
 266
 267
 268 /*
 269  * Setup the IO APIC.
 270  */
 271
 272 extern int      apic_pin_trigger;       /* 'opaque' */
 273
 274 void
 275 io_apic_setup_intpin(int apic, int pin)
 276 {
 277         int bus, bustype, irq;
 278         u_char          select;         /* the select register is 8 bits */
 279         u_int32_t       flags;          /* the window register is 32 bits */
 280         u_int32_t       target;         /* the window register is 32 bits */
 281         u_int32_t       vector;         /* the window register is 32 bits */
 282         int             level;
 283
 284         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 285
 286         /*
 287          * Always clear an IO APIC pin before [re]programming it.  This is
 288          * particularly important if the pin is set up for a level interrupt
 289          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 290          * vector any EOI from pending ints on this pin could be lost and
 291          * IRR might never get reset.
 292          *
 293          * To fix this problem, clear the vector and make sure it is
 294          * programmed as an edge interrupt.  This should theoretically
 295          * clear IRR so we can later, safely program it as a level
 296          * interrupt.
 297          */
 298         imen_lock();
 299
 300         flags = io_apic_read(apic, select) & IOART_RESV;
 301         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 302         flags |= IOART_DESTPHY | IOART_DELFIXED;
 303
 304         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 305         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 306
 307         vector = 0;
 308
 309         io_apic_write(apic, select, flags | vector);
 310         io_apic_write(apic, select + 1, target);
 311
 312         imen_unlock();
 313
 314         /*
 315          * We only deal with vectored interrupts here.  ? documentation is
 316          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 317          * vs ExTINT, etc.
 318          *
 319          * This test also catches unconfigured pins.
 320          */
 321         if (apic_int_type(apic, pin) != 0)
 322                 return;
 323
 324         /*
 325          * Leave the pin unprogrammed if it does not correspond to
 326          * an IRQ.
 327          */
 328         irq = apic_irq(apic, pin);
 329         if (irq < 0)
 330                 return;
 331
 332         /* determine the bus type for this pin */
 333         bus = apic_src_bus_id(apic, pin);
 334         if (bus < 0)
 335                 return;
 336         bustype = apic_bus_type(bus);
 337
 338         if ((bustype == ISA) &&
 339             (pin < IOAPIC_ISA_INTS) &&
 340             (irq == pin) &&
 341             (apic_polarity(apic, pin) == 0x1) &&
 342             (apic_trigger(apic, pin) == 0x3)) {
 343                 /*
 344                  * A broken BIOS might describe some ISA
 345                  * interrupts as active-high level-triggered.
 346                  * Use default ISA flags for those interrupts.
 347                  */
 348                 flags = DEFAULT_ISA_FLAGS;
 349         } else {
 350                 /*
 351                  * Program polarity and trigger mode according to
 352                  * interrupt entry.
 353                  */
 354                 flags = DEFAULT_FLAGS;
 355                 level = trigger(apic, pin, &flags);
 356                 if (level == 1)
 357                         apic_pin_trigger |= (1 << irq);
 358                 polarity(apic, pin, &flags, level);
 359         }
 360
 361         if (bootverbose) {
 362                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 363                        apic, pin, irq);
 364         }
 365
 366         /*
 367          * Program the appropriate registers.  This routing may be
 368          * overridden when an interrupt handler for a device is
 369          * actually added (see register_int(), which calls through
 370          * the MACHINTR ABI to set up an interrupt handler/vector).
 371          *
 372          * The order in which we must program the two registers for
 373          * safety is unclear! XXX
 374          */
 375         imen_lock();
 376
 377         vector = IDT_OFFSET + irq;                      /* IDT vec */
 378         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 379         target |= IOART_HI_DEST_BROADCAST;
 380         flags |= io_apic_read(apic, select) & IOART_RESV;
 381         io_apic_write(apic, select, flags | vector);
 382         io_apic_write(apic, select + 1, target);
 383
 384         imen_unlock();
 385 }
 386
 387 int
 388 io_apic_setup(int apic)
 389 {
 390         int             maxpin;
 391         int             pin;
 392
 393         if (apic == 0)
 394                 apic_pin_trigger = 0;   /* default to edge-triggered */
 395
 396         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 397         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 398
 399         for (pin = 0; pin < maxpin; ++pin) {
 400                 io_apic_setup_intpin(apic, pin);
 401         }
 402         while (pin < 32) {
 403                 if (apic_int_type(apic, pin) >= 0) {
 404                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 405                                 " cannot program!\n", apic, pin);
 406                 }
 407                 ++pin;
 408         }
 409
 410         /* return GOOD status */
 411         return 0;
 412 }
 413 #undef DEFAULT_ISA_FLAGS
 414 #undef DEFAULT_FLAGS
 415
 416
 417 #define DEFAULT_EXTINT_FLAGS    \
 418         ((u_int32_t)            \
 419          (IOART_INTMSET |       \
 420           IOART_TRGREDG |       \
 421           IOART_INTAHI |        \
 422           IOART_DESTPHY |       \
 423           IOART_DELLOPRI))
 424
 425 /*
 426  * Setup the source of External INTerrupts.
 427  */
 428 int
 429 ext_int_setup(int apic, int intr)
 430 {
 431         u_char  select;         /* the select register is 8 bits */
 432         u_int32_t flags;        /* the window register is 32 bits */
 433         u_int32_t target;       /* the window register is 32 bits */
 434         u_int32_t vector;       /* the window register is 32 bits */
 435
 436         if (apic_int_type(apic, intr) != 3)
 437                 return -1;
 438
 439         target = IOART_HI_DEST_BROADCAST;
 440         select = IOAPIC_REDTBL0 + (2 * intr);
 441         vector = IDT_OFFSET + intr;
 442         flags = DEFAULT_EXTINT_FLAGS;
 443
 444         io_apic_write(apic, select, flags | vector);
 445         io_apic_write(apic, select + 1, target);
 446
 447         return 0;
 448 }
 449 #undef DEFAULT_EXTINT_FLAGS
 450
 451
 452 /*
 453  * Set the trigger level for an IO APIC pin.
 454  */
 455 static int
 456 trigger(int apic, int pin, u_int32_t * flags)
 457 {
 458         int     id;
 459         int     eirq;
 460         int     level;
 461         static int intcontrol = -1;
 462
 463         switch (apic_trigger(apic, pin)) {
 464
 465         case 0x00:
 466                 break;
 467
 468         case 0x01:
 469                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 470                 return 0;
 471
 472         case 0x03:
 473                 *flags |= IOART_TRGRLVL;
 474                 return 1;
 475
 476         case -1:
 477         default:
 478                 goto bad;
 479         }
 480
 481         if ((id = apic_src_bus_id(apic, pin)) == -1)
 482                 goto bad;
 483
 484         switch (apic_bus_type(id)) {
 485         case ISA:
 486                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 487                 return 0;
 488
 489         case EISA:
 490                 eirq = apic_src_bus_irq(apic, pin);
 491
 492                 if (eirq < 0 || eirq > 15) {
 493                         kprintf("EISA IRQ %d?!?!\n", eirq);
 494                         goto bad;
 495                 }
 496
 497                 if (intcontrol == -1) {
 498                         intcontrol = inb(ELCR1) << 8;
 499                         intcontrol |= inb(ELCR0);
 500                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 501                 }
 502
 503                 /* Use ELCR settings to determine level or edge mode */
 504                 level = (intcontrol >> eirq) & 1;
 505
 506                 /*
 507                  * Note that on older Neptune chipset based systems, any
 508                  * pci interrupts often show up here and in the ELCR as well
 509                  * as level sensitive interrupts attributed to the EISA bus.
 510                  */
 511
 512                 if (level)
 513                         *flags |= IOART_TRGRLVL;
 514                 else
 515                         *flags &= ~IOART_TRGRLVL;
 516
 517                 return level;
 518
 519         case PCI:
 520                 *flags |= IOART_TRGRLVL;
 521                 return 1;
 522
 523         case -1:
 524         default:
 525                 goto bad;
 526         }
 527
 528 bad:
 529         panic("bad APIC IO INT flags");
 530 }
 531
 532
 533 /*
 534  * Set the polarity value for an IO APIC pin.
 535  */
 536 static void
 537 polarity(int apic, int pin, u_int32_t * flags, int level)
 538 {
 539         int     id;
 540
 541         switch (apic_polarity(apic, pin)) {
 542
 543         case 0x00:
 544                 break;
 545
 546         case 0x01:
 547                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 548                 return;
 549
 550         case 0x03:
 551                 *flags |= IOART_INTALO;
 552                 return;
 553
 554         case -1:
 555         default:
 556                 goto bad;
 557         }
 558
 559         if ((id = apic_src_bus_id(apic, pin)) == -1)
 560                 goto bad;
 561
 562         switch (apic_bus_type(id)) {
 563         case ISA:
 564                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 565                 return;
 566
 567         case EISA:
 568                 /* polarity converter always gives active high */
 569                 *flags &= ~IOART_INTALO;
 570                 return;
 571
 572         case PCI:
 573                 *flags |= IOART_INTALO;
 574                 return;
 575
 576         case -1:
 577         default:
 578                 goto bad;
 579         }
 580
 581 bad:
 582         panic("bad APIC IO INT flags");
 583 }
 584
 585
 586 /*
 587  * Print contents of apic_imen.
 588  */
 589 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 590 void
 591 imen_dump(void)
 592 {
 593         int x;
 594
 595         kprintf("SMP: enabled INTs: ");
 596         for (x = 0; x < 24; ++x)
 597                 if ((apic_imen & (1 << x)) == 0)
 598                         kprintf("%d, ", x);
 599         kprintf("apic_imen: 0x%08x\n", apic_imen);
 600 }
 601
 602
 603 /*
 604  * Inter Processor Interrupt functions.
 605  */
 606
 607 #endif  /* APIC_IO */
 608
 609 /*
 610  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 611  *
 612  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 613  *  vector is any valid SYSTEM INT vector
 614  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 615  *
 616  * A backlog of requests can create a deadlock between cpus.  To avoid this
 617  * we have to be able to accept IPIs at the same time we are trying to send
 618  * them.  The critical section prevents us from attempting to send additional
 619  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 620  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 621  * to occur but fortunately it does not happen too often.
 622  */
 623 int
 624 apic_ipi(int dest_type, int vector, int delivery_mode)
 625 {
 626         u_long  icr_lo;
 627
 628         crit_enter();
 629         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 630             unsigned int eflags = read_eflags();
 631             cpu_enable_intr();
 632             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 633                 lwkt_process_ipiq();
 634             }
 635             write_eflags(eflags);
 636         }
 637
 638         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 639                 delivery_mode | vector;
 640         lapic.icr_lo = icr_lo;
 641         crit_exit();
 642         return 0;
 643 }
 644
 645 void
 646 single_apic_ipi(int cpu, int vector, int delivery_mode)
 647 {
 648         u_long  icr_lo;
 649         u_long  icr_hi;
 650
 651         crit_enter();
 652         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 653             unsigned int eflags = read_eflags();
 654             cpu_enable_intr();
 655             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 656                 lwkt_process_ipiq();
 657             }
 658             write_eflags(eflags);
 659         }
 660         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 661         icr_hi |= (CPU_TO_ID(cpu) << 24);
 662         lapic.icr_hi = icr_hi;
 663
 664         /* build ICR_LOW */
 665         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 666             | APIC_DEST_DESTFLD | delivery_mode | vector;
 667
 668         /* write APIC ICR */
 669         lapic.icr_lo = icr_lo;
 670         crit_exit();
 671 }
 672
 673 #if 0
 674
 675 /*
 676  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 677  *
 678  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 679  * to the target, and the scheduler does not 'poll' for IPI messages.
 680  */
 681 int
 682 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 683 {
 684         u_long  icr_lo;
 685         u_long  icr_hi;
 686
 687         crit_enter();
 688         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 689             crit_exit();
 690             return(0);
 691         }
 692         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 693         icr_hi |= (CPU_TO_ID(cpu) << 24);
 694         lapic.icr_hi = icr_hi;
 695
 696         /* build IRC_LOW */
 697         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 698             | APIC_DEST_DESTFLD | delivery_mode | vector;
 699
 700         /* write APIC ICR */
 701         lapic.icr_lo = icr_lo;
 702         crit_exit();
 703         return(1);
 704 }
 705
 706 #endif
 707
 708 /*
 709  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 710  *
 711  * target is a bitmask of destination cpus.  Vector is any
 712  * valid system INT vector.  Delivery mode may be either
 713  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 714  */
 715 void
 716 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 717 {
 718         crit_enter();
 719         while (target) {
 720                 int n = bsfl(target);
 721                 target &= ~(1 << n);
 722                 single_apic_ipi(n, vector, delivery_mode);
 723         }
 724         crit_exit();
 725 }
 726
 727 /*
 728  * Timer code, in development...
 729  *  - suggested by rgrimes@gndrsh.aac.dev.com
 730  */
 731
 732 /** XXX FIXME: temp hack till we can determin bus clock */
 733 #ifndef BUS_CLOCK
 734 #define BUS_CLOCK       66000000
 735 #define bus_clock()     66000000
 736 #endif
 737
 738 #if defined(READY)
 739 int acquire_apic_timer (void);
 740 int release_apic_timer (void);
 741
 742 /*
 743  * Acquire the APIC timer for exclusive use.
 744  */
 745 int
 746 acquire_apic_timer(void)
 747 {
 748 #if 1
 749         return 0;
 750 #else
 751         /** XXX FIXME: make this really do something */
 752         panic("APIC timer in use when attempting to acquire");
 753 #endif
 754 }
 755
 756
 757 /*
 758  * Return the APIC timer.
 759  */
 760 int
 761 release_apic_timer(void)
 762 {
 763 #if 1
 764         return 0;
 765 #else
 766         /** XXX FIXME: make this really do something */
 767         panic("APIC timer was already released");
 768 #endif
 769 }
 770 #endif  /* READY */
 771
 772
 773 /*
 774  * Load a 'downcount time' in uSeconds.
 775  */
 776 void
 777 set_apic_timer(int value)
 778 {
 779         u_long  lvtt;
 780         long    ticks_per_microsec;
 781
 782         /*
 783          * Calculate divisor and count from value:
 784          *
 785          *  timeBase == CPU bus clock divisor == [1,2,4,8,16,32,64,128]
 786          *  value == time in uS
 787          */
 788         lapic.dcr_timer = APIC_TDCR_1;
 789         ticks_per_microsec = bus_clock() / 1000000;
 790
 791         /* configure timer as one-shot */
 792         lvtt = lapic.lvt_timer;
 793         lvtt &= ~(APIC_LVTT_VECTOR | APIC_LVTT_DS);
 794         lvtt &= ~(APIC_LVTT_PERIODIC);
 795         lvtt |= APIC_LVTT_MASKED;               /* no INT, one-shot */
 796         lapic.lvt_timer = lvtt;
 797
 798         /* */
 799         lapic.icr_timer = value * ticks_per_microsec;
 800 }
 801
 802
 803 /*
 804  * Read remaining time in timer.
 805  */
 806 int
 807 read_apic_timer(void)
 808 {
 809 #if 0
 810         /** XXX FIXME: we need to return the actual remaining time,
 811          *         for now we just return the remaining count.
 812          */
 813 #else
 814         return lapic.ccr_timer;
 815 #endif
 816 }
 817
 818
 819 /*
 820  * Spin-style delay, set delay time in uS, spin till it drains.
 821  */
 822 void
 823 u_sleep(int count)
 824 {
 825         set_apic_timer(count);
 826         while (read_apic_timer())
 827                  /* spin */ ;
 828 }