sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine/specialreg.h>
  39 #include <machine_base/apic/lapic.h>
  40 #include <machine_base/apic/ioapic.h>
  41 #include <machine_base/apic/ioapic_abi.h>
  42 #include <machine_base/apic/apicvar.h>
  43 #include <machine_base/icu/icu_var.h>
  44 #include <machine/segments.h>
  45 #include <sys/thread2.h>
  46
  47 #include <machine/intr_machdep.h>
  48
  49 extern int naps;
  50
  51 volatile lapic_t        *lapic;
  52
  53 static void     lapic_timer_calibrate(void);
  54 static void     lapic_timer_set_divisor(int);
  55 static void     lapic_timer_fixup_handler(void *);
  56 static void     lapic_timer_restart_handler(void *);
  57
  58 void            lapic_timer_process(void);
  59 void            lapic_timer_process_frame(struct intrframe *);
  60
  61 static int      lapic_timer_enable = 1;
  62 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  63
  64 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  65 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  66 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  67 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  68
  69 static struct cputimer_intr lapic_cputimer_intr = {
  70         .freq = 0,
  71         .reload = lapic_timer_intr_reload,
  72         .enable = lapic_timer_intr_enable,
  73         .config = cputimer_intr_default_config,
  74         .restart = lapic_timer_intr_restart,
  75         .pmfixup = lapic_timer_intr_pmfixup,
  76         .initclock = cputimer_intr_default_initclock,
  77         .next = SLIST_ENTRY_INITIALIZER,
  78         .name = "lapic",
  79         .type = CPUTIMER_INTR_LAPIC,
  80         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  81         .caps = CPUTIMER_INTR_CAP_NONE
  82 };
  83
  84 static int              lapic_timer_divisor_idx = -1;
  85 static const uint32_t   lapic_timer_divisors[] = {
  86         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  87         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  88 };
  89 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  90
  91 /*
  92  * APIC ID <-> CPU ID mapping structures.
  93  */
  94 int     cpu_id_to_apic_id[NAPICID];
  95 int     apic_id_to_cpu_id[NAPICID];
  96 int     lapic_enable = 1;
  97
  98 /*
  99  * Enable LAPIC, configure interrupts.
 100  */
 101 void
 102 lapic_init(boolean_t bsp)
 103 {
 104         uint32_t timer;
 105         u_int   temp;
 106
 107         /*
 108          * Install vectors
 109          *
 110          * Since IDT is shared between BSP and APs, these vectors
 111          * only need to be installed once; we do it on BSP.
 112          */
 113         if (bsp) {
 114                 if (cpu_vendor_id == CPU_VENDOR_AMD &&
 115                     CPUID_TO_FAMILY(cpu_id) >= 0xf) {
 116                         uint32_t tcr;
 117
 118                         /*
 119                          * Set the LINTEN bit in the HyperTransport
 120                          * Transaction Control Register.
 121                          *
 122                          * This will cause EXTINT and NMI interrupts
 123                          * routed over the hypertransport bus to be
 124                          * fed into the LAPIC LINT0/LINT1.  If the bit
 125                          * isn't set, the interrupts will go to the
 126                          * general cpu INTR/NMI pins.  On a dual-core
 127                          * cpu the interrupt winds up going to BOTH cpus.
 128                          * The first cpu that does the interrupt ack
 129                          * cycle will get the correct interrupt.  The
 130                          * second cpu that does it will get a spurious
 131                          * interrupt vector (typically IRQ 7).
 132                          */
 133                         outl(0x0cf8,
 134                             (1 << 31) | /* enable */
 135                             (0 << 16) | /* bus */
 136                             (0x18 << 11) | /* dev (cpu + 0x18) */
 137                             (0 << 8) |  /* func */
 138                             0x68        /* reg */
 139                             );
 140                         tcr = inl(0xcfc);
 141                         if ((tcr & 0x00010000) == 0) {
 142                                 kprintf("LAPIC: AMD LINTEN on\n");
 143                                 outl(0xcfc, tcr|0x00010000);
 144                         }
 145                         outl(0x0cf8, 0);
 146                 }
 147
 148                 /* Install a 'Spurious INTerrupt' vector */
 149                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 150                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 151
 152                 /* Install a timer vector */
 153                 setidt(XTIMER_OFFSET, Xtimer,
 154                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 155
 156 #ifdef SMP
 157                 /* Install an inter-CPU IPI for TLB invalidation */
 158                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 159                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 160
 161                 /* Install an inter-CPU IPI for IPIQ messaging */
 162                 setidt(XIPIQ_OFFSET, Xipiq,
 163                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 164
 165                 /* Install an inter-CPU IPI for CPU stop/restart */
 166                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 167                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 168 #endif
 169         }
 170
 171         /*
 172          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 173          * aggregate interrupt input from the 8259.  The INTA cycle
 174          * will be routed to the external controller (the 8259) which
 175          * is expected to supply the vector.
 176          *
 177          * Must be setup edge triggered, active high.
 178          *
 179          * Disable LINT0 on BSP, if I/O APIC is enabled.
 180          *
 181          * Disable LINT0 on the APs.  It doesn't matter what delivery
 182          * mode we use because we leave it masked.
 183          */
 184         temp = lapic->lvt_lint0;
 185         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 186                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 187         if (bsp) {
 188                 temp |= APIC_LVT_DM_EXTINT;
 189                 if (ioapic_enable)
 190                         temp |= APIC_LVT_MASKED;
 191         } else {
 192                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 193         }
 194         lapic->lvt_lint0 = temp;
 195
 196         /*
 197          * Setup LINT1 as NMI.
 198          *
 199          * Must be setup edge trigger, active high.
 200          *
 201          * Enable LINT1 on BSP, if I/O APIC is enabled.
 202          *
 203          * Disable LINT1 on the APs.
 204          */
 205         temp = lapic->lvt_lint1;
 206         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 207                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 208         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 209         if (bsp && ioapic_enable)
 210                 temp &= ~APIC_LVT_MASKED;
 211         lapic->lvt_lint1 = temp;
 212
 213         /*
 214          * Mask the LAPIC error interrupt, LAPIC performance counter
 215          * interrupt.
 216          */
 217         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 218         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 219
 220         /*
 221          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 222          */
 223         timer = lapic->lvt_timer;
 224         timer &= ~APIC_LVTT_VECTOR;
 225         timer |= XTIMER_OFFSET;
 226         timer |= APIC_LVTT_MASKED;
 227         lapic->lvt_timer = timer;
 228
 229         /*
 230          * Set the Task Priority Register as needed.   At the moment allow
 231          * interrupts on all cpus (the APs will remain CLId until they are
 232          * ready to deal).
 233          */
 234         temp = lapic->tpr;
 235         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 236         lapic->tpr = temp;
 237
 238         /*
 239          * Enable the LAPIC
 240          */
 241         temp = lapic->svr;
 242         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 243         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 244
 245         /*
 246          * Set the spurious interrupt vector.  The low 4 bits of the vector
 247          * must be 1111.
 248          */
 249         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 250                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 251         temp &= ~APIC_SVR_VECTOR;
 252         temp |= XSPURIOUSINT_OFFSET;
 253
 254         lapic->svr = temp;
 255
 256         /*
 257          * Pump out a few EOIs to clean out interrupts that got through
 258          * before we were able to set the TPR.
 259          */
 260         lapic->eoi = 0;
 261         lapic->eoi = 0;
 262         lapic->eoi = 0;
 263
 264         if (bsp) {
 265                 lapic_timer_calibrate();
 266                 if (lapic_timer_enable) {
 267                         cputimer_intr_register(&lapic_cputimer_intr);
 268                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 269                 }
 270         } else {
 271                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 272         }
 273
 274         if (bootverbose)
 275                 apic_dump("apic_initialize()");
 276 }
 277
 278 static void
 279 lapic_timer_set_divisor(int divisor_idx)
 280 {
 281         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 282         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 283 }
 284
 285 static void
 286 lapic_timer_oneshot(u_int count)
 287 {
 288         uint32_t value;
 289
 290         value = lapic->lvt_timer;
 291         value &= ~APIC_LVTT_PERIODIC;
 292         lapic->lvt_timer = value;
 293         lapic->icr_timer = count;
 294 }
 295
 296 static void
 297 lapic_timer_oneshot_quick(u_int count)
 298 {
 299         lapic->icr_timer = count;
 300 }
 301
 302 static void
 303 lapic_timer_calibrate(void)
 304 {
 305         sysclock_t value;
 306
 307         /* Try to calibrate the local APIC timer. */
 308         for (lapic_timer_divisor_idx = 0;
 309              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 310              lapic_timer_divisor_idx++) {
 311                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 312                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 313                 DELAY(2000000);
 314                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 315                 if (value != APIC_TIMER_MAX_COUNT)
 316                         break;
 317         }
 318         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 319                 panic("lapic: no proper timer divisor?!\n");
 320         lapic_cputimer_intr.freq = value / 2;
 321
 322         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 323                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 324 }
 325
 326 static void
 327 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 328 {
 329         sysclock_t count;
 330
 331         gd->gd_timer_running = 0;
 332
 333         count = sys_cputimer->count();
 334         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 335                 systimer_intr(&count, 0, frame);
 336 }
 337
 338 void
 339 lapic_timer_process(void)
 340 {
 341         lapic_timer_process_oncpu(mycpu, NULL);
 342 }
 343
 344 void
 345 lapic_timer_process_frame(struct intrframe *frame)
 346 {
 347         lapic_timer_process_oncpu(mycpu, frame);
 348 }
 349
 350 static void
 351 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 352 {
 353         struct globaldata *gd = mycpu;
 354
 355         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 356         if (reload < 2)
 357                 reload = 2;
 358
 359         if (gd->gd_timer_running) {
 360                 if (reload < lapic->ccr_timer)
 361                         lapic_timer_oneshot_quick(reload);
 362         } else {
 363                 gd->gd_timer_running = 1;
 364                 lapic_timer_oneshot_quick(reload);
 365         }
 366 }
 367
 368 static void
 369 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 370 {
 371         uint32_t timer;
 372
 373         timer = lapic->lvt_timer;
 374         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 375         lapic->lvt_timer = timer;
 376
 377         lapic_timer_fixup_handler(NULL);
 378 }
 379
 380 static void
 381 lapic_timer_fixup_handler(void *arg)
 382 {
 383         int *started = arg;
 384
 385         if (started != NULL)
 386                 *started = 0;
 387
 388         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 389                 /*
 390                  * Detect the presence of C1E capability mostly on latest
 391                  * dual-cores (or future) k8 family.  This feature renders
 392                  * the local APIC timer dead, so we disable it by reading
 393                  * the Interrupt Pending Message register and clearing both
 394                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 395                  *
 396                  * Reference:
 397                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 398                  *    Family 0Fh Processors"
 399                  *   #32559 revision 3.00
 400                  */
 401                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 402                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 403                         uint64_t msr;
 404
 405                         msr = rdmsr(0xc0010055);
 406                         if (msr & 0x18000000) {
 407                                 struct globaldata *gd = mycpu;
 408
 409                                 kprintf("cpu%d: AMD C1E detected\n",
 410                                         gd->gd_cpuid);
 411                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 412
 413                                 /*
 414                                  * We are kinda stalled;
 415                                  * kick start again.
 416                                  */
 417                                 gd->gd_timer_running = 1;
 418                                 lapic_timer_oneshot_quick(2);
 419
 420                                 if (started != NULL)
 421                                         *started = 1;
 422                         }
 423                 }
 424         }
 425 }
 426
 427 static void
 428 lapic_timer_restart_handler(void *dummy __unused)
 429 {
 430         int started;
 431
 432         lapic_timer_fixup_handler(&started);
 433         if (!started) {
 434                 struct globaldata *gd = mycpu;
 435
 436                 gd->gd_timer_running = 1;
 437                 lapic_timer_oneshot_quick(2);
 438         }
 439 }
 440
 441 /*
 442  * This function is called only by ACPI-CA code currently:
 443  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 444  *   module controls PM.  So once ACPI-CA is attached, we try
 445  *   to apply the fixup to prevent LAPIC timer from hanging.
 446  */
 447 static void
 448 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 449 {
 450 #ifdef SMP
 451         lwkt_send_ipiq_mask(smp_active_mask,
 452                             lapic_timer_fixup_handler, NULL);
 453 #else
 454         lapic_timer_fixup_handler(NULL);
 455 #endif
 456 }
 457
 458 static void
 459 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 460 {
 461 #ifdef SMP
 462         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 463 #else
 464         lapic_timer_restart_handler(NULL);
 465 #endif
 466 }
 467
 468
 469 /*
 470  * dump contents of local APIC registers
 471  */
 472 void
 473 apic_dump(char* str)
 474 {
 475         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 476         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 477                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 478 }
 479
 480 #ifdef SMP
 481
 482 /*
 483  * Inter Processor Interrupt functions.
 484  */
 485
 486 /*
 487  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 488  *
 489  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 490  *  vector is any valid SYSTEM INT vector
 491  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 492  *
 493  * A backlog of requests can create a deadlock between cpus.  To avoid this
 494  * we have to be able to accept IPIs at the same time we are trying to send
 495  * them.  The critical section prevents us from attempting to send additional
 496  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 497  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 498  * to occur but fortunately it does not happen too often.
 499  */
 500 int
 501 apic_ipi(int dest_type, int vector, int delivery_mode)
 502 {
 503         u_long  icr_lo;
 504
 505         crit_enter();
 506         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 507             unsigned int eflags = read_eflags();
 508             cpu_enable_intr();
 509             DEBUG_PUSH_INFO("apic_ipi");
 510             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 511                 lwkt_process_ipiq();
 512             }
 513             DEBUG_POP_INFO();
 514             write_eflags(eflags);
 515         }
 516
 517         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 518                 delivery_mode | vector;
 519         lapic->icr_lo = icr_lo;
 520         crit_exit();
 521         return 0;
 522 }
 523
 524 void
 525 single_apic_ipi(int cpu, int vector, int delivery_mode)
 526 {
 527         u_long  icr_lo;
 528         u_long  icr_hi;
 529
 530         crit_enter();
 531         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 532             unsigned int eflags = read_eflags();
 533             cpu_enable_intr();
 534             DEBUG_PUSH_INFO("single_apic_ipi");
 535             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 536                 lwkt_process_ipiq();
 537             }
 538             DEBUG_POP_INFO();
 539             write_eflags(eflags);
 540         }
 541         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 542         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 543         lapic->icr_hi = icr_hi;
 544
 545         /* build ICR_LOW */
 546         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 547             | APIC_DEST_DESTFLD | delivery_mode | vector;
 548
 549         /* write APIC ICR */
 550         lapic->icr_lo = icr_lo;
 551         crit_exit();
 552 }
 553
 554 #if 0
 555
 556 /*
 557  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 558  *
 559  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 560  * to the target, and the scheduler does not 'poll' for IPI messages.
 561  */
 562 int
 563 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 564 {
 565         u_long  icr_lo;
 566         u_long  icr_hi;
 567
 568         crit_enter();
 569         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 570             crit_exit();
 571             return(0);
 572         }
 573         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 574         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 575         lapic->icr_hi = icr_hi;
 576
 577         /* build IRC_LOW */
 578         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 579             | APIC_DEST_DESTFLD | delivery_mode | vector;
 580
 581         /* write APIC ICR */
 582         lapic->icr_lo = icr_lo;
 583         crit_exit();
 584         return(1);
 585 }
 586
 587 #endif
 588
 589 /*
 590  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 591  *
 592  * target is a bitmask of destination cpus.  Vector is any
 593  * valid system INT vector.  Delivery mode may be either
 594  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 595  */
 596 void
 597 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 598 {
 599         crit_enter();
 600         while (target) {
 601                 int n = BSFCPUMASK(target);
 602                 target &= ~CPUMASK(n);
 603                 single_apic_ipi(n, vector, delivery_mode);
 604         }
 605         crit_exit();
 606 }
 607
 608 #endif  /* SMP */
 609
 610 /*
 611  * Timer code, in development...
 612  *  - suggested by rgrimes@gndrsh.aac.dev.com
 613  */
 614 int
 615 get_apic_timer_frequency(void)
 616 {
 617         return(lapic_cputimer_intr.freq);
 618 }
 619
 620 /*
 621  * Load a 'downcount time' in uSeconds.
 622  */
 623 void
 624 set_apic_timer(int us)
 625 {
 626         u_int count;
 627
 628         /*
 629          * When we reach here, lapic timer's frequency
 630          * must have been calculated as well as the
 631          * divisor (lapic.dcr_timer is setup during the
 632          * divisor calculation).
 633          */
 634         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 635                  lapic_timer_divisor_idx >= 0);
 636
 637         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 638         lapic_timer_oneshot(count);
 639 }
 640
 641
 642 /*
 643  * Read remaining time in timer.
 644  */
 645 int
 646 read_apic_timer(void)
 647 {
 648 #if 0
 649         /** XXX FIXME: we need to return the actual remaining time,
 650          *         for now we just return the remaining count.
 651          */
 652 #else
 653         return lapic->ccr_timer;
 654 #endif
 655 }
 656
 657
 658 /*
 659  * Spin-style delay, set delay time in uS, spin till it drains.
 660  */
 661 void
 662 u_sleep(int count)
 663 {
 664         set_apic_timer(count);
 665         while (read_apic_timer())
 666                  /* spin */ ;
 667 }
 668
 669 int
 670 lapic_unused_apic_id(int start)
 671 {
 672         int i;
 673
 674         for (i = start; i < NAPICID; ++i) {
 675                 if (APICID_TO_CPUID(i) == -1)
 676                         return i;
 677         }
 678         return NAPICID;
 679 }
 680
 681 void
 682 lapic_map(vm_paddr_t lapic_addr)
 683 {
 684         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 685 }
 686
 687 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 688         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 689
 690 int
 691 lapic_config(void)
 692 {
 693         struct lapic_enumerator *e;
 694         int error, i, ap_max;
 695
 696         KKASSERT(lapic_enable);
 697
 698         for (i = 0; i < NAPICID; ++i)
 699                 APICID_TO_CPUID(i) = -1;
 700
 701         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 702                 error = e->lapic_probe(e);
 703                 if (!error)
 704                         break;
 705         }
 706         if (e == NULL) {
 707                 kprintf("LAPIC: Can't find LAPIC\n");
 708                 return ENXIO;
 709         }
 710
 711         e->lapic_enumerate(e);
 712
 713         ap_max = MAXCPU - 1;
 714         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 715         if (ap_max > MAXCPU - 1)
 716                 ap_max = MAXCPU - 1;
 717
 718         if (naps > ap_max) {
 719                 kprintf("LAPIC: Warning use only %d out of %d "
 720                         "available APs\n", ap_max, naps);
 721                 naps = ap_max;
 722         }
 723
 724         return 0;
 725 }
 726
 727 void
 728 lapic_enumerator_register(struct lapic_enumerator *ne)
 729 {
 730         struct lapic_enumerator *e;
 731
 732         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 733                 if (e->lapic_prio < ne->lapic_prio) {
 734                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 735                         return;
 736                 }
 737         }
 738         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 739 }
 740
 741 void
 742 lapic_set_cpuid(int cpu_id, int apic_id)
 743 {
 744         CPUID_TO_APICID(cpu_id) = apic_id;
 745         APICID_TO_CPUID(apic_id) = cpu_id;
 746 }
 747
 748 void
 749 lapic_fixup_noioapic(void)
 750 {
 751         u_int   temp;
 752
 753         /* Only allowed on BSP */
 754         KKASSERT(mycpuid == 0);
 755         KKASSERT(!ioapic_enable);
 756
 757         temp = lapic->lvt_lint0;
 758         temp &= ~APIC_LVT_MASKED;
 759         lapic->lvt_lint0 = temp;
 760
 761         temp = lapic->lvt_lint1;
 762         temp |= APIC_LVT_MASKED;
 763         lapic->lvt_lint1 = temp;
 764 }
 765
 766 static void
 767 lapic_sysinit(void *dummy __unused)
 768 {
 769         if (lapic_enable) {
 770                 int error;
 771
 772                 error = lapic_config();
 773                 if (error)
 774                         lapic_enable = 0;
 775         }
 776
 777         if (lapic_enable) {
 778                 /* Initialize BSP's local APIC */
 779                 lapic_init(TRUE);
 780         } else if (ioapic_enable) {
 781                 ioapic_enable = 0;
 782                 icu_reinit_noioapic();
 783         }
 784 }
 785 SYSINIT(lapic, SI_BOOT2_LAPIC, SI_ORDER_FIRST, lapic_sysinit, NULL)