sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine/cputypes.h>
  34 #include <machine/md_var.h>
  35 #include <machine/pmap.h>
  36 #include <machine_base/apic/mpapic.h>
  37 #include <machine/segments.h>
  38 #include <sys/thread2.h>
  39
  40 #include <machine/intr_machdep.h>
  41
  42 /* XXX */
  43 extern pt_entry_t *SMPpt;
  44
  45 /* EISA Edge/Level trigger control registers */
  46 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  47 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  48
  49 struct ioapic_info {
  50         int             io_idx;
  51         int             io_apic_id;
  52         void            *io_addr;
  53         int             io_npin;
  54         int             io_gsi_base;
  55
  56         TAILQ_ENTRY(ioapic_info) io_link;
  57 };
  58 TAILQ_HEAD(ioapic_info_list, ioapic_info);
  59
  60 struct ioapic_conf {
  61         struct ioapic_info_list ioc_list;
  62         int             ioc_intsrc[16]; /* XXX magic number */
  63 };
  64
  65 static void     lapic_timer_calibrate(void);
  66 static void     lapic_timer_set_divisor(int);
  67 static void     lapic_timer_fixup_handler(void *);
  68 static void     lapic_timer_restart_handler(void *);
  69
  70 void            lapic_timer_process(void);
  71 void            lapic_timer_process_frame(struct intrframe *);
  72
  73 static int      lapic_timer_enable = 1;
  74 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  75
  76 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  77 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  78 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  79 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  80
  81 static struct cputimer_intr lapic_cputimer_intr = {
  82         .freq = 0,
  83         .reload = lapic_timer_intr_reload,
  84         .enable = lapic_timer_intr_enable,
  85         .config = cputimer_intr_default_config,
  86         .restart = lapic_timer_intr_restart,
  87         .pmfixup = lapic_timer_intr_pmfixup,
  88         .initclock = cputimer_intr_default_initclock,
  89         .next = SLIST_ENTRY_INITIALIZER,
  90         .name = "lapic",
  91         .type = CPUTIMER_INTR_LAPIC,
  92         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  93         .caps = CPUTIMER_INTR_CAP_NONE
  94 };
  95
  96 /*
  97  * pointers to pmapped apic hardware.
  98  */
  99
 100 volatile ioapic_t       **ioapic;
 101
 102 static int              lapic_timer_divisor_idx = -1;
 103 static const uint32_t   lapic_timer_divisors[] = {
 104         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
 105         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
 106 };
 107 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
 108
 109 int                     lapic_id_max;
 110
 111 static struct ioapic_conf       ioapic_conf;
 112
 113 /*
 114  * Enable LAPIC, configure interrupts.
 115  */
 116 void
 117 apic_initialize(boolean_t bsp)
 118 {
 119         uint32_t timer;
 120         u_int   temp;
 121
 122         /*
 123          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 124          * aggregate interrupt input from the 8259.  The INTA cycle
 125          * will be routed to the external controller (the 8259) which
 126          * is expected to supply the vector.
 127          *
 128          * Must be setup edge triggered, active high.
 129          *
 130          * Disable LINT0 on the APs.  It doesn't matter what delivery
 131          * mode we use because we leave it masked.
 132          */
 133         temp = lapic.lvt_lint0;
 134         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 135                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 136         if (mycpu->gd_cpuid == 0)
 137                 temp |= APIC_LVT_DM_EXTINT;
 138         else
 139                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 140         lapic.lvt_lint0 = temp;
 141
 142         /*
 143          * Setup LINT1 as NMI, masked till later.
 144          * Edge trigger, active high.
 145          */
 146         temp = lapic.lvt_lint1;
 147         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 148                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 149         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 150         lapic.lvt_lint1 = temp;
 151
 152         /*
 153          * Mask the LAPIC error interrupt, LAPIC performance counter
 154          * interrupt.
 155          */
 156         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 157         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 158
 159         /*
 160          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 161          */
 162         timer = lapic.lvt_timer;
 163         timer &= ~APIC_LVTT_VECTOR;
 164         timer |= XTIMER_OFFSET;
 165         timer |= APIC_LVTT_MASKED;
 166         lapic.lvt_timer = timer;
 167
 168         /*
 169          * Set the Task Priority Register as needed.   At the moment allow
 170          * interrupts on all cpus (the APs will remain CLId until they are
 171          * ready to deal).  We could disable all but IPIs by setting
 172          * temp |= TPR_IPI for cpu != 0.
 173          */
 174         temp = lapic.tpr;
 175         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 176 #ifdef SMP /* APIC-IO */
 177 if (!apic_io_enable) {
 178 #endif
 179         /*
 180          * If we are NOT running the IO APICs, the LAPIC will only be used
 181          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 182          */
 183         temp |= TPR_IPI;
 184 #ifdef SMP /* APIC-IO */
 185 }
 186 #endif
 187
 188         lapic.tpr = temp;
 189
 190         /*
 191          * Enable the LAPIC
 192          */
 193         temp = lapic.svr;
 194         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 195         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 196
 197         /*
 198          * Set the spurious interrupt vector.  The low 4 bits of the vector
 199          * must be 1111.
 200          */
 201         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 202                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 203         temp &= ~APIC_SVR_VECTOR;
 204         temp |= XSPURIOUSINT_OFFSET;
 205
 206         lapic.svr = temp;
 207
 208         /*
 209          * Pump out a few EOIs to clean out interrupts that got through
 210          * before we were able to set the TPR.
 211          */
 212         lapic.eoi = 0;
 213         lapic.eoi = 0;
 214         lapic.eoi = 0;
 215
 216         if (bsp) {
 217                 lapic_timer_calibrate();
 218                 if (lapic_timer_enable) {
 219                         cputimer_intr_register(&lapic_cputimer_intr);
 220                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 221                 }
 222         } else {
 223                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 224         }
 225
 226         if (bootverbose)
 227                 apic_dump("apic_initialize()");
 228 }
 229
 230 static void
 231 lapic_timer_set_divisor(int divisor_idx)
 232 {
 233         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 234         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 235 }
 236
 237 static void
 238 lapic_timer_oneshot(u_int count)
 239 {
 240         uint32_t value;
 241
 242         value = lapic.lvt_timer;
 243         value &= ~APIC_LVTT_PERIODIC;
 244         lapic.lvt_timer = value;
 245         lapic.icr_timer = count;
 246 }
 247
 248 static void
 249 lapic_timer_oneshot_quick(u_int count)
 250 {
 251         lapic.icr_timer = count;
 252 }
 253
 254 static void
 255 lapic_timer_calibrate(void)
 256 {
 257         sysclock_t value;
 258
 259         /* Try to calibrate the local APIC timer. */
 260         for (lapic_timer_divisor_idx = 0;
 261              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 262              lapic_timer_divisor_idx++) {
 263                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 264                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 265                 DELAY(2000000);
 266                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 267                 if (value != APIC_TIMER_MAX_COUNT)
 268                         break;
 269         }
 270         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 271                 panic("lapic: no proper timer divisor?!\n");
 272         lapic_cputimer_intr.freq = value / 2;
 273
 274         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 275                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 276 }
 277
 278 static void
 279 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 280 {
 281         sysclock_t count;
 282
 283         gd->gd_timer_running = 0;
 284
 285         count = sys_cputimer->count();
 286         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 287                 systimer_intr(&count, 0, frame);
 288 }
 289
 290 void
 291 lapic_timer_process(void)
 292 {
 293         lapic_timer_process_oncpu(mycpu, NULL);
 294 }
 295
 296 void
 297 lapic_timer_process_frame(struct intrframe *frame)
 298 {
 299         lapic_timer_process_oncpu(mycpu, frame);
 300 }
 301
 302 static void
 303 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 304 {
 305         struct globaldata *gd = mycpu;
 306
 307         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 308         if (reload < 2)
 309                 reload = 2;
 310
 311         if (gd->gd_timer_running) {
 312                 if (reload < lapic.ccr_timer)
 313                         lapic_timer_oneshot_quick(reload);
 314         } else {
 315                 gd->gd_timer_running = 1;
 316                 lapic_timer_oneshot_quick(reload);
 317         }
 318 }
 319
 320 static void
 321 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 322 {
 323         uint32_t timer;
 324
 325         timer = lapic.lvt_timer;
 326         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 327         lapic.lvt_timer = timer;
 328
 329         lapic_timer_fixup_handler(NULL);
 330 }
 331
 332 static void
 333 lapic_timer_fixup_handler(void *arg)
 334 {
 335         int *started = arg;
 336
 337         if (started != NULL)
 338                 *started = 0;
 339
 340         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 341                 /*
 342                  * Detect the presence of C1E capability mostly on latest
 343                  * dual-cores (or future) k8 family.  This feature renders
 344                  * the local APIC timer dead, so we disable it by reading
 345                  * the Interrupt Pending Message register and clearing both
 346                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 347                  *
 348                  * Reference:
 349                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 350                  *    Family 0Fh Processors"
 351                  *   #32559 revision 3.00
 352                  */
 353                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 354                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 355                         uint64_t msr;
 356
 357                         msr = rdmsr(0xc0010055);
 358                         if (msr & 0x18000000) {
 359                                 struct globaldata *gd = mycpu;
 360
 361                                 kprintf("cpu%d: AMD C1E detected\n",
 362                                         gd->gd_cpuid);
 363                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 364
 365                                 /*
 366                                  * We are kinda stalled;
 367                                  * kick start again.
 368                                  */
 369                                 gd->gd_timer_running = 1;
 370                                 lapic_timer_oneshot_quick(2);
 371
 372                                 if (started != NULL)
 373                                         *started = 1;
 374                         }
 375                 }
 376         }
 377 }
 378
 379 static void
 380 lapic_timer_restart_handler(void *dummy __unused)
 381 {
 382         int started;
 383
 384         lapic_timer_fixup_handler(&started);
 385         if (!started) {
 386                 struct globaldata *gd = mycpu;
 387
 388                 gd->gd_timer_running = 1;
 389                 lapic_timer_oneshot_quick(2);
 390         }
 391 }
 392
 393 /*
 394  * This function is called only by ACPI-CA code currently:
 395  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 396  *   module controls PM.  So once ACPI-CA is attached, we try
 397  *   to apply the fixup to prevent LAPIC timer from hanging.
 398  */
 399 static void
 400 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 401 {
 402         lwkt_send_ipiq_mask(smp_active_mask,
 403                             lapic_timer_fixup_handler, NULL);
 404 }
 405
 406 static void
 407 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 408 {
 409         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 410 }
 411
 412
 413 /*
 414  * dump contents of local APIC registers
 415  */
 416 void
 417 apic_dump(char* str)
 418 {
 419         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 420         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 421                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 422 }
 423
 424
 425 #ifdef SMP /* APIC-IO */
 426
 427 /*
 428  * IO APIC code,
 429  */
 430
 431 #define IOAPIC_ISA_INTS         16
 432 #define REDIRCNT_IOAPIC(A) \
 433             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 434
 435 static int trigger (int apic, int pin, u_int32_t * flags);
 436 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 437
 438 #define DEFAULT_FLAGS           \
 439         ((u_int32_t)            \
 440          (IOART_INTMSET |       \
 441           IOART_DESTPHY |       \
 442           IOART_DELLOPRI))
 443
 444 #define DEFAULT_ISA_FLAGS       \
 445         ((u_int32_t)            \
 446          (IOART_INTMSET |       \
 447           IOART_TRGREDG |       \
 448           IOART_INTAHI |        \
 449           IOART_DESTPHY |       \
 450           IOART_DELLOPRI))
 451
 452 void
 453 io_apic_set_id(int apic, int id)
 454 {
 455         u_int32_t ux;
 456
 457         ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* get current contents */
 458         if (((ux & APIC_ID_MASK) >> 24) != id) {
 459                 kprintf("Changing APIC ID for IO APIC #%d"
 460                        " from %d to %d on chip\n",
 461                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 462                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 463                 ux |= (id << 24);
 464                 ioapic_write(ioapic[apic], IOAPIC_ID, ux);      /* write new value */
 465                 ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* re-read && test */
 466                 if (((ux & APIC_ID_MASK) >> 24) != id)
 467                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 468                               apic, ux);
 469         }
 470 }
 471
 472
 473 int
 474 io_apic_get_id(int apic)
 475 {
 476   return (ioapic_read(ioapic[apic], IOAPIC_ID) & APIC_ID_MASK) >> 24;
 477 }
 478
 479
 480
 481 /*
 482  * Setup the IO APIC.
 483  */
 484 void
 485 io_apic_setup_intpin(int apic, int pin)
 486 {
 487         int bus, bustype, irq;
 488         u_char          select;         /* the select register is 8 bits */
 489         u_int32_t       flags;          /* the window register is 32 bits */
 490         u_int32_t       target;         /* the window register is 32 bits */
 491         u_int32_t       vector;         /* the window register is 32 bits */
 492         int             level;
 493         int             cpuid;
 494         char            envpath[32];
 495
 496         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 497
 498         /*
 499          * Always clear an IO APIC pin before [re]programming it.  This is
 500          * particularly important if the pin is set up for a level interrupt
 501          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 502          * vector any EOI from pending ints on this pin could be lost and
 503          * IRR might never get reset.
 504          *
 505          * To fix this problem, clear the vector and make sure it is
 506          * programmed as an edge interrupt.  This should theoretically
 507          * clear IRR so we can later, safely program it as a level
 508          * interrupt.
 509          */
 510         imen_lock();
 511
 512         flags = ioapic_read(ioapic[apic], select) & IOART_RESV;
 513         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 514         flags |= IOART_DESTPHY | IOART_DELFIXED;
 515
 516         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 517         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 518
 519         vector = 0;
 520
 521         ioapic_write(ioapic[apic], select, flags | vector);
 522         ioapic_write(ioapic[apic], select + 1, target);
 523
 524         imen_unlock();
 525
 526         /*
 527          * We only deal with vectored interrupts here.  ? documentation is
 528          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 529          * vs ExTINT, etc.
 530          *
 531          * This test also catches unconfigured pins.
 532          */
 533         if (apic_int_type(apic, pin) != 0)
 534                 return;
 535
 536         /*
 537          * Leave the pin unprogrammed if it does not correspond to
 538          * an IRQ.
 539          */
 540         irq = apic_irq(apic, pin);
 541         if (irq < 0)
 542                 return;
 543
 544         /* determine the bus type for this pin */
 545         bus = apic_src_bus_id(apic, pin);
 546         if (bus < 0)
 547                 return;
 548         bustype = apic_bus_type(bus);
 549
 550         if ((bustype == ISA) &&
 551             (pin < IOAPIC_ISA_INTS) &&
 552             (irq == pin) &&
 553             (apic_polarity(apic, pin) == 0x1) &&
 554             (apic_trigger(apic, pin) == 0x3)) {
 555                 /*
 556                  * A broken BIOS might describe some ISA
 557                  * interrupts as active-high level-triggered.
 558                  * Use default ISA flags for those interrupts.
 559                  */
 560                 flags = DEFAULT_ISA_FLAGS;
 561         } else {
 562                 /*
 563                  * Program polarity and trigger mode according to
 564                  * interrupt entry.
 565                  */
 566                 flags = DEFAULT_FLAGS;
 567                 level = trigger(apic, pin, &flags);
 568                 if (level == 1)
 569                         int_to_apicintpin[irq].flags |= IOAPIC_IM_FLAG_LEVEL;
 570                 polarity(apic, pin, &flags, level);
 571         }
 572
 573         cpuid = 0;
 574         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 575         kgetenv_int(envpath, &cpuid);
 576
 577         /* ncpus may not be available yet */
 578         if (cpuid > mp_naps)
 579                 cpuid = 0;
 580
 581         if (bootverbose) {
 582                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 583                        apic, pin, irq, cpuid);
 584         }
 585
 586         /*
 587          * Program the appropriate registers.  This routing may be
 588          * overridden when an interrupt handler for a device is
 589          * actually added (see register_int(), which calls through
 590          * the MACHINTR ABI to set up an interrupt handler/vector).
 591          *
 592          * The order in which we must program the two registers for
 593          * safety is unclear! XXX
 594          */
 595         imen_lock();
 596
 597         vector = IDT_OFFSET + irq;                      /* IDT vec */
 598         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 599         /* Deliver all interrupts to CPU0 (BSP) */
 600         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 601                   IOART_HI_DEST_MASK;
 602         flags |= ioapic_read(ioapic[apic], select) & IOART_RESV;
 603         ioapic_write(ioapic[apic], select, flags | vector);
 604         ioapic_write(ioapic[apic], select + 1, target);
 605
 606         imen_unlock();
 607 }
 608
 609 int
 610 io_apic_setup(int apic)
 611 {
 612         int             maxpin;
 613         int             pin;
 614
 615         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 616         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 617
 618         for (pin = 0; pin < maxpin; ++pin) {
 619                 io_apic_setup_intpin(apic, pin);
 620         }
 621         while (pin < 32) {
 622                 if (apic_int_type(apic, pin) >= 0) {
 623                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 624                                 " cannot program!\n", apic, pin);
 625                 }
 626                 ++pin;
 627         }
 628
 629         /* return GOOD status */
 630         return 0;
 631 }
 632 #undef DEFAULT_ISA_FLAGS
 633 #undef DEFAULT_FLAGS
 634
 635
 636 #define DEFAULT_EXTINT_FLAGS    \
 637         ((u_int32_t)            \
 638          (IOART_INTMSET |       \
 639           IOART_TRGREDG |       \
 640           IOART_INTAHI |        \
 641           IOART_DESTPHY |       \
 642           IOART_DELLOPRI))
 643
 644 /*
 645  * XXX this function is only used by 8254 setup
 646  * Setup the source of External INTerrupts.
 647  */
 648 int
 649 ext_int_setup(int apic, int intr)
 650 {
 651         u_char  select;         /* the select register is 8 bits */
 652         u_int32_t flags;        /* the window register is 32 bits */
 653         u_int32_t target;       /* the window register is 32 bits */
 654         u_int32_t vector;       /* the window register is 32 bits */
 655         int cpuid;
 656         char envpath[32];
 657
 658         if (apic_int_type(apic, intr) != 3)
 659                 return -1;
 660
 661         cpuid = 0;
 662         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 663         kgetenv_int(envpath, &cpuid);
 664
 665         /* ncpus may not be available yet */
 666         if (cpuid > mp_naps)
 667                 cpuid = 0;
 668
 669         /* Deliver interrupts to CPU0 (BSP) */
 670         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 671                  IOART_HI_DEST_MASK;
 672         select = IOAPIC_REDTBL0 + (2 * intr);
 673         vector = IDT_OFFSET + intr;
 674         flags = DEFAULT_EXTINT_FLAGS;
 675
 676         ioapic_write(ioapic[apic], select, flags | vector);
 677         ioapic_write(ioapic[apic], select + 1, target);
 678
 679         return 0;
 680 }
 681 #undef DEFAULT_EXTINT_FLAGS
 682
 683
 684 /*
 685  * Set the trigger level for an IO APIC pin.
 686  */
 687 static int
 688 trigger(int apic, int pin, u_int32_t * flags)
 689 {
 690         int     id;
 691         int     eirq;
 692         int     level;
 693         static int intcontrol = -1;
 694
 695         switch (apic_trigger(apic, pin)) {
 696
 697         case 0x00:
 698                 break;
 699
 700         case 0x01:
 701                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 702                 return 0;
 703
 704         case 0x03:
 705                 *flags |= IOART_TRGRLVL;
 706                 return 1;
 707
 708         case -1:
 709         default:
 710                 goto bad;
 711         }
 712
 713         if ((id = apic_src_bus_id(apic, pin)) == -1)
 714                 goto bad;
 715
 716         switch (apic_bus_type(id)) {
 717         case ISA:
 718                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 719                 return 0;
 720
 721         case EISA:
 722                 eirq = apic_src_bus_irq(apic, pin);
 723
 724                 if (eirq < 0 || eirq > 15) {
 725                         kprintf("EISA IRQ %d?!?!\n", eirq);
 726                         goto bad;
 727                 }
 728
 729                 if (intcontrol == -1) {
 730                         intcontrol = inb(ELCR1) << 8;
 731                         intcontrol |= inb(ELCR0);
 732                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 733                 }
 734
 735                 /* Use ELCR settings to determine level or edge mode */
 736                 level = (intcontrol >> eirq) & 1;
 737
 738                 /*
 739                  * Note that on older Neptune chipset based systems, any
 740                  * pci interrupts often show up here and in the ELCR as well
 741                  * as level sensitive interrupts attributed to the EISA bus.
 742                  */
 743
 744                 if (level)
 745                         *flags |= IOART_TRGRLVL;
 746                 else
 747                         *flags &= ~IOART_TRGRLVL;
 748
 749                 return level;
 750
 751         case PCI:
 752                 *flags |= IOART_TRGRLVL;
 753                 return 1;
 754
 755         case -1:
 756         default:
 757                 goto bad;
 758         }
 759
 760 bad:
 761         panic("bad APIC IO INT flags");
 762 }
 763
 764
 765 /*
 766  * Set the polarity value for an IO APIC pin.
 767  */
 768 static void
 769 polarity(int apic, int pin, u_int32_t * flags, int level)
 770 {
 771         int     id;
 772
 773         switch (apic_polarity(apic, pin)) {
 774
 775         case 0x00:
 776                 break;
 777
 778         case 0x01:
 779                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 780                 return;
 781
 782         case 0x03:
 783                 *flags |= IOART_INTALO;
 784                 return;
 785
 786         case -1:
 787         default:
 788                 goto bad;
 789         }
 790
 791         if ((id = apic_src_bus_id(apic, pin)) == -1)
 792                 goto bad;
 793
 794         switch (apic_bus_type(id)) {
 795         case ISA:
 796                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 797                 return;
 798
 799         case EISA:
 800                 /* polarity converter always gives active high */
 801                 *flags &= ~IOART_INTALO;
 802                 return;
 803
 804         case PCI:
 805                 *flags |= IOART_INTALO;
 806                 return;
 807
 808         case -1:
 809         default:
 810                 goto bad;
 811         }
 812
 813 bad:
 814         panic("bad APIC IO INT flags");
 815 }
 816
 817
 818 /*
 819  * Print contents of unmasked IRQs.
 820  */
 821 void
 822 imen_dump(void)
 823 {
 824         int x;
 825
 826         kprintf("SMP: enabled INTs: ");
 827         for (x = 0; x < APIC_INTMAPSIZE; ++x) {
 828                 if ((int_to_apicintpin[x].flags & IOAPIC_IM_FLAG_MASKED) == 0)
 829                         kprintf("%d ", x);
 830         }
 831         kprintf("\n");
 832 }
 833
 834
 835 /*
 836  * Inter Processor Interrupt functions.
 837  */
 838
 839 #endif  /* SMP APIC-IO */
 840
 841 /*
 842  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 843  *
 844  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 845  *  vector is any valid SYSTEM INT vector
 846  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 847  *
 848  * A backlog of requests can create a deadlock between cpus.  To avoid this
 849  * we have to be able to accept IPIs at the same time we are trying to send
 850  * them.  The critical section prevents us from attempting to send additional
 851  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 852  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 853  * to occur but fortunately it does not happen too often.
 854  */
 855 int
 856 apic_ipi(int dest_type, int vector, int delivery_mode)
 857 {
 858         u_long  icr_lo;
 859
 860         crit_enter();
 861         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 862             unsigned int eflags = read_eflags();
 863             cpu_enable_intr();
 864             DEBUG_PUSH_INFO("apic_ipi");
 865             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 866                 lwkt_process_ipiq();
 867             }
 868             DEBUG_POP_INFO();
 869             write_eflags(eflags);
 870         }
 871
 872         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 873                 delivery_mode | vector;
 874         lapic.icr_lo = icr_lo;
 875         crit_exit();
 876         return 0;
 877 }
 878
 879 void
 880 single_apic_ipi(int cpu, int vector, int delivery_mode)
 881 {
 882         u_long  icr_lo;
 883         u_long  icr_hi;
 884
 885         crit_enter();
 886         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 887             unsigned int eflags = read_eflags();
 888             cpu_enable_intr();
 889             DEBUG_PUSH_INFO("single_apic_ipi");
 890             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 891                 lwkt_process_ipiq();
 892             }
 893             DEBUG_POP_INFO();
 894             write_eflags(eflags);
 895         }
 896         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 897         icr_hi |= (CPU_TO_ID(cpu) << 24);
 898         lapic.icr_hi = icr_hi;
 899
 900         /* build ICR_LOW */
 901         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 902             | APIC_DEST_DESTFLD | delivery_mode | vector;
 903
 904         /* write APIC ICR */
 905         lapic.icr_lo = icr_lo;
 906         crit_exit();
 907 }
 908
 909 #if 0
 910
 911 /*
 912  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 913  *
 914  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 915  * to the target, and the scheduler does not 'poll' for IPI messages.
 916  */
 917 int
 918 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 919 {
 920         u_long  icr_lo;
 921         u_long  icr_hi;
 922
 923         crit_enter();
 924         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 925             crit_exit();
 926             return(0);
 927         }
 928         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 929         icr_hi |= (CPU_TO_ID(cpu) << 24);
 930         lapic.icr_hi = icr_hi;
 931
 932         /* build IRC_LOW */
 933         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 934             | APIC_DEST_DESTFLD | delivery_mode | vector;
 935
 936         /* write APIC ICR */
 937         lapic.icr_lo = icr_lo;
 938         crit_exit();
 939         return(1);
 940 }
 941
 942 #endif
 943
 944 /*
 945  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 946  *
 947  * target is a bitmask of destination cpus.  Vector is any
 948  * valid system INT vector.  Delivery mode may be either
 949  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 950  */
 951 void
 952 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 953 {
 954         crit_enter();
 955         while (target) {
 956                 int n = BSFCPUMASK(target);
 957                 target &= ~CPUMASK(n);
 958                 single_apic_ipi(n, vector, delivery_mode);
 959         }
 960         crit_exit();
 961 }
 962
 963 /*
 964  * Timer code, in development...
 965  *  - suggested by rgrimes@gndrsh.aac.dev.com
 966  */
 967 int
 968 get_apic_timer_frequency(void)
 969 {
 970         return(lapic_cputimer_intr.freq);
 971 }
 972
 973 /*
 974  * Load a 'downcount time' in uSeconds.
 975  */
 976 void
 977 set_apic_timer(int us)
 978 {
 979         u_int count;
 980
 981         /*
 982          * When we reach here, lapic timer's frequency
 983          * must have been calculated as well as the
 984          * divisor (lapic.dcr_timer is setup during the
 985          * divisor calculation).
 986          */
 987         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 988                  lapic_timer_divisor_idx >= 0);
 989
 990         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 991         lapic_timer_oneshot(count);
 992 }
 993
 994
 995 /*
 996  * Read remaining time in timer.
 997  */
 998 int
 999 read_apic_timer(void)
1000 {
1001 #if 0
1002         /** XXX FIXME: we need to return the actual remaining time,
1003          *         for now we just return the remaining count.
1004          */
1005 #else
1006         return lapic.ccr_timer;
1007 #endif
1008 }
1009
1010
1011 /*
1012  * Spin-style delay, set delay time in uS, spin till it drains.
1013  */
1014 void
1015 u_sleep(int count)
1016 {
1017         set_apic_timer(count);
1018         while (read_apic_timer())
1019                  /* spin */ ;
1020 }
1021
1022 void
1023 lapic_map(vm_offset_t lapic_addr)
1024 {
1025         /* Local apic is mapped on last page */
1026         SMPpt[NPTEPG - 1] = (pt_entry_t)(PG_V | PG_RW | PG_N |
1027             pmap_get_pgeflag() | (lapic_addr & PG_FRAME));
1028
1029         kprintf("lapic: at %p\n", (void *)lapic_addr);
1030 }
1031
1032 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
1033         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
1034
1035 void
1036 lapic_config(void)
1037 {
1038         struct lapic_enumerator *e;
1039         int error;
1040
1041         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1042                 error = e->lapic_probe(e);
1043                 if (!error)
1044                         break;
1045         }
1046         if (e == NULL)
1047                 panic("can't config lapic\n");
1048
1049         e->lapic_enumerate(e);
1050 }
1051
1052 void
1053 lapic_enumerator_register(struct lapic_enumerator *ne)
1054 {
1055         struct lapic_enumerator *e;
1056
1057         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1058                 if (e->lapic_prio < ne->lapic_prio) {
1059                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
1060                         return;
1061                 }
1062         }
1063         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
1064 }
1065
1066 static TAILQ_HEAD(, ioapic_enumerator) ioapic_enumerators =
1067         TAILQ_HEAD_INITIALIZER(ioapic_enumerators);
1068
1069 void
1070 ioapic_config(void)
1071 {
1072         struct ioapic_enumerator *e;
1073         int error, i;
1074
1075         TAILQ_INIT(&ioapic_conf.ioc_list);
1076         /* XXX magic number */
1077         for (i = 0; i < 16; ++i)
1078                 ioapic_conf.ioc_intsrc[i] = -1;
1079
1080         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1081                 error = e->ioapic_probe(e);
1082                 if (!error)
1083                         break;
1084         }
1085         if (e == NULL) {
1086 #ifdef notyet
1087                 panic("can't config I/O APIC\n");
1088 #else
1089                 kprintf("no I/O APIC\n");
1090                 return;
1091 #endif
1092         }
1093
1094         e->ioapic_enumerate(e);
1095
1096         if (!ioapic_use_old) {
1097                 struct ioapic_info *info;
1098
1099                 i = 0;
1100                 TAILQ_FOREACH(info, &ioapic_conf.ioc_list, io_link) {
1101                         const struct ioapic_info *prev_info;
1102
1103                         info->io_idx = i++;
1104                         info->io_apic_id = info->io_idx + lapic_id_max + 1;
1105
1106                         /* TODO set apic id, config all pins */
1107
1108                         if (bootverbose) {
1109                                 kprintf("IOAPIC: idx %d, apic id %d, "
1110                                         "gsi base %d, npin %d\n",
1111                                         info->io_idx,
1112                                         info->io_apic_id,
1113                                         info->io_gsi_base,
1114                                         info->io_npin);
1115                         }
1116
1117                         /* Warning about possible GSI hole */
1118                         prev_info = TAILQ_PREV(info, ioapic_info_list, io_link);
1119                         if (prev_info != NULL) {
1120                                 if (info->io_gsi_base !=
1121                                 prev_info->io_gsi_base + prev_info->io_npin) {
1122                                         kprintf("IOAPIC: warning gsi hole "
1123                                                 "[%d, %d]\n",
1124                                                 prev_info->io_gsi_base +
1125                                                 prev_info->io_npin,
1126                                                 info->io_gsi_base - 1);
1127                                 }
1128                         }
1129                 }
1130                 panic("ioapic_config: new ioapic not working yet\n");
1131         }
1132 }
1133
1134 void
1135 ioapic_enumerator_register(struct ioapic_enumerator *ne)
1136 {
1137         struct ioapic_enumerator *e;
1138
1139         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1140                 if (e->ioapic_prio < ne->ioapic_prio) {
1141                         TAILQ_INSERT_BEFORE(e, ne, ioapic_link);
1142                         return;
1143                 }
1144         }
1145         TAILQ_INSERT_TAIL(&ioapic_enumerators, ne, ioapic_link);
1146 }
1147
1148 void
1149 ioapic_add(void *addr, int gsi_base, int npin)
1150 {
1151         struct ioapic_info *info, *ninfo;
1152         int gsi_end;
1153
1154         gsi_end = gsi_base + npin - 1;
1155         TAILQ_FOREACH(info, &ioapic_conf.ioc_list, io_link) {
1156                 if ((gsi_base >= info->io_gsi_base &&
1157                      gsi_base < info->io_gsi_base + info->io_npin) ||
1158                     (gsi_end >= info->io_gsi_base &&
1159                      gsi_end < info->io_gsi_base + info->io_npin)) {
1160                         panic("ioapic_add: overlapped gsi, base %d npin %d, "
1161                               "hit base %d, npin %d\n", gsi_base, npin,
1162                               info->io_gsi_base, info->io_npin);
1163                 }
1164                 if (info->io_addr == addr)
1165                         panic("ioapic_add: duplicated addr %p\n", addr);
1166         }
1167
1168         ninfo = kmalloc(sizeof(*ninfo), M_DEVBUF, M_WAITOK | M_ZERO);
1169         ninfo->io_addr = addr;
1170         ninfo->io_npin = npin;
1171         ninfo->io_gsi_base = gsi_base;
1172
1173         /*
1174          * Create IOAPIC list in ascending order of GSI base
1175          */
1176         TAILQ_FOREACH_REVERSE(info, &ioapic_conf.ioc_list,
1177             ioapic_info_list, io_link) {
1178                 if (ninfo->io_gsi_base > info->io_gsi_base) {
1179                         TAILQ_INSERT_AFTER(&ioapic_conf.ioc_list,
1180                             info, ninfo, io_link);
1181                         break;
1182                 }
1183         }
1184         if (info == NULL)
1185                 TAILQ_INSERT_HEAD(&ioapic_conf.ioc_list, ninfo, io_link);
1186 }
1187
1188 void
1189 ioapic_intsrc(int irq, int gsi)
1190 {
1191         KKASSERT(irq < 16);
1192         if (ioapic_conf.ioc_intsrc[irq] != -1 &&
1193             ioapic_conf.ioc_intsrc[irq] != gsi) {
1194                 kprintf("IOAPIC: warning intsrc irq %d, gsi %d -> gsi %d\n",
1195                         irq, ioapic_conf.ioc_intsrc[irq], gsi);
1196         }
1197         ioapic_conf.ioc_intsrc[irq] = gsi;
1198 }