sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.20 2006/12/23 00:27:03 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine_base/apic/mpapic.h>
  34 #include <machine/segments.h>
  35 #include <sys/thread2.h>
  36
  37 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  38
  39 /* EISA Edge/Level trigger control registers */
  40 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  41 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  42
  43 /*
  44  * pointers to pmapped apic hardware.
  45  */
  46
  47 volatile ioapic_t       **ioapic;
  48
  49 /*
  50  * Enable APIC, configure interrupts.
  51  */
  52 void
  53 apic_initialize(void)
  54 {
  55         u_int   temp;
  56
  57         /*
  58          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  59          * aggregate interrupt input from the 8259.  The INTA cycle
  60          * will be routed to the external controller (the 8259) which
  61          * is expected to supply the vector.
  62          *
  63          * Must be setup edge triggered, active high.
  64          *
  65          * Disable LVT1 on the APs.  It doesn't matter what delivery
  66          * mode we use because we leave it masked.
  67          */
  68         temp = lapic.lvt_lint0;
  69         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  70                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  71         if (mycpu->gd_cpuid == 0)
  72                 temp |= APIC_LVT_DM_EXTINT;
  73         else
  74                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
  75         lapic.lvt_lint0 = temp;
  76
  77         /*
  78          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
  79          */
  80         temp = lapic.lvt_lint1;
  81         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  82                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  83         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
  84         lapic.lvt_lint1 = temp;
  85
  86         /*
  87          * Mask the apic error interrupt, apic performance counter
  88          * interrupt, and the apic timer interrupt.
  89          */
  90         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
  91         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
  92         lapic.lvt_timer = lapic.lvt_timer | APIC_LVT_MASKED;
  93
  94         /*
  95          * Set the Task Priority Register as needed.   At the moment allow
  96          * interrupts on all cpus (the APs will remain CLId until they are
  97          * ready to deal).  We could disable all but IPIs by setting
  98          * temp |= TPR_IPI_ONLY for cpu != 0.
  99          */
 100         temp = lapic.tpr;
 101         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 102 #ifndef APIC_IO
 103         /*
 104          * If we are NOT running the IO APICs, the LAPIC will only be used
 105          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 106          */
 107         temp |= TPR_IPI_ONLY;
 108 #endif
 109
 110         lapic.tpr = temp;
 111
 112         /*
 113          * enable the local APIC
 114          */
 115         temp = lapic.svr;
 116         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 117         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 118
 119         /*
 120          * Set the spurious interrupt vector.  The low 4 bits of the vector
 121          * must be 1111.
 122          */
 123         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 124                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 125         temp &= ~APIC_SVR_VECTOR;
 126         temp |= XSPURIOUSINT_OFFSET;
 127
 128         lapic.svr = temp;
 129
 130         if (bootverbose)
 131                 apic_dump("apic_initialize()");
 132 }
 133
 134
 135 /*
 136  * dump contents of local APIC registers
 137  */
 138 void
 139 apic_dump(char* str)
 140 {
 141         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 142         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 143                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 144 }
 145
 146
 147 #if defined(APIC_IO)
 148
 149 /*
 150  * IO APIC code,
 151  */
 152
 153 #define IOAPIC_ISA_INTS         16
 154 #define REDIRCNT_IOAPIC(A) \
 155             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 156
 157 static int trigger (int apic, int pin, u_int32_t * flags);
 158 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 159
 160 #define DEFAULT_FLAGS           \
 161         ((u_int32_t)            \
 162          (IOART_INTMSET |       \
 163           IOART_DESTPHY |       \
 164           IOART_DELLOPRI))
 165
 166 #define DEFAULT_ISA_FLAGS       \
 167         ((u_int32_t)            \
 168          (IOART_INTMSET |       \
 169           IOART_TRGREDG |       \
 170           IOART_INTAHI |        \
 171           IOART_DESTPHY |       \
 172           IOART_DELLOPRI))
 173
 174 void
 175 io_apic_set_id(int apic, int id)
 176 {
 177         u_int32_t ux;
 178
 179         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 180         if (((ux & APIC_ID_MASK) >> 24) != id) {
 181                 kprintf("Changing APIC ID for IO APIC #%d"
 182                        " from %d to %d on chip\n",
 183                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 184                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 185                 ux |= (id << 24);
 186                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 187                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 188                 if (((ux & APIC_ID_MASK) >> 24) != id)
 189                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 190                               apic, ux);
 191         }
 192 }
 193
 194
 195 int
 196 io_apic_get_id(int apic)
 197 {
 198   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 199 }
 200
 201
 202
 203 /*
 204  * Setup the IO APIC.
 205  */
 206
 207 extern int      apic_pin_trigger;       /* 'opaque' */
 208
 209 void
 210 io_apic_setup_intpin(int apic, int pin)
 211 {
 212         int bus, bustype, irq;
 213         u_char          select;         /* the select register is 8 bits */
 214         u_int32_t       flags;          /* the window register is 32 bits */
 215         u_int32_t       target;         /* the window register is 32 bits */
 216         u_int32_t       vector;         /* the window register is 32 bits */
 217         int             level;
 218
 219         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 220
 221         /*
 222          * Always clear an IO APIC pin before [re]programming it.  This is
 223          * particularly important if the pin is set up for a level interrupt
 224          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 225          * vector any EOI from pending ints on this pin could be lost and
 226          * IRR might never get reset.
 227          *
 228          * To fix this problem, clear the vector and make sure it is
 229          * programmed as an edge interrupt.  This should theoretically
 230          * clear IRR so we can later, safely program it as a level
 231          * interrupt.
 232          */
 233         imen_lock();
 234
 235         flags = io_apic_read(apic, select) & IOART_RESV;
 236         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 237         flags |= IOART_DESTPHY | IOART_DELFIXED;
 238
 239         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 240         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 241
 242         vector = 0;
 243
 244         io_apic_write(apic, select, flags | vector);
 245         io_apic_write(apic, select + 1, target);
 246
 247         imen_unlock();
 248
 249         /*
 250          * We only deal with vectored interrupts here.  ? documentation is
 251          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 252          * vs ExTINT, etc.
 253          *
 254          * This test also catches unconfigured pins.
 255          */
 256         if (apic_int_type(apic, pin) != 0)
 257                 return;
 258
 259         /*
 260          * Leave the pin unprogrammed if it does not correspond to
 261          * an IRQ.
 262          */
 263         irq = apic_irq(apic, pin);
 264         if (irq < 0)
 265                 return;
 266
 267         /* determine the bus type for this pin */
 268         bus = apic_src_bus_id(apic, pin);
 269         if (bus < 0)
 270                 return;
 271         bustype = apic_bus_type(bus);
 272
 273         if ((bustype == ISA) &&
 274             (pin < IOAPIC_ISA_INTS) &&
 275             (irq == pin) &&
 276             (apic_polarity(apic, pin) == 0x1) &&
 277             (apic_trigger(apic, pin) == 0x3)) {
 278                 /*
 279                  * A broken BIOS might describe some ISA
 280                  * interrupts as active-high level-triggered.
 281                  * Use default ISA flags for those interrupts.
 282                  */
 283                 flags = DEFAULT_ISA_FLAGS;
 284         } else {
 285                 /*
 286                  * Program polarity and trigger mode according to
 287                  * interrupt entry.
 288                  */
 289                 flags = DEFAULT_FLAGS;
 290                 level = trigger(apic, pin, &flags);
 291                 if (level == 1)
 292                         apic_pin_trigger |= (1 << irq);
 293                 polarity(apic, pin, &flags, level);
 294         }
 295
 296         if (bootverbose) {
 297                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 298                        apic, pin, irq);
 299         }
 300
 301         /*
 302          * Program the appropriate registers.  This routing may be
 303          * overridden when an interrupt handler for a device is
 304          * actually added (see register_int(), which calls through
 305          * the MACHINTR ABI to set up an interrupt handler/vector).
 306          *
 307          * The order in which we must program the two registers for
 308          * safety is unclear! XXX
 309          */
 310         imen_lock();
 311
 312         vector = IDT_OFFSET + irq;                      /* IDT vec */
 313         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 314         target |= IOART_HI_DEST_BROADCAST;
 315         flags |= io_apic_read(apic, select) & IOART_RESV;
 316         io_apic_write(apic, select, flags | vector);
 317         io_apic_write(apic, select + 1, target);
 318
 319         imen_unlock();
 320 }
 321
 322 int
 323 io_apic_setup(int apic)
 324 {
 325         int             maxpin;
 326         int             pin;
 327
 328         if (apic == 0)
 329                 apic_pin_trigger = 0;   /* default to edge-triggered */
 330
 331         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 332         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 333
 334         for (pin = 0; pin < maxpin; ++pin) {
 335                 io_apic_setup_intpin(apic, pin);
 336         }
 337         while (pin < 32) {
 338                 if (apic_int_type(apic, pin) >= 0) {
 339                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 340                                 " cannot program!\n", apic, pin);
 341                 }
 342                 ++pin;
 343         }
 344
 345         /* return GOOD status */
 346         return 0;
 347 }
 348 #undef DEFAULT_ISA_FLAGS
 349 #undef DEFAULT_FLAGS
 350
 351
 352 #define DEFAULT_EXTINT_FLAGS    \
 353         ((u_int32_t)            \
 354          (IOART_INTMSET |       \
 355           IOART_TRGREDG |       \
 356           IOART_INTAHI |        \
 357           IOART_DESTPHY |       \
 358           IOART_DELLOPRI))
 359
 360 /*
 361  * Setup the source of External INTerrupts.
 362  */
 363 int
 364 ext_int_setup(int apic, int intr)
 365 {
 366         u_char  select;         /* the select register is 8 bits */
 367         u_int32_t flags;        /* the window register is 32 bits */
 368         u_int32_t target;       /* the window register is 32 bits */
 369         u_int32_t vector;       /* the window register is 32 bits */
 370
 371         if (apic_int_type(apic, intr) != 3)
 372                 return -1;
 373
 374         target = IOART_HI_DEST_BROADCAST;
 375         select = IOAPIC_REDTBL0 + (2 * intr);
 376         vector = IDT_OFFSET + intr;
 377         flags = DEFAULT_EXTINT_FLAGS;
 378
 379         io_apic_write(apic, select, flags | vector);
 380         io_apic_write(apic, select + 1, target);
 381
 382         return 0;
 383 }
 384 #undef DEFAULT_EXTINT_FLAGS
 385
 386
 387 /*
 388  * Set the trigger level for an IO APIC pin.
 389  */
 390 static int
 391 trigger(int apic, int pin, u_int32_t * flags)
 392 {
 393         int     id;
 394         int     eirq;
 395         int     level;
 396         static int intcontrol = -1;
 397
 398         switch (apic_trigger(apic, pin)) {
 399
 400         case 0x00:
 401                 break;
 402
 403         case 0x01:
 404                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 405                 return 0;
 406
 407         case 0x03:
 408                 *flags |= IOART_TRGRLVL;
 409                 return 1;
 410
 411         case -1:
 412         default:
 413                 goto bad;
 414         }
 415
 416         if ((id = apic_src_bus_id(apic, pin)) == -1)
 417                 goto bad;
 418
 419         switch (apic_bus_type(id)) {
 420         case ISA:
 421                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 422                 return 0;
 423
 424         case EISA:
 425                 eirq = apic_src_bus_irq(apic, pin);
 426
 427                 if (eirq < 0 || eirq > 15) {
 428                         kprintf("EISA IRQ %d?!?!\n", eirq);
 429                         goto bad;
 430                 }
 431
 432                 if (intcontrol == -1) {
 433                         intcontrol = inb(ELCR1) << 8;
 434                         intcontrol |= inb(ELCR0);
 435                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 436                 }
 437
 438                 /* Use ELCR settings to determine level or edge mode */
 439                 level = (intcontrol >> eirq) & 1;
 440
 441                 /*
 442                  * Note that on older Neptune chipset based systems, any
 443                  * pci interrupts often show up here and in the ELCR as well
 444                  * as level sensitive interrupts attributed to the EISA bus.
 445                  */
 446
 447                 if (level)
 448                         *flags |= IOART_TRGRLVL;
 449                 else
 450                         *flags &= ~IOART_TRGRLVL;
 451
 452                 return level;
 453
 454         case PCI:
 455                 *flags |= IOART_TRGRLVL;
 456                 return 1;
 457
 458         case -1:
 459         default:
 460                 goto bad;
 461         }
 462
 463 bad:
 464         panic("bad APIC IO INT flags");
 465 }
 466
 467
 468 /*
 469  * Set the polarity value for an IO APIC pin.
 470  */
 471 static void
 472 polarity(int apic, int pin, u_int32_t * flags, int level)
 473 {
 474         int     id;
 475
 476         switch (apic_polarity(apic, pin)) {
 477
 478         case 0x00:
 479                 break;
 480
 481         case 0x01:
 482                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 483                 return;
 484
 485         case 0x03:
 486                 *flags |= IOART_INTALO;
 487                 return;
 488
 489         case -1:
 490         default:
 491                 goto bad;
 492         }
 493
 494         if ((id = apic_src_bus_id(apic, pin)) == -1)
 495                 goto bad;
 496
 497         switch (apic_bus_type(id)) {
 498         case ISA:
 499                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 500                 return;
 501
 502         case EISA:
 503                 /* polarity converter always gives active high */
 504                 *flags &= ~IOART_INTALO;
 505                 return;
 506
 507         case PCI:
 508                 *flags |= IOART_INTALO;
 509                 return;
 510
 511         case -1:
 512         default:
 513                 goto bad;
 514         }
 515
 516 bad:
 517         panic("bad APIC IO INT flags");
 518 }
 519
 520
 521 /*
 522  * Print contents of apic_imen.
 523  */
 524 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 525 void
 526 imen_dump(void)
 527 {
 528         int x;
 529
 530         kprintf("SMP: enabled INTs: ");
 531         for (x = 0; x < 24; ++x)
 532                 if ((apic_imen & (1 << x)) == 0)
 533                         kprintf("%d, ", x);
 534         kprintf("apic_imen: 0x%08x\n", apic_imen);
 535 }
 536
 537
 538 /*
 539  * Inter Processor Interrupt functions.
 540  */
 541
 542 #endif  /* APIC_IO */
 543
 544 /*
 545  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 546  *
 547  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 548  *  vector is any valid SYSTEM INT vector
 549  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 550  *
 551  * A backlog of requests can create a deadlock between cpus.  To avoid this
 552  * we have to be able to accept IPIs at the same time we are trying to send
 553  * them.  The critical section prevents us from attempting to send additional
 554  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 555  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 556  * to occur but fortunately it does not happen too often.
 557  */
 558 int
 559 apic_ipi(int dest_type, int vector, int delivery_mode)
 560 {
 561         u_long  icr_lo;
 562
 563         crit_enter();
 564         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 565             unsigned int eflags = read_eflags();
 566             cpu_enable_intr();
 567             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 568                 lwkt_process_ipiq();
 569             }
 570             write_eflags(eflags);
 571         }
 572
 573         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 574                 delivery_mode | vector;
 575         lapic.icr_lo = icr_lo;
 576         crit_exit();
 577         return 0;
 578 }
 579
 580 void
 581 single_apic_ipi(int cpu, int vector, int delivery_mode)
 582 {
 583         u_long  icr_lo;
 584         u_long  icr_hi;
 585
 586         crit_enter();
 587         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 588             unsigned int eflags = read_eflags();
 589             cpu_enable_intr();
 590             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 591                 lwkt_process_ipiq();
 592             }
 593             write_eflags(eflags);
 594         }
 595         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 596         icr_hi |= (CPU_TO_ID(cpu) << 24);
 597         lapic.icr_hi = icr_hi;
 598
 599         /* build IRC_LOW */
 600         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 601             | APIC_DEST_DESTFLD | delivery_mode | vector;
 602
 603         /* write APIC ICR */
 604         lapic.icr_lo = icr_lo;
 605         crit_exit();
 606 }
 607
 608 #if 0
 609
 610 /*
 611  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 612  *
 613  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 614  * to the target, and the scheduler does not 'poll' for IPI messages.
 615  */
 616 int
 617 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 618 {
 619         u_long  icr_lo;
 620         u_long  icr_hi;
 621
 622         crit_enter();
 623         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 624             crit_exit();
 625             return(0);
 626         }
 627         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 628         icr_hi |= (CPU_TO_ID(cpu) << 24);
 629         lapic.icr_hi = icr_hi;
 630
 631         /* build IRC_LOW */
 632         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 633             | APIC_DEST_DESTFLD | delivery_mode | vector;
 634
 635         /* write APIC ICR */
 636         lapic.icr_lo = icr_lo;
 637         crit_exit();
 638         return(1);
 639 }
 640
 641 #endif
 642
 643 /*
 644  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 645  *
 646  * target is a bitmask of destination cpus.  Vector is any
 647  * valid system INT vector.  Delivery mode may be either
 648  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 649  */
 650 void
 651 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 652 {
 653         crit_enter();
 654         while (target) {
 655                 int n = bsfl(target);
 656                 target &= ~(1 << n);
 657                 single_apic_ipi(n, vector, delivery_mode);
 658         }
 659         crit_exit();
 660 }
 661
 662 /*
 663  * Timer code, in development...
 664  *  - suggested by rgrimes@gndrsh.aac.dev.com
 665  */
 666
 667 /** XXX FIXME: temp hack till we can determin bus clock */
 668 #ifndef BUS_CLOCK
 669 #define BUS_CLOCK       66000000
 670 #define bus_clock()     66000000
 671 #endif
 672
 673 #if defined(READY)
 674 int acquire_apic_timer (void);
 675 int release_apic_timer (void);
 676
 677 /*
 678  * Acquire the APIC timer for exclusive use.
 679  */
 680 int
 681 acquire_apic_timer(void)
 682 {
 683 #if 1
 684         return 0;
 685 #else
 686         /** XXX FIXME: make this really do something */
 687         panic("APIC timer in use when attempting to aquire");
 688 #endif
 689 }
 690
 691
 692 /*
 693  * Return the APIC timer.
 694  */
 695 int
 696 release_apic_timer(void)
 697 {
 698 #if 1
 699         return 0;
 700 #else
 701         /** XXX FIXME: make this really do something */
 702         panic("APIC timer was already released");
 703 #endif
 704 }
 705 #endif  /* READY */
 706
 707
 708 /*
 709  * Load a 'downcount time' in uSeconds.
 710  */
 711 void
 712 set_apic_timer(int value)
 713 {
 714         u_long  lvtt;
 715         long    ticks_per_microsec;
 716
 717         /*
 718          * Calculate divisor and count from value:
 719          *
 720          *  timeBase == CPU bus clock divisor == [1,2,4,8,16,32,64,128]
 721          *  value == time in uS
 722          */
 723         lapic.dcr_timer = APIC_TDCR_1;
 724         ticks_per_microsec = bus_clock() / 1000000;
 725
 726         /* configure timer as one-shot */
 727         lvtt = lapic.lvt_timer;
 728         lvtt &= ~(APIC_LVTT_VECTOR | APIC_LVTT_DS);
 729         lvtt &= ~(APIC_LVTT_PERIODIC);
 730         lvtt |= APIC_LVTT_MASKED;               /* no INT, one-shot */
 731         lapic.lvt_timer = lvtt;
 732
 733         /* */
 734         lapic.icr_timer = value * ticks_per_microsec;
 735 }
 736
 737
 738 /*
 739  * Read remaining time in timer.
 740  */
 741 int
 742 read_apic_timer(void)
 743 {
 744 #if 0
 745         /** XXX FIXME: we need to return the actual remaining time,
 746          *         for now we just return the remaining count.
 747          */
 748 #else
 749         return lapic.ccr_timer;
 750 #endif
 751 }
 752
 753
 754 /*
 755  * Spin-style delay, set delay time in uS, spin till it drains.
 756  */
 757 void
 758 u_sleep(int count)
 759 {
 760         set_apic_timer(count);
 761         while (read_apic_timer())
 762                  /* spin */ ;
 763 }