sys/dev/netif/ath/hal/ath_hal/ah.h

   1 /*
   2  * Copyright (c) 2002-2009 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2002-2008 Atheros Communications, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  *
  17  * $FreeBSD: head/sys/dev/ath/ath_hal/ah.h 203930 2010-02-15 17:49:49Z rpaulo $
  18  * $DragonFly$
  19  */
  20
  21 #ifndef _ATH_AH_H_
  22 #define _ATH_AH_H_
  23 /*
  24  * Atheros Hardware Access Layer
  25  *
  26  * Clients of the HAL call ath_hal_attach to obtain a reference to an ath_hal
  27  * structure for use with the device.  Hardware-related operations that
  28  * follow must call back into the HAL through interface, supplying the
  29  * reference as the first parameter.
  30  */
  31
  32 #include "ah_osdep.h"
  33
  34 /*
  35  * __ahdecl is analogous to _cdecl; it defines the calling
  36  * convention used within the HAL.  For most systems this
  37  * can just default to be empty and the compiler will (should)
  38  * use _cdecl.  For systems where _cdecl is not compatible this
  39  * must be defined.  See linux/ah_osdep.h for an example.
  40  */
  41 #ifndef __ahdecl
  42 #define __ahdecl
  43 #endif
  44
  45 /*
  46  * Status codes that may be returned by the HAL.  Note that
  47  * interfaces that return a status code set it only when an
  48  * error occurs--i.e. you cannot check it for success.
  49  */
  50 typedef enum {
  51         HAL_OK          = 0,    /* No error */
  52         HAL_ENXIO       = 1,    /* No hardware present */
  53         HAL_ENOMEM      = 2,    /* Memory allocation failed */
  54         HAL_EIO         = 3,    /* Hardware didn't respond as expected */
  55         HAL_EEMAGIC     = 4,    /* EEPROM magic number invalid */
  56         HAL_EEVERSION   = 5,    /* EEPROM version invalid */
  57         HAL_EELOCKED    = 6,    /* EEPROM unreadable */
  58         HAL_EEBADSUM    = 7,    /* EEPROM checksum invalid */
  59         HAL_EEREAD      = 8,    /* EEPROM read problem */
  60         HAL_EEBADMAC    = 9,    /* EEPROM mac address invalid */
  61         HAL_EESIZE      = 10,   /* EEPROM size not supported */
  62         HAL_EEWRITE     = 11,   /* Attempt to change write-locked EEPROM */
  63         HAL_EINVAL      = 12,   /* Invalid parameter to function */
  64         HAL_ENOTSUPP    = 13,   /* Hardware revision not supported */
  65         HAL_ESELFTEST   = 14,   /* Hardware self-test failed */
  66         HAL_EINPROGRESS = 15,   /* Operation incomplete */
  67         HAL_EEBADREG    = 16,   /* EEPROM invalid regulatory contents */
  68         HAL_EEBADCC     = 17,   /* EEPROM invalid country code */
  69 } HAL_STATUS;
  70
  71 typedef enum {
  72         AH_FALSE = 0,           /* NB: lots of code assumes false is zero */
  73         AH_TRUE  = 1,
  74 } HAL_BOOL;
  75
  76 typedef enum {
  77         HAL_CAP_REG_DMN         = 0,    /* current regulatory domain */
  78         HAL_CAP_CIPHER          = 1,    /* hardware supports cipher */
  79         HAL_CAP_TKIP_MIC        = 2,    /* handle TKIP MIC in hardware */
  80         HAL_CAP_TKIP_SPLIT      = 3,    /* hardware TKIP uses split keys */
  81         HAL_CAP_PHYCOUNTERS     = 4,    /* hardware PHY error counters */
  82         HAL_CAP_DIVERSITY       = 5,    /* hardware supports fast diversity */
  83         HAL_CAP_KEYCACHE_SIZE   = 6,    /* number of entries in key cache */
  84         HAL_CAP_NUM_TXQUEUES    = 7,    /* number of hardware xmit queues */
  85         HAL_CAP_VEOL            = 9,    /* hardware supports virtual EOL */
  86         HAL_CAP_PSPOLL          = 10,   /* hardware has working PS-Poll support */
  87         HAL_CAP_DIAG            = 11,   /* hardware diagnostic support */
  88         HAL_CAP_COMPRESSION     = 12,   /* hardware supports compression */
  89         HAL_CAP_BURST           = 13,   /* hardware supports packet bursting */
  90         HAL_CAP_FASTFRAME       = 14,   /* hardware supoprts fast frames */
  91         HAL_CAP_TXPOW           = 15,   /* global tx power limit  */
  92         HAL_CAP_TPC             = 16,   /* per-packet tx power control  */
  93         HAL_CAP_PHYDIAG         = 17,   /* hardware phy error diagnostic */
  94         HAL_CAP_BSSIDMASK       = 18,   /* hardware supports bssid mask */
  95         HAL_CAP_MCAST_KEYSRCH   = 19,   /* hardware has multicast key search */
  96         HAL_CAP_TSF_ADJUST      = 20,   /* hardware has beacon tsf adjust */
  97         /* 21 was HAL_CAP_XR */
  98         HAL_CAP_WME_TKIPMIC     = 22,   /* hardware can support TKIP MIC when WMM is turned on */
  99         /* 23 was HAL_CAP_CHAN_HALFRATE */
 100         /* 24 was HAL_CAP_CHAN_QUARTERRATE */
 101         HAL_CAP_RFSILENT        = 25,   /* hardware has rfsilent support  */
 102         HAL_CAP_TPC_ACK         = 26,   /* ack txpower with per-packet tpc */
 103         HAL_CAP_TPC_CTS         = 27,   /* cts txpower with per-packet tpc */
 104         HAL_CAP_11D             = 28,   /* 11d beacon support for changing cc */
 105         HAL_CAP_INTMIT          = 29,   /* interference mitigation */
 106         HAL_CAP_RXORN_FATAL     = 30,   /* HAL_INT_RXORN treated as fatal */
 107         HAL_CAP_HT              = 31,   /* hardware can support HT */
 108         HAL_CAP_TX_CHAINMASK    = 32,   /* mask of TX chains supported */
 109         HAL_CAP_RX_CHAINMASK    = 33,   /* mask of RX chains supported */
 110         HAL_CAP_RXTSTAMP_PREC   = 34,   /* rx desc tstamp precision (bits) */
 111         HAL_CAP_BB_HANG         = 35,   /* can baseband hang */
 112         HAL_CAP_MAC_HANG        = 36,   /* can MAC hang */
 113         HAL_CAP_INTRMASK        = 37,   /* bitmask of supported interrupts */
 114         HAL_CAP_BSSIDMATCH      = 38,   /* hardware has disable bssid match */
 115 } HAL_CAPABILITY_TYPE;
 116
 117 /*
 118  * "States" for setting the LED.  These correspond to
 119  * the possible 802.11 operational states and there may
 120  * be a many-to-one mapping between these states and the
 121  * actual hardware state for the LED's (i.e. the hardware
 122  * may have fewer states).
 123  */
 124 typedef enum {
 125         HAL_LED_INIT    = 0,
 126         HAL_LED_SCAN    = 1,
 127         HAL_LED_AUTH    = 2,
 128         HAL_LED_ASSOC   = 3,
 129         HAL_LED_RUN     = 4
 130 } HAL_LED_STATE;
 131
 132 /*
 133  * Transmit queue types/numbers.  These are used to tag
 134  * each transmit queue in the hardware and to identify a set
 135  * of transmit queues for operations such as start/stop dma.
 136  */
 137 typedef enum {
 138         HAL_TX_QUEUE_INACTIVE   = 0,            /* queue is inactive/unused */
 139         HAL_TX_QUEUE_DATA       = 1,            /* data xmit q's */
 140         HAL_TX_QUEUE_BEACON     = 2,            /* beacon xmit q */
 141         HAL_TX_QUEUE_CAB        = 3,            /* "crap after beacon" xmit q */
 142         HAL_TX_QUEUE_UAPSD      = 4,            /* u-apsd power save xmit q */
 143 } HAL_TX_QUEUE;
 144
 145 #define HAL_NUM_TX_QUEUES       10              /* max possible # of queues */
 146
 147 /*
 148  * Transmit queue subtype.  These map directly to
 149  * WME Access Categories (except for UPSD).  Refer
 150  * to Table 5 of the WME spec.
 151  */
 152 typedef enum {
 153         HAL_WME_AC_BK   = 0,                    /* background access category */
 154         HAL_WME_AC_BE   = 1,                    /* best effort access category*/
 155         HAL_WME_AC_VI   = 2,                    /* video access category */
 156         HAL_WME_AC_VO   = 3,                    /* voice access category */
 157         HAL_WME_UPSD    = 4,                    /* uplink power save */
 158 } HAL_TX_QUEUE_SUBTYPE;
 159
 160 /*
 161  * Transmit queue flags that control various
 162  * operational parameters.
 163  */
 164 typedef enum {
 165         /*
 166          * Per queue interrupt enables.  When set the associated
 167          * interrupt may be delivered for packets sent through
 168          * the queue.  Without these enabled no interrupts will
 169          * be delivered for transmits through the queue.
 170          */
 171         HAL_TXQ_TXOKINT_ENABLE     = 0x0001,    /* enable TXOK interrupt */
 172         HAL_TXQ_TXERRINT_ENABLE    = 0x0001,    /* enable TXERR interrupt */
 173         HAL_TXQ_TXDESCINT_ENABLE   = 0x0002,    /* enable TXDESC interrupt */
 174         HAL_TXQ_TXEOLINT_ENABLE    = 0x0004,    /* enable TXEOL interrupt */
 175         HAL_TXQ_TXURNINT_ENABLE    = 0x0008,    /* enable TXURN interrupt */
 176         /*
 177          * Enable hardware compression for packets sent through
 178          * the queue.  The compression buffer must be setup and
 179          * packets must have a key entry marked in the tx descriptor.
 180          */
 181         HAL_TXQ_COMPRESSION_ENABLE  = 0x0010,   /* enable h/w compression */
 182         /*
 183          * Disable queue when veol is hit or ready time expires.
 184          * By default the queue is disabled only on reaching the
 185          * physical end of queue (i.e. a null link ptr in the
 186          * descriptor chain).
 187          */
 188         HAL_TXQ_RDYTIME_EXP_POLICY_ENABLE = 0x0020,
 189         /*
 190          * Schedule frames on delivery of a DBA (DMA Beacon Alert)
 191          * event.  Frames will be transmitted only when this timer
 192          * fires, e.g to transmit a beacon in ap or adhoc modes.
 193          */
 194         HAL_TXQ_DBA_GATED           = 0x0040,   /* schedule based on DBA */
 195         /*
 196          * Each transmit queue has a counter that is incremented
 197          * each time the queue is enabled and decremented when
 198          * the list of frames to transmit is traversed (or when
 199          * the ready time for the queue expires).  This counter
 200          * must be non-zero for frames to be scheduled for
 201          * transmission.  The following controls disable bumping
 202          * this counter under certain conditions.  Typically this
 203          * is used to gate frames based on the contents of another
 204          * queue (e.g. CAB traffic may only follow a beacon frame).
 205          * These are meaningful only when frames are scheduled
 206          * with a non-ASAP policy (e.g. DBA-gated).
 207          */
 208         HAL_TXQ_CBR_DIS_QEMPTY      = 0x0080,   /* disable on this q empty */
 209         HAL_TXQ_CBR_DIS_BEMPTY      = 0x0100,   /* disable on beacon q empty */
 210
 211         /*
 212          * Fragment burst backoff policy.  Normally the no backoff
 213          * is done after a successful transmission, the next fragment
 214          * is sent at SIFS.  If this flag is set backoff is done
 215          * after each fragment, regardless whether it was ack'd or
 216          * not, after the backoff count reaches zero a normal channel
 217          * access procedure is done before the next transmit (i.e.
 218          * wait AIFS instead of SIFS).
 219          */
 220         HAL_TXQ_FRAG_BURST_BACKOFF_ENABLE = 0x00800000,
 221         /*
 222          * Disable post-tx backoff following each frame.
 223          */
 224         HAL_TXQ_BACKOFF_DISABLE     = 0x00010000, /* disable post backoff  */
 225         /*
 226          * DCU arbiter lockout control.  This controls how
 227          * lower priority tx queues are handled with respect to
 228          * to a specific queue when multiple queues have frames
 229          * to send.  No lockout means lower priority queues arbitrate
 230          * concurrently with this queue.  Intra-frame lockout
 231          * means lower priority queues are locked out until the
 232          * current frame transmits (e.g. including backoffs and bursting).
 233          * Global lockout means nothing lower can arbitrary so
 234          * long as there is traffic activity on this queue (frames,
 235          * backoff, etc).
 236          */
 237         HAL_TXQ_ARB_LOCKOUT_INTRA   = 0x00020000, /* intra-frame lockout */
 238         HAL_TXQ_ARB_LOCKOUT_GLOBAL  = 0x00040000, /* full lockout s */
 239
 240         HAL_TXQ_IGNORE_VIRTCOL      = 0x00080000, /* ignore virt collisions */
 241         HAL_TXQ_SEQNUM_INC_DIS      = 0x00100000, /* disable seqnum increment */
 242 } HAL_TX_QUEUE_FLAGS;
 243
 244 typedef struct {
 245         uint32_t        tqi_ver;                /* hal TXQ version */
 246         HAL_TX_QUEUE_SUBTYPE tqi_subtype;       /* subtype if applicable */
 247         HAL_TX_QUEUE_FLAGS tqi_qflags;          /* flags (see above) */
 248         uint32_t        tqi_priority;           /* (not used) */
 249         uint32_t        tqi_aifs;               /* aifs */
 250         uint32_t        tqi_cwmin;              /* cwMin */
 251         uint32_t        tqi_cwmax;              /* cwMax */
 252         uint16_t        tqi_shretry;            /* rts retry limit */
 253         uint16_t        tqi_lgretry;            /* long retry limit (not used)*/
 254         uint32_t        tqi_cbrPeriod;          /* CBR period (us) */
 255         uint32_t        tqi_cbrOverflowLimit;   /* threshold for CBROVF int */
 256         uint32_t        tqi_burstTime;          /* max burst duration (us) */
 257         uint32_t        tqi_readyTime;          /* frame schedule time (us) */
 258         uint32_t        tqi_compBuf;            /* comp buffer phys addr */
 259 } HAL_TXQ_INFO;
 260
 261 #define HAL_TQI_NONVAL 0xffff
 262
 263 /* token to use for aifs, cwmin, cwmax */
 264 #define HAL_TXQ_USEDEFAULT      ((uint32_t) -1)
 265
 266 /* compression definitions */
 267 #define HAL_COMP_BUF_MAX_SIZE           9216            /* 9K */
 268 #define HAL_COMP_BUF_ALIGN_SIZE         512
 269
 270 /*
 271  * Transmit packet types.  This belongs in ah_desc.h, but
 272  * is here so we can give a proper type to various parameters
 273  * (and not require everyone include the file).
 274  *
 275  * NB: These values are intentionally assigned for
 276  *     direct use when setting up h/w descriptors.
 277  */
 278 typedef enum {
 279         HAL_PKT_TYPE_NORMAL     = 0,
 280         HAL_PKT_TYPE_ATIM       = 1,
 281         HAL_PKT_TYPE_PSPOLL     = 2,
 282         HAL_PKT_TYPE_BEACON     = 3,
 283         HAL_PKT_TYPE_PROBE_RESP = 4,
 284         HAL_PKT_TYPE_CHIRP      = 5,
 285         HAL_PKT_TYPE_GRP_POLL   = 6,
 286         HAL_PKT_TYPE_AMPDU      = 7,
 287 } HAL_PKT_TYPE;
 288
 289 /* Rx Filter Frame Types */
 290 typedef enum {
 291         HAL_RX_FILTER_UCAST     = 0x00000001,   /* Allow unicast frames */
 292         HAL_RX_FILTER_MCAST     = 0x00000002,   /* Allow multicast frames */
 293         HAL_RX_FILTER_BCAST     = 0x00000004,   /* Allow broadcast frames */
 294         HAL_RX_FILTER_CONTROL   = 0x00000008,   /* Allow control frames */
 295         HAL_RX_FILTER_BEACON    = 0x00000010,   /* Allow beacon frames */
 296         HAL_RX_FILTER_PROM      = 0x00000020,   /* Promiscuous mode */
 297         HAL_RX_FILTER_PROBEREQ  = 0x00000080,   /* Allow probe request frames */
 298         HAL_RX_FILTER_PHYERR    = 0x00000100,   /* Allow phy errors */
 299         HAL_RX_FILTER_PHYRADAR  = 0x00000200,   /* Allow phy radar errors */
 300         HAL_RX_FILTER_COMPBAR   = 0x00000400,   /* Allow compressed BAR */
 301         HAL_RX_FILTER_BSSID     = 0x00000800,   /* Disable BSSID match */
 302 } HAL_RX_FILTER;
 303
 304 typedef enum {
 305         HAL_PM_AWAKE            = 0,
 306         HAL_PM_FULL_SLEEP       = 1,
 307         HAL_PM_NETWORK_SLEEP    = 2,
 308         HAL_PM_UNDEFINED        = 3
 309 } HAL_POWER_MODE;
 310
 311 /*
 312  * NOTE WELL:
 313  * These are mapped to take advantage of the common locations for many of
 314  * the bits on all of the currently supported MAC chips. This is to make
 315  * the ISR as efficient as possible, while still abstracting HW differences.
 316  * When new hardware breaks this commonality this enumerated type, as well
 317  * as the HAL functions using it, must be modified. All values are directly
 318  * mapped unless commented otherwise.
 319  */
 320 typedef enum {
 321         HAL_INT_RX      = 0x00000001,   /* Non-common mapping */
 322         HAL_INT_RXDESC  = 0x00000002,
 323         HAL_INT_RXNOFRM = 0x00000008,
 324         HAL_INT_RXEOL   = 0x00000010,
 325         HAL_INT_RXORN   = 0x00000020,
 326         HAL_INT_TX      = 0x00000040,   /* Non-common mapping */
 327         HAL_INT_TXDESC  = 0x00000080,
 328         HAL_INT_TXURN   = 0x00000800,
 329         HAL_INT_MIB     = 0x00001000,
 330         HAL_INT_RXPHY   = 0x00004000,
 331         HAL_INT_RXKCM   = 0x00008000,
 332         HAL_INT_SWBA    = 0x00010000,
 333         HAL_INT_BMISS   = 0x00040000,
 334         HAL_INT_BNR     = 0x00100000,
 335         HAL_INT_TIM     = 0x00200000,   /* Non-common mapping */
 336         HAL_INT_DTIM    = 0x00400000,   /* Non-common mapping */
 337         HAL_INT_DTIMSYNC= 0x00800000,   /* Non-common mapping */
 338         HAL_INT_GPIO    = 0x01000000,
 339         HAL_INT_CABEND  = 0x02000000,   /* Non-common mapping */
 340         HAL_INT_TSFOOR  = 0x04000000,   /* Non-common mapping */
 341         HAL_INT_TBTT    = 0x08000000,   /* Non-common mapping */
 342         HAL_INT_CST     = 0x10000000,   /* Non-common mapping */
 343         HAL_INT_GTT     = 0x20000000,   /* Non-common mapping */
 344         HAL_INT_FATAL   = 0x40000000,   /* Non-common mapping */
 345 #define HAL_INT_GLOBAL  0x80000000      /* Set/clear IER */
 346         HAL_INT_BMISC   = HAL_INT_TIM
 347                         | HAL_INT_DTIM
 348                         | HAL_INT_DTIMSYNC
 349                         | HAL_INT_CABEND
 350                         | HAL_INT_TBTT,
 351
 352         /* Interrupt bits that map directly to ISR/IMR bits */
 353         HAL_INT_COMMON  = HAL_INT_RXNOFRM
 354                         | HAL_INT_RXDESC
 355                         | HAL_INT_RXEOL
 356                         | HAL_INT_RXORN
 357                         | HAL_INT_TXDESC
 358                         | HAL_INT_TXURN
 359                         | HAL_INT_MIB
 360                         | HAL_INT_RXPHY
 361                         | HAL_INT_RXKCM
 362                         | HAL_INT_SWBA
 363                         | HAL_INT_BMISS
 364                         | HAL_INT_BNR
 365                         | HAL_INT_GPIO,
 366 } HAL_INT;
 367
 368 typedef enum {
 369         HAL_GPIO_MUX_OUTPUT             = 0,
 370         HAL_GPIO_MUX_PCIE_ATTENTION_LED = 1,
 371         HAL_GPIO_MUX_PCIE_POWER_LED     = 2,
 372         HAL_GPIO_MUX_TX_FRAME           = 3,
 373         HAL_GPIO_MUX_RX_CLEAR_EXTERNAL  = 4,
 374         HAL_GPIO_MUX_MAC_NETWORK_LED    = 5,
 375         HAL_GPIO_MUX_MAC_POWER_LED      = 6
 376 } HAL_GPIO_MUX_TYPE;
 377
 378 typedef enum {
 379         HAL_GPIO_INTR_LOW               = 0,
 380         HAL_GPIO_INTR_HIGH              = 1,
 381         HAL_GPIO_INTR_DISABLE           = 2
 382 } HAL_GPIO_INTR_TYPE;
 383
 384 typedef enum {
 385         HAL_RFGAIN_INACTIVE             = 0,
 386         HAL_RFGAIN_READ_REQUESTED       = 1,
 387         HAL_RFGAIN_NEED_CHANGE          = 2
 388 } HAL_RFGAIN;
 389
 390 typedef uint16_t HAL_CTRY_CODE;         /* country code */
 391 typedef uint16_t HAL_REG_DOMAIN;                /* regulatory domain code */
 392
 393 #define HAL_ANTENNA_MIN_MODE  0
 394 #define HAL_ANTENNA_FIXED_A   1
 395 #define HAL_ANTENNA_FIXED_B   2
 396 #define HAL_ANTENNA_MAX_MODE  3
 397
 398 typedef struct {
 399         uint32_t        ackrcv_bad;
 400         uint32_t        rts_bad;
 401         uint32_t        rts_good;
 402         uint32_t        fcs_bad;
 403         uint32_t        beacons;
 404 } HAL_MIB_STATS;
 405
 406 enum {
 407         HAL_MODE_11A    = 0x001,                /* 11a channels */
 408         HAL_MODE_TURBO  = 0x002,                /* 11a turbo-only channels */
 409         HAL_MODE_11B    = 0x004,                /* 11b channels */
 410         HAL_MODE_PUREG  = 0x008,                /* 11g channels (OFDM only) */
 411 #ifdef notdef
 412         HAL_MODE_11G    = 0x010,                /* 11g channels (OFDM/CCK) */
 413 #else
 414         HAL_MODE_11G    = 0x008,                /* XXX historical */
 415 #endif
 416         HAL_MODE_108G   = 0x020,                /* 11g+Turbo channels */
 417         HAL_MODE_108A   = 0x040,                /* 11a+Turbo channels */
 418         HAL_MODE_11A_HALF_RATE = 0x200,         /* 11a half width channels */
 419         HAL_MODE_11A_QUARTER_RATE = 0x400,      /* 11a quarter width channels */
 420         HAL_MODE_11G_HALF_RATE = 0x800,         /* 11g half width channels */
 421         HAL_MODE_11G_QUARTER_RATE = 0x1000,     /* 11g quarter width channels */
 422         HAL_MODE_11NG_HT20      = 0x008000,
 423         HAL_MODE_11NA_HT20      = 0x010000,
 424         HAL_MODE_11NG_HT40PLUS  = 0x020000,
 425         HAL_MODE_11NG_HT40MINUS = 0x040000,
 426         HAL_MODE_11NA_HT40PLUS  = 0x080000,
 427         HAL_MODE_11NA_HT40MINUS = 0x100000,
 428         HAL_MODE_ALL    = 0xffffff
 429 };
 430
 431 typedef struct {
 432         int             rateCount;              /* NB: for proper padding */
 433         uint8_t         rateCodeToIndex[144];   /* back mapping */
 434         struct {
 435                 uint8_t         valid;          /* valid for rate control use */
 436                 uint8_t         phy;            /* CCK/OFDM/XR */
 437                 uint32_t        rateKbps;       /* transfer rate in kbs */
 438                 uint8_t         rateCode;       /* rate for h/w descriptors */
 439                 uint8_t         shortPreamble;  /* mask for enabling short
 440                                                  * preamble in CCK rate code */
 441                 uint8_t         dot11Rate;      /* value for supported rates
 442                                                  * info element of MLME */
 443                 uint8_t         controlRate;    /* index of next lower basic
 444                                                  * rate; used for dur. calcs */
 445                 uint16_t        lpAckDuration;  /* long preamble ACK duration */
 446                 uint16_t        spAckDuration;  /* short preamble ACK duration*/
 447         } info[32];
 448 } HAL_RATE_TABLE;
 449
 450 typedef struct {
 451         u_int           rs_count;               /* number of valid entries */
 452         uint8_t rs_rates[32];           /* rates */
 453 } HAL_RATE_SET;
 454
 455 /*
 456  * 802.11n specific structures and enums
 457  */
 458 typedef enum {
 459         HAL_CHAINTYPE_TX        = 1,    /* Tx chain type */
 460         HAL_CHAINTYPE_RX        = 2,    /* RX chain type */
 461 } HAL_CHAIN_TYPE;
 462
 463 typedef struct {
 464         u_int   Tries;
 465         u_int   Rate;
 466         u_int   PktDuration;
 467         u_int   ChSel;
 468         u_int   RateFlags;
 469 #define HAL_RATESERIES_RTS_CTS          0x0001  /* use rts/cts w/this series */
 470 #define HAL_RATESERIES_2040             0x0002  /* use ext channel for series */
 471 #define HAL_RATESERIES_HALFGI           0x0004  /* use half-gi for series */
 472 } HAL_11N_RATE_SERIES;
 473
 474 typedef enum {
 475         HAL_HT_MACMODE_20       = 0,    /* 20 MHz operation */
 476         HAL_HT_MACMODE_2040     = 1,    /* 20/40 MHz operation */
 477 } HAL_HT_MACMODE;
 478
 479 typedef enum {
 480         HAL_HT_PHYMODE_20       = 0,    /* 20 MHz operation */
 481         HAL_HT_PHYMODE_2040     = 1,    /* 20/40 MHz operation */
 482 } HAL_HT_PHYMODE;
 483
 484 typedef enum {
 485         HAL_HT_EXTPROTSPACING_20 = 0,   /* 20 MHz spacing */
 486         HAL_HT_EXTPROTSPACING_25 = 1,   /* 25 MHz spacing */
 487 } HAL_HT_EXTPROTSPACING;
 488
 489
 490 typedef enum {
 491         HAL_RX_CLEAR_CTL_LOW    = 0x1,  /* force control channel to appear busy */
 492         HAL_RX_CLEAR_EXT_LOW    = 0x2,  /* force extension channel to appear busy */
 493 } HAL_HT_RXCLEAR;
 494
 495 /*
 496  * Antenna switch control.  By default antenna selection
 497  * enables multiple (2) antenna use.  To force use of the
 498  * A or B antenna only specify a fixed setting.  Fixing
 499  * the antenna will also disable any diversity support.
 500  */
 501 typedef enum {
 502         HAL_ANT_VARIABLE = 0,                   /* variable by programming */
 503         HAL_ANT_FIXED_A  = 1,                   /* fixed antenna A */
 504         HAL_ANT_FIXED_B  = 2,                   /* fixed antenna B */
 505 } HAL_ANT_SETTING;
 506
 507 typedef enum {
 508         HAL_M_STA       = 1,                    /* infrastructure station */
 509         HAL_M_IBSS      = 0,                    /* IBSS (adhoc) station */
 510         HAL_M_HOSTAP    = 6,                    /* Software Access Point */
 511         HAL_M_MONITOR   = 8                     /* Monitor mode */
 512 } HAL_OPMODE;
 513
 514 typedef struct {
 515         uint8_t         kv_type;                /* one of HAL_CIPHER */
 516         uint8_t         kv_pad;
 517         uint16_t        kv_len;                 /* length in bits */
 518         uint8_t         kv_val[16];             /* enough for 128-bit keys */
 519         uint8_t         kv_mic[8];              /* TKIP MIC key */
 520         uint8_t         kv_txmic[8];            /* TKIP TX MIC key (optional) */
 521 } HAL_KEYVAL;
 522
 523 typedef enum {
 524         HAL_CIPHER_WEP          = 0,
 525         HAL_CIPHER_AES_OCB      = 1,
 526         HAL_CIPHER_AES_CCM      = 2,
 527         HAL_CIPHER_CKIP         = 3,
 528         HAL_CIPHER_TKIP         = 4,
 529         HAL_CIPHER_CLR          = 5,            /* no encryption */
 530
 531         HAL_CIPHER_MIC          = 127           /* TKIP-MIC, not a cipher */
 532 } HAL_CIPHER;
 533
 534 enum {
 535         HAL_SLOT_TIME_6  = 6,                   /* NB: for turbo mode */
 536         HAL_SLOT_TIME_9  = 9,
 537         HAL_SLOT_TIME_20 = 20,
 538 };
 539
 540 /*
 541  * Per-station beacon timer state.  Note that the specified
 542  * beacon interval (given in TU's) can also include flags
 543  * to force a TSF reset and to enable the beacon xmit logic.
 544  * If bs_cfpmaxduration is non-zero the hardware is setup to
 545  * coexist with a PCF-capable AP.
 546  */
 547 typedef struct {
 548         uint32_t        bs_nexttbtt;            /* next beacon in TU */
 549         uint32_t        bs_nextdtim;            /* next DTIM in TU */
 550         uint32_t        bs_intval;              /* beacon interval+flags */
 551 #define HAL_BEACON_PERIOD       0x0000ffff      /* beacon interval period */
 552 #define HAL_BEACON_ENA          0x00800000      /* beacon xmit enable */
 553 #define HAL_BEACON_RESET_TSF    0x01000000      /* clear TSF */
 554         uint32_t        bs_dtimperiod;
 555         uint16_t        bs_cfpperiod;           /* CFP period in TU */
 556         uint16_t        bs_cfpmaxduration;      /* max CFP duration in TU */
 557         uint32_t        bs_cfpnext;             /* next CFP in TU */
 558         uint16_t        bs_timoffset;           /* byte offset to TIM bitmap */
 559         uint16_t        bs_bmissthreshold;      /* beacon miss threshold */
 560         uint32_t        bs_sleepduration;       /* max sleep duration */
 561 } HAL_BEACON_STATE;
 562
 563 /*
 564  * Like HAL_BEACON_STATE but for non-station mode setup.
 565  * NB: see above flag definitions for bt_intval.
 566  */
 567 typedef struct {
 568         uint32_t        bt_intval;              /* beacon interval+flags */
 569         uint32_t        bt_nexttbtt;            /* next beacon in TU */
 570         uint32_t        bt_nextatim;            /* next ATIM in TU */
 571         uint32_t        bt_nextdba;             /* next DBA in 1/8th TU */
 572         uint32_t        bt_nextswba;            /* next SWBA in 1/8th TU */
 573         uint32_t        bt_flags;               /* timer enables */
 574 #define HAL_BEACON_TBTT_EN      0x00000001
 575 #define HAL_BEACON_DBA_EN       0x00000002
 576 #define HAL_BEACON_SWBA_EN      0x00000004
 577 } HAL_BEACON_TIMERS;
 578
 579 /*
 580  * Per-node statistics maintained by the driver for use in
 581  * optimizing signal quality and other operational aspects.
 582  */
 583 typedef struct {
 584         uint32_t        ns_avgbrssi;    /* average beacon rssi */
 585         uint32_t        ns_avgrssi;     /* average data rssi */
 586         uint32_t        ns_avgtxrssi;   /* average tx rssi */
 587 } HAL_NODE_STATS;
 588
 589 #define HAL_RSSI_EP_MULTIPLIER  (1<<7)  /* pow2 to optimize out * and / */
 590
 591 struct ath_desc;
 592 struct ath_tx_status;
 593 struct ath_rx_status;
 594 struct ieee80211_channel;
 595
 596 /*
 597  * Hardware Access Layer (HAL) API.
 598  *
 599  * Clients of the HAL call ath_hal_attach to obtain a reference to an
 600  * ath_hal structure for use with the device.  Hardware-related operations
 601  * that follow must call back into the HAL through interface, supplying
 602  * the reference as the first parameter.  Note that before using the
 603  * reference returned by ath_hal_attach the caller should verify the
 604  * ABI version number.
 605  */
 606 struct ath_hal {
 607         uint32_t        ah_magic;       /* consistency check magic number */
 608         uint16_t        ah_devid;       /* PCI device ID */
 609         uint16_t        ah_subvendorid; /* PCI subvendor ID */
 610         HAL_SOFTC       ah_sc;          /* back pointer to driver/os state */
 611         HAL_BUS_TAG     ah_st;          /* params for register r+w */
 612         HAL_BUS_HANDLE  ah_sh;
 613         HAL_CTRY_CODE   ah_countryCode;
 614
 615         uint32_t        ah_macVersion;  /* MAC version id */
 616         uint16_t        ah_macRev;      /* MAC revision */
 617         uint16_t        ah_phyRev;      /* PHY revision */
 618         /* NB: when only one radio is present the rev is in 5Ghz */
 619         uint16_t        ah_analog5GhzRev;/* 5GHz radio revision */
 620         uint16_t        ah_analog2GhzRev;/* 2GHz radio revision */
 621
 622         const HAL_RATE_TABLE *__ahdecl(*ah_getRateTable)(struct ath_hal *,
 623                                 u_int mode);
 624         void      __ahdecl(*ah_detach)(struct ath_hal*);
 625
 626         /* Reset functions */
 627         HAL_BOOL  __ahdecl(*ah_reset)(struct ath_hal *, HAL_OPMODE,
 628                                 struct ieee80211_channel *,
 629                                 HAL_BOOL bChannelChange, HAL_STATUS *status);
 630         HAL_BOOL  __ahdecl(*ah_phyDisable)(struct ath_hal *);
 631         HAL_BOOL  __ahdecl(*ah_disable)(struct ath_hal *);
 632         void      __ahdecl(*ah_configPCIE)(struct ath_hal *, HAL_BOOL restore);
 633         void      __ahdecl(*ah_disablePCIE)(struct ath_hal *);
 634         void      __ahdecl(*ah_setPCUConfig)(struct ath_hal *);
 635         HAL_BOOL  __ahdecl(*ah_perCalibration)(struct ath_hal*,
 636                         struct ieee80211_channel *, HAL_BOOL *);
 637         HAL_BOOL  __ahdecl(*ah_perCalibrationN)(struct ath_hal *,
 638                         struct ieee80211_channel *, u_int chainMask,
 639                         HAL_BOOL longCal, HAL_BOOL *isCalDone);
 640         HAL_BOOL  __ahdecl(*ah_resetCalValid)(struct ath_hal *,
 641                         const struct ieee80211_channel *);
 642         HAL_BOOL  __ahdecl(*ah_setTxPower)(struct ath_hal *,
 643                         const struct ieee80211_channel *, uint16_t *);
 644         HAL_BOOL  __ahdecl(*ah_setTxPowerLimit)(struct ath_hal *, uint32_t);
 645         HAL_BOOL  __ahdecl(*ah_setBoardValues)(struct ath_hal *,
 646                         const struct ieee80211_channel *);
 647
 648         /* Transmit functions */
 649         HAL_BOOL  __ahdecl(*ah_updateTxTrigLevel)(struct ath_hal*,
 650                                 HAL_BOOL incTrigLevel);
 651         int       __ahdecl(*ah_setupTxQueue)(struct ath_hal *, HAL_TX_QUEUE,
 652                                 const HAL_TXQ_INFO *qInfo);
 653         HAL_BOOL  __ahdecl(*ah_setTxQueueProps)(struct ath_hal *, int q,
 654                                 const HAL_TXQ_INFO *qInfo);
 655         HAL_BOOL  __ahdecl(*ah_getTxQueueProps)(struct ath_hal *, int q,
 656                                 HAL_TXQ_INFO *qInfo);
 657         HAL_BOOL  __ahdecl(*ah_releaseTxQueue)(struct ath_hal *ah, u_int q);
 658         HAL_BOOL  __ahdecl(*ah_resetTxQueue)(struct ath_hal *ah, u_int q);
 659         uint32_t __ahdecl(*ah_getTxDP)(struct ath_hal*, u_int);
 660         HAL_BOOL  __ahdecl(*ah_setTxDP)(struct ath_hal*, u_int, uint32_t txdp);
 661         uint32_t __ahdecl(*ah_numTxPending)(struct ath_hal *, u_int q);
 662         HAL_BOOL  __ahdecl(*ah_startTxDma)(struct ath_hal*, u_int);
 663         HAL_BOOL  __ahdecl(*ah_stopTxDma)(struct ath_hal*, u_int);
 664         HAL_BOOL  __ahdecl(*ah_setupTxDesc)(struct ath_hal *, struct ath_desc *,
 665                                 u_int pktLen, u_int hdrLen,
 666                                 HAL_PKT_TYPE type, u_int txPower,
 667                                 u_int txRate0, u_int txTries0,
 668                                 u_int keyIx, u_int antMode, u_int flags,
 669                                 u_int rtsctsRate, u_int rtsctsDuration,
 670                                 u_int compicvLen, u_int compivLen,
 671                                 u_int comp);
 672         HAL_BOOL  __ahdecl(*ah_setupXTxDesc)(struct ath_hal *, struct ath_desc*,
 673                                 u_int txRate1, u_int txTries1,
 674                                 u_int txRate2, u_int txTries2,
 675                                 u_int txRate3, u_int txTries3);
 676         HAL_BOOL  __ahdecl(*ah_fillTxDesc)(struct ath_hal *, struct ath_desc *,
 677                                 u_int segLen, HAL_BOOL firstSeg,
 678                                 HAL_BOOL lastSeg, const struct ath_desc *);
 679         HAL_STATUS __ahdecl(*ah_procTxDesc)(struct ath_hal *,
 680                                 struct ath_desc *, struct ath_tx_status *);
 681         void       __ahdecl(*ah_getTxIntrQueue)(struct ath_hal *, uint32_t *);
 682         void       __ahdecl(*ah_reqTxIntrDesc)(struct ath_hal *, struct ath_desc*);
 683
 684         /* Receive Functions */
 685         uint32_t __ahdecl(*ah_getRxDP)(struct ath_hal*);
 686         void      __ahdecl(*ah_setRxDP)(struct ath_hal*, uint32_t rxdp);
 687         void      __ahdecl(*ah_enableReceive)(struct ath_hal*);
 688         HAL_BOOL  __ahdecl(*ah_stopDmaReceive)(struct ath_hal*);
 689         void      __ahdecl(*ah_startPcuReceive)(struct ath_hal*);
 690         void      __ahdecl(*ah_stopPcuReceive)(struct ath_hal*);
 691         void      __ahdecl(*ah_setMulticastFilter)(struct ath_hal*,
 692                                 uint32_t filter0, uint32_t filter1);
 693         HAL_BOOL  __ahdecl(*ah_setMulticastFilterIndex)(struct ath_hal*,
 694                                 uint32_t index);
 695         HAL_BOOL  __ahdecl(*ah_clrMulticastFilterIndex)(struct ath_hal*,
 696                                 uint32_t index);
 697         uint32_t __ahdecl(*ah_getRxFilter)(struct ath_hal*);
 698         void      __ahdecl(*ah_setRxFilter)(struct ath_hal*, uint32_t);
 699         HAL_BOOL  __ahdecl(*ah_setupRxDesc)(struct ath_hal *, struct ath_desc *,
 700                                 uint32_t size, u_int flags);
 701         HAL_STATUS __ahdecl(*ah_procRxDesc)(struct ath_hal *,
 702                                 struct ath_desc *, uint32_t phyAddr,
 703                                 struct ath_desc *next, uint64_t tsf,
 704                                 struct ath_rx_status *);
 705         void      __ahdecl(*ah_rxMonitor)(struct ath_hal *,
 706                                 const HAL_NODE_STATS *,
 707                                 const struct ieee80211_channel *);
 708         void      __ahdecl(*ah_procMibEvent)(struct ath_hal *,
 709                                 const HAL_NODE_STATS *);
 710
 711         /* Misc Functions */
 712         HAL_STATUS __ahdecl(*ah_getCapability)(struct ath_hal *,
 713                                 HAL_CAPABILITY_TYPE, uint32_t capability,
 714                                 uint32_t *result);
 715         HAL_BOOL   __ahdecl(*ah_setCapability)(struct ath_hal *,
 716                                 HAL_CAPABILITY_TYPE, uint32_t capability,
 717                                 uint32_t setting, HAL_STATUS *);
 718         HAL_BOOL   __ahdecl(*ah_getDiagState)(struct ath_hal *, int request,
 719                                 const void *args, uint32_t argsize,
 720                                 void **result, uint32_t *resultsize);
 721         void      __ahdecl(*ah_getMacAddress)(struct ath_hal *, uint8_t *);
 722         HAL_BOOL  __ahdecl(*ah_setMacAddress)(struct ath_hal *, const uint8_t*);
 723         void      __ahdecl(*ah_getBssIdMask)(struct ath_hal *, uint8_t *);
 724         HAL_BOOL  __ahdecl(*ah_setBssIdMask)(struct ath_hal *, const uint8_t*);
 725         HAL_BOOL  __ahdecl(*ah_setRegulatoryDomain)(struct ath_hal*,
 726                                 uint16_t, HAL_STATUS *);
 727         void      __ahdecl(*ah_setLedState)(struct ath_hal*, HAL_LED_STATE);
 728         void      __ahdecl(*ah_writeAssocid)(struct ath_hal*,
 729                                 const uint8_t *bssid, uint16_t assocId);
 730         HAL_BOOL  __ahdecl(*ah_gpioCfgOutput)(struct ath_hal *,
 731                                 uint32_t gpio, HAL_GPIO_MUX_TYPE);
 732         HAL_BOOL  __ahdecl(*ah_gpioCfgInput)(struct ath_hal *, uint32_t gpio);
 733         uint32_t __ahdecl(*ah_gpioGet)(struct ath_hal *, uint32_t gpio);
 734         HAL_BOOL  __ahdecl(*ah_gpioSet)(struct ath_hal *,
 735                                 uint32_t gpio, uint32_t val);
 736         void      __ahdecl(*ah_gpioSetIntr)(struct ath_hal*, u_int, uint32_t);
 737         uint32_t __ahdecl(*ah_getTsf32)(struct ath_hal*);
 738         uint64_t __ahdecl(*ah_getTsf64)(struct ath_hal*);
 739         void      __ahdecl(*ah_resetTsf)(struct ath_hal*);
 740         HAL_BOOL  __ahdecl(*ah_detectCardPresent)(struct ath_hal*);
 741         void      __ahdecl(*ah_updateMibCounters)(struct ath_hal*,
 742                                 HAL_MIB_STATS*);
 743         HAL_RFGAIN __ahdecl(*ah_getRfGain)(struct ath_hal*);
 744         u_int     __ahdecl(*ah_getDefAntenna)(struct ath_hal*);
 745         void      __ahdecl(*ah_setDefAntenna)(struct ath_hal*, u_int);
 746         HAL_ANT_SETTING  __ahdecl(*ah_getAntennaSwitch)(struct ath_hal*);
 747         HAL_BOOL  __ahdecl(*ah_setAntennaSwitch)(struct ath_hal*,
 748                                 HAL_ANT_SETTING);
 749         HAL_BOOL  __ahdecl(*ah_setSifsTime)(struct ath_hal*, u_int);
 750         u_int     __ahdecl(*ah_getSifsTime)(struct ath_hal*);
 751         HAL_BOOL  __ahdecl(*ah_setSlotTime)(struct ath_hal*, u_int);
 752         u_int     __ahdecl(*ah_getSlotTime)(struct ath_hal*);
 753         HAL_BOOL  __ahdecl(*ah_setAckTimeout)(struct ath_hal*, u_int);
 754         u_int     __ahdecl(*ah_getAckTimeout)(struct ath_hal*);
 755         HAL_BOOL  __ahdecl(*ah_setAckCTSRate)(struct ath_hal*, u_int);
 756         u_int     __ahdecl(*ah_getAckCTSRate)(struct ath_hal*);
 757         HAL_BOOL  __ahdecl(*ah_setCTSTimeout)(struct ath_hal*, u_int);
 758         u_int     __ahdecl(*ah_getCTSTimeout)(struct ath_hal*);
 759         HAL_BOOL  __ahdecl(*ah_setDecompMask)(struct ath_hal*, uint16_t, int);
 760         void      __ahdecl(*ah_setCoverageClass)(struct ath_hal*, uint8_t, int);
 761
 762         /* Key Cache Functions */
 763         uint32_t __ahdecl(*ah_getKeyCacheSize)(struct ath_hal*);
 764         HAL_BOOL  __ahdecl(*ah_resetKeyCacheEntry)(struct ath_hal*, uint16_t);
 765         HAL_BOOL  __ahdecl(*ah_isKeyCacheEntryValid)(struct ath_hal *,
 766                                 uint16_t);
 767         HAL_BOOL  __ahdecl(*ah_setKeyCacheEntry)(struct ath_hal*,
 768                                 uint16_t, const HAL_KEYVAL *,
 769                                 const uint8_t *, int);
 770         HAL_BOOL  __ahdecl(*ah_setKeyCacheEntryMac)(struct ath_hal*,
 771                                 uint16_t, const uint8_t *);
 772
 773         /* Power Management Functions */
 774         HAL_BOOL  __ahdecl(*ah_setPowerMode)(struct ath_hal*,
 775                                 HAL_POWER_MODE mode, int setChip);
 776         HAL_POWER_MODE __ahdecl(*ah_getPowerMode)(struct ath_hal*);
 777         int16_t   __ahdecl(*ah_getChanNoise)(struct ath_hal *,
 778                                 const struct ieee80211_channel *);
 779
 780         /* Beacon Management Functions */
 781         void      __ahdecl(*ah_setBeaconTimers)(struct ath_hal*,
 782                                 const HAL_BEACON_TIMERS *);
 783         /* NB: deprecated, use ah_setBeaconTimers instead */
 784         void      __ahdecl(*ah_beaconInit)(struct ath_hal *,
 785                                 uint32_t nexttbtt, uint32_t intval);
 786         void      __ahdecl(*ah_setStationBeaconTimers)(struct ath_hal*,
 787                                 const HAL_BEACON_STATE *);
 788         void      __ahdecl(*ah_resetStationBeaconTimers)(struct ath_hal*);
 789
 790         /* Interrupt functions */
 791         HAL_BOOL  __ahdecl(*ah_isInterruptPending)(struct ath_hal*);
 792         HAL_BOOL  __ahdecl(*ah_getPendingInterrupts)(struct ath_hal*, HAL_INT*);
 793         HAL_INT   __ahdecl(*ah_getInterrupts)(struct ath_hal*);
 794         HAL_INT   __ahdecl(*ah_setInterrupts)(struct ath_hal*, HAL_INT);
 795 };
 796
 797 /*
 798  * Check the PCI vendor ID and device ID against Atheros' values
 799  * and return a printable description for any Atheros hardware.
 800  * AH_NULL is returned if the ID's do not describe Atheros hardware.
 801  */
 802 extern  const char *__ahdecl ath_hal_probe(uint16_t vendorid, uint16_t devid);
 803
 804 /*
 805  * Attach the HAL for use with the specified device.  The device is
 806  * defined by the PCI device ID.  The caller provides an opaque pointer
 807  * to an upper-layer data structure (HAL_SOFTC) that is stored in the
 808  * HAL state block for later use.  Hardware register accesses are done
 809  * using the specified bus tag and handle.  On successful return a
 810  * reference to a state block is returned that must be supplied in all
 811  * subsequent HAL calls.  Storage associated with this reference is
 812  * dynamically allocated and must be freed by calling the ah_detach
 813  * method when the client is done.  If the attach operation fails a
 814  * null (AH_NULL) reference will be returned and a status code will
 815  * be returned if the status parameter is non-zero.
 816  */
 817 extern  struct ath_hal * __ahdecl ath_hal_attach(uint16_t devid, HAL_SOFTC,
 818                 HAL_BUS_TAG, HAL_BUS_HANDLE, HAL_STATUS* status);
 819
 820 extern  const char *ath_hal_mac_name(struct ath_hal *);
 821 extern  const char *ath_hal_rf_name(struct ath_hal *);
 822
 823 /*
 824  * Regulatory interfaces.  Drivers should use ath_hal_init_channels to
 825  * request a set of channels for a particular country code and/or
 826  * regulatory domain.  If CTRY_DEFAULT and SKU_NONE are specified then
 827  * this list is constructed according to the contents of the EEPROM.
 828  * ath_hal_getchannels acts similarly but does not alter the operating
 829  * state; this can be used to collect information for a particular
 830  * regulatory configuration.  Finally ath_hal_set_channels installs a
 831  * channel list constructed outside the driver.  The HAL will adopt the
 832  * channel list and setup internal state according to the specified
 833  * regulatory configuration (e.g. conformance test limits).
 834  *
 835  * For all interfaces the channel list is returned in the supplied array.
 836  * maxchans defines the maximum size of this array.  nchans contains the
 837  * actual number of channels returned.  If a problem occurred then a
 838  * status code != HAL_OK is returned.
 839  */
 840 struct ieee80211_channel;
 841
 842 /*
 843  * Return a list of channels according to the specified regulatory.
 844  */
 845 extern  HAL_STATUS __ahdecl ath_hal_getchannels(struct ath_hal *,
 846     struct ieee80211_channel *chans, u_int maxchans, int *nchans,
 847     u_int modeSelect, HAL_CTRY_CODE cc, HAL_REG_DOMAIN regDmn,
 848     HAL_BOOL enableExtendedChannels);
 849
 850 /*
 851  * Return a list of channels and install it as the current operating
 852  * regulatory list.
 853  */
 854 extern  HAL_STATUS __ahdecl ath_hal_init_channels(struct ath_hal *,
 855     struct ieee80211_channel *chans, u_int maxchans, int *nchans,
 856     u_int modeSelect, HAL_CTRY_CODE cc, HAL_REG_DOMAIN rd,
 857     HAL_BOOL enableExtendedChannels);
 858
 859 /*
 860  * Install the list of channels as the current operating regulatory
 861  * and setup related state according to the country code and sku.
 862  */
 863 extern  HAL_STATUS __ahdecl ath_hal_set_channels(struct ath_hal *,
 864     struct ieee80211_channel *chans, int nchans,
 865     HAL_CTRY_CODE cc, HAL_REG_DOMAIN regDmn);
 866
 867 /*
 868  * Calibrate noise floor data following a channel scan or similar.
 869  * This must be called prior retrieving noise floor data.
 870  */
 871 extern  void __ahdecl ath_hal_process_noisefloor(struct ath_hal *ah);
 872
 873 /*
 874  * Return bit mask of wireless modes supported by the hardware.
 875  */
 876 extern  u_int __ahdecl ath_hal_getwirelessmodes(struct ath_hal*);
 877
 878 /*
 879  * Calculate the transmit duration of a frame.
 880  */
 881 extern uint16_t __ahdecl ath_hal_computetxtime(struct ath_hal *,
 882                 const HAL_RATE_TABLE *rates, uint32_t frameLen,
 883                 uint16_t rateix, HAL_BOOL shortPreamble);
 884 #endif /* _ATH_AH_H_ */