sys/dev/netif/msk/if_msk.c

   1 /******************************************************************************
   2  *
   3  * Name   : sky2.c
   4  * Project: Gigabit Ethernet Driver for FreeBSD 5.x/6.x
   5  * Version: $Revision: 1.23 $
   6  * Date   : $Date: 2005/12/22 09:04:11 $
   7  * Purpose: Main driver source file
   8  *
   9  *****************************************************************************/
  10
  11 /******************************************************************************
  12  *
  13  *      LICENSE:
  14  *      Copyright (C) Marvell International Ltd. and/or its affiliates
  15  *
  16  *      The computer program files contained in this folder ("Files")
  17  *      are provided to you under the BSD-type license terms provided
  18  *      below, and any use of such Files and any derivative works
  19  *      thereof created by you shall be governed by the following terms
  20  *      and conditions:
  21  *
  22  *      - Redistributions of source code must retain the above copyright
  23  *        notice, this list of conditions and the following disclaimer.
  24  *      - Redistributions in binary form must reproduce the above
  25  *        copyright notice, this list of conditions and the following
  26  *        disclaimer in the documentation and/or other materials provided
  27  *        with the distribution.
  28  *      - Neither the name of Marvell nor the names of its contributors
  29  *        may be used to endorse or promote products derived from this
  30  *        software without specific prior written permission.
  31  *
  32  *      THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  33  *      "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  34  *      LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  35  *      FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE
  36  *      COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  37  *      INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  38  *      BUT NOT LIMITED TO, PROCUREMENT OF  SUBSTITUTE GOODS OR SERVICES;
  39  *      LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  40  *      HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  41  *      STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  42  *      ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  43  *      OF THE POSSIBILITY OF SUCH DAMAGE.
  44  *      /LICENSE
  45  *
  46  *****************************************************************************/
  47
  48 /*-
  49  * Copyright (c) 1997, 1998, 1999, 2000
  50  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
  51  *
  52  * Redistribution and use in source and binary forms, with or without
  53  * modification, are permitted provided that the following conditions
  54  * are met:
  55  * 1. Redistributions of source code must retain the above copyright
  56  *    notice, this list of conditions and the following disclaimer.
  57  * 2. Redistributions in binary form must reproduce the above copyright
  58  *    notice, this list of conditions and the following disclaimer in the
  59  *    documentation and/or other materials provided with the distribution.
  60  * 3. All advertising materials mentioning features or use of this software
  61  *    must display the following acknowledgement:
  62  *      This product includes software developed by Bill Paul.
  63  * 4. Neither the name of the author nor the names of any co-contributors
  64  *    may be used to endorse or promote products derived from this software
  65  *    without specific prior written permission.
  66  *
  67  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  68  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  69  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  70  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  71  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  72  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  73  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  74  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  75  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  76  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  77  * THE POSSIBILITY OF SUCH DAMAGE.
  78  */
  79 /*-
  80  * Copyright (c) 2003 Nathan L. Binkert <binkertn@umich.edu>
  81  *
  82  * Permission to use, copy, modify, and distribute this software for any
  83  * purpose with or without fee is hereby granted, provided that the above
  84  * copyright notice and this permission notice appear in all copies.
  85  *
  86  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  87  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  88  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  89  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  90  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  91  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  92  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  93  */
  94
  95 /* $FreeBSD: src/sys/dev/msk/if_msk.c,v 1.26 2007/12/05 09:41:58 remko Exp $ */
  96
  97 /*
  98  * Device driver for the Marvell Yukon II Ethernet controller.
  99  * Due to lack of documentation, this driver is based on the code from
 100  * sk(4) and Marvell's myk(4) driver for FreeBSD 5.x.
 101  */
 102
 103 #include <sys/param.h>
 104 #include <sys/endian.h>
 105 #include <sys/kernel.h>
 106 #include <sys/bus.h>
 107 #include <sys/in_cksum.h>
 108 #include <sys/interrupt.h>
 109 #include <sys/malloc.h>
 110 #include <sys/proc.h>
 111 #include <sys/rman.h>
 112 #include <sys/serialize.h>
 113 #include <sys/socket.h>
 114 #include <sys/sockio.h>
 115 #include <sys/sysctl.h>
 116
 117 #include <net/ethernet.h>
 118 #include <net/if.h>
 119 #include <net/bpf.h>
 120 #include <net/if_arp.h>
 121 #include <net/if_dl.h>
 122 #include <net/if_media.h>
 123 #include <net/ifq_var.h>
 124 #include <net/vlan/if_vlan_var.h>
 125
 126 #include <netinet/ip.h>
 127 #include <netinet/ip_var.h>
 128
 129 #include <dev/netif/mii_layer/miivar.h>
 130
 131 #include <bus/pci/pcireg.h>
 132 #include <bus/pci/pcivar.h>
 133
 134 #include "if_mskreg.h"
 135
 136 /* "device miibus" required.  See GENERIC if you get errors here. */
 137 #include "miibus_if.h"
 138
 139 #define MSK_CSUM_FEATURES       (CSUM_TCP | CSUM_UDP)
 140
 141 /*
 142  * Devices supported by this driver.
 143  */
 144 static const struct msk_product {
 145         uint16_t        msk_vendorid;
 146         uint16_t        msk_deviceid;
 147         const char      *msk_name;
 148 } msk_products[] = {
 149         { VENDORID_SK, DEVICEID_SK_YUKON2,
 150             "SK-9Sxx Gigabit Ethernet" },
 151         { VENDORID_SK, DEVICEID_SK_YUKON2_EXPR,
 152             "SK-9Exx Gigabit Ethernet"},
 153         { VENDORID_MARVELL, DEVICEID_MRVL_8021CU,
 154             "Marvell Yukon 88E8021CU Gigabit Ethernet" },
 155         { VENDORID_MARVELL, DEVICEID_MRVL_8021X,
 156             "Marvell Yukon 88E8021 SX/LX Gigabit Ethernet" },
 157         { VENDORID_MARVELL, DEVICEID_MRVL_8022CU,
 158             "Marvell Yukon 88E8022CU Gigabit Ethernet" },
 159         { VENDORID_MARVELL, DEVICEID_MRVL_8022X,
 160             "Marvell Yukon 88E8022 SX/LX Gigabit Ethernet" },
 161         { VENDORID_MARVELL, DEVICEID_MRVL_8061CU,
 162             "Marvell Yukon 88E8061CU Gigabit Ethernet" },
 163         { VENDORID_MARVELL, DEVICEID_MRVL_8061X,
 164             "Marvell Yukon 88E8061 SX/LX Gigabit Ethernet" },
 165         { VENDORID_MARVELL, DEVICEID_MRVL_8062CU,
 166             "Marvell Yukon 88E8062CU Gigabit Ethernet" },
 167         { VENDORID_MARVELL, DEVICEID_MRVL_8062X,
 168             "Marvell Yukon 88E8062 SX/LX Gigabit Ethernet" },
 169         { VENDORID_MARVELL, DEVICEID_MRVL_8035,
 170             "Marvell Yukon 88E8035 Fast Ethernet" },
 171         { VENDORID_MARVELL, DEVICEID_MRVL_8036,
 172             "Marvell Yukon 88E8036 Fast Ethernet" },
 173         { VENDORID_MARVELL, DEVICEID_MRVL_8038,
 174             "Marvell Yukon 88E8038 Fast Ethernet" },
 175         { VENDORID_MARVELL, DEVICEID_MRVL_8039,
 176             "Marvell Yukon 88E8039 Fast Ethernet" },
 177         { VENDORID_MARVELL, DEVICEID_MRVL_8040,
 178             "Marvell Yukon 88E8040 Fast Ethernet" },
 179         { VENDORID_MARVELL, DEVICEID_MRVL_8040T,
 180             "Marvell Yukon 88E8040T Fast Ethernet" },
 181         { VENDORID_MARVELL, DEVICEID_MRVL_8042,
 182             "Marvell Yukon 88E8042 Fast Ethernet" },
 183         { VENDORID_MARVELL, DEVICEID_MRVL_8048,
 184             "Marvell Yukon 88E8048 Fast Ethernet" },
 185         { VENDORID_MARVELL, DEVICEID_MRVL_4361,
 186             "Marvell Yukon 88E8050 Gigabit Ethernet" },
 187         { VENDORID_MARVELL, DEVICEID_MRVL_4360,
 188             "Marvell Yukon 88E8052 Gigabit Ethernet" },
 189         { VENDORID_MARVELL, DEVICEID_MRVL_4362,
 190             "Marvell Yukon 88E8053 Gigabit Ethernet" },
 191         { VENDORID_MARVELL, DEVICEID_MRVL_4363,
 192             "Marvell Yukon 88E8055 Gigabit Ethernet" },
 193         { VENDORID_MARVELL, DEVICEID_MRVL_4364,
 194             "Marvell Yukon 88E8056 Gigabit Ethernet" },
 195         { VENDORID_MARVELL, DEVICEID_MRVL_4365,
 196             "Marvell Yukon 88E8070 Gigabit Ethernet" },
 197         { VENDORID_MARVELL, DEVICEID_MRVL_436A,
 198             "Marvell Yukon 88E8058 Gigabit Ethernet" },
 199         { VENDORID_MARVELL, DEVICEID_MRVL_436B,
 200             "Marvell Yukon 88E8071 Gigabit Ethernet" },
 201         { VENDORID_MARVELL, DEVICEID_MRVL_436C,
 202             "Marvell Yukon 88E8072 Gigabit Ethernet" },
 203         { VENDORID_MARVELL, DEVICEID_MRVL_4380,
 204             "Marvell Yukon 88E8057 Gigabit Ethernet" },
 205         { VENDORID_MARVELL, DEVICEID_MRVL_4381,
 206             "Marvell Yukon 88E8059 Gigabit Ethernet" },
 207         { VENDORID_DLINK, DEVICEID_DLINK_DGE550SX,
 208             "D-Link 550SX Gigabit Ethernet" },
 209         { VENDORID_DLINK, DEVICEID_DLINK_DGE560T,
 210             "D-Link 560T Gigabit Ethernet" },
 211         { 0, 0, NULL }
 212 };
 213
 214 static const char *model_name[] = {
 215         "Yukon XL",
 216         "Yukon EC Ultra",
 217         "Yukon EX",
 218         "Yukon EC",
 219         "Yukon FE",
 220         "Yukon FE+",
 221         "Yukon Supreme",
 222         "Yukon Ultra 2",
 223         "Yukon Unknown",
 224         "Yukon Optima"
 225 };
 226
 227 static int      mskc_probe(device_t);
 228 static int      mskc_attach(device_t);
 229 static int      mskc_detach(device_t);
 230 static int      mskc_shutdown(device_t);
 231 static int      mskc_suspend(device_t);
 232 static int      mskc_resume(device_t);
 233 static void     mskc_intr(void *);
 234
 235 static void     mskc_reset(struct msk_softc *);
 236 static void     mskc_set_imtimer(struct msk_softc *);
 237 static void     mskc_intr_hwerr(struct msk_softc *);
 238 static int      mskc_handle_events(struct msk_softc *);
 239 static void     mskc_phy_power(struct msk_softc *, int);
 240 static int      mskc_setup_rambuffer(struct msk_softc *);
 241 static int      mskc_status_dma_alloc(struct msk_softc *);
 242 static void     mskc_status_dma_free(struct msk_softc *);
 243 static int      mskc_sysctl_proc_limit(SYSCTL_HANDLER_ARGS);
 244 static int      mskc_sysctl_intr_rate(SYSCTL_HANDLER_ARGS);
 245
 246 static int      msk_probe(device_t);
 247 static int      msk_attach(device_t);
 248 static int      msk_detach(device_t);
 249 static int      msk_miibus_readreg(device_t, int, int);
 250 static int      msk_miibus_writereg(device_t, int, int, int);
 251 static void     msk_miibus_statchg(device_t);
 252
 253 static void     msk_init(void *);
 254 static int      msk_ioctl(struct ifnet *, u_long, caddr_t, struct ucred *);
 255 static void     msk_start(struct ifnet *);
 256 static void     msk_watchdog(struct ifnet *);
 257 static int      msk_mediachange(struct ifnet *);
 258 static void     msk_mediastatus(struct ifnet *, struct ifmediareq *);
 259
 260 static void     msk_tick(void *);
 261 static void     msk_intr_phy(struct msk_if_softc *);
 262 static void     msk_intr_gmac(struct msk_if_softc *);
 263 static __inline void
 264                 msk_rxput(struct msk_if_softc *);
 265 static void     msk_handle_hwerr(struct msk_if_softc *, uint32_t);
 266 static void     msk_rxeof(struct msk_if_softc *, uint32_t, int,
 267                           struct mbuf_chain *);
 268 static void     msk_txeof(struct msk_if_softc *, int);
 269 static void     msk_set_prefetch(struct msk_softc *, int, bus_addr_t, uint32_t);
 270 static void     msk_set_rambuffer(struct msk_if_softc *);
 271 static void     msk_stop(struct msk_if_softc *);
 272
 273 static int      msk_txrx_dma_alloc(struct msk_if_softc *);
 274 static void     msk_txrx_dma_free(struct msk_if_softc *);
 275 static int      msk_init_rx_ring(struct msk_if_softc *);
 276 static void     msk_init_tx_ring(struct msk_if_softc *);
 277 static __inline void
 278                 msk_discard_rxbuf(struct msk_if_softc *, int);
 279 static int      msk_newbuf(struct msk_if_softc *, int, int);
 280 static int      msk_encap(struct msk_if_softc *, struct mbuf **);
 281
 282 #ifdef MSK_JUMBO
 283 static int msk_init_jumbo_rx_ring(struct msk_if_softc *);
 284 static __inline void msk_discard_jumbo_rxbuf(struct msk_if_softc *, int);
 285 static int msk_jumbo_newbuf(struct msk_if_softc *, int);
 286 static void msk_jumbo_rxeof(struct msk_if_softc *, uint32_t, int);
 287 static void *msk_jalloc(struct msk_if_softc *);
 288 static void msk_jfree(void *, void *);
 289 #endif
 290
 291 static int      msk_phy_readreg(struct msk_if_softc *, int, int);
 292 static int      msk_phy_writereg(struct msk_if_softc *, int, int, int);
 293
 294 static void     msk_rxfilter(struct msk_if_softc *);
 295 static void     msk_setvlan(struct msk_if_softc *, struct ifnet *);
 296 static void     msk_set_tx_stfwd(struct msk_if_softc *);
 297
 298 static int      msk_dmamem_create(device_t, bus_size_t, bus_dma_tag_t *,
 299                                   void **, bus_addr_t *, bus_dmamap_t *);
 300 static void     msk_dmamem_destroy(bus_dma_tag_t, void *, bus_dmamap_t);
 301
 302 static device_method_t mskc_methods[] = {
 303         /* Device interface */
 304         DEVMETHOD(device_probe,         mskc_probe),
 305         DEVMETHOD(device_attach,        mskc_attach),
 306         DEVMETHOD(device_detach,        mskc_detach),
 307         DEVMETHOD(device_suspend,       mskc_suspend),
 308         DEVMETHOD(device_resume,        mskc_resume),
 309         DEVMETHOD(device_shutdown,      mskc_shutdown),
 310
 311         /* bus interface */
 312         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 313         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 314
 315         { NULL, NULL }
 316 };
 317
 318 static DEFINE_CLASS_0(mskc, mskc_driver, mskc_methods, sizeof(struct msk_softc));
 319 static devclass_t mskc_devclass;
 320
 321 static device_method_t msk_methods[] = {
 322         /* Device interface */
 323         DEVMETHOD(device_probe,         msk_probe),
 324         DEVMETHOD(device_attach,        msk_attach),
 325         DEVMETHOD(device_detach,        msk_detach),
 326         DEVMETHOD(device_shutdown,      bus_generic_shutdown),
 327
 328         /* bus interface */
 329         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 330         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 331
 332         /* MII interface */
 333         DEVMETHOD(miibus_readreg,       msk_miibus_readreg),
 334         DEVMETHOD(miibus_writereg,      msk_miibus_writereg),
 335         DEVMETHOD(miibus_statchg,       msk_miibus_statchg),
 336
 337         { NULL, NULL }
 338 };
 339
 340 static DEFINE_CLASS_0(msk, msk_driver, msk_methods, sizeof(struct msk_if_softc));
 341 static devclass_t msk_devclass;
 342
 343 DECLARE_DUMMY_MODULE(if_msk);
 344 DRIVER_MODULE(if_msk, pci, mskc_driver, mskc_devclass, NULL, NULL);
 345 DRIVER_MODULE(if_msk, mskc, msk_driver, msk_devclass, NULL, NULL);
 346 DRIVER_MODULE(miibus, msk, miibus_driver, miibus_devclass, NULL, NULL);
 347
 348 static int      mskc_intr_rate = 0;
 349 static int      mskc_process_limit = MSK_PROC_DEFAULT;
 350
 351 TUNABLE_INT("hw.mskc.intr_rate", &mskc_intr_rate);
 352 TUNABLE_INT("hw.mskc.process_limit", &mskc_process_limit);
 353
 354 static int
 355 msk_miibus_readreg(device_t dev, int phy, int reg)
 356 {
 357         struct msk_if_softc *sc_if;
 358
 359         if (phy != PHY_ADDR_MARV)
 360                 return (0);
 361
 362         sc_if = device_get_softc(dev);
 363
 364         return (msk_phy_readreg(sc_if, phy, reg));
 365 }
 366
 367 static int
 368 msk_phy_readreg(struct msk_if_softc *sc_if, int phy, int reg)
 369 {
 370         struct msk_softc *sc;
 371         int i, val;
 372
 373         sc = sc_if->msk_softc;
 374
 375         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 376             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 377
 378         for (i = 0; i < MSK_TIMEOUT; i++) {
 379                 DELAY(1);
 380                 val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL);
 381                 if ((val & GM_SMI_CT_RD_VAL) != 0) {
 382                         val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_DATA);
 383                         break;
 384                 }
 385         }
 386
 387         if (i == MSK_TIMEOUT) {
 388                 if_printf(sc_if->msk_ifp, "phy failed to come ready\n");
 389                 val = 0;
 390         }
 391
 392         return (val);
 393 }
 394
 395 static int
 396 msk_miibus_writereg(device_t dev, int phy, int reg, int val)
 397 {
 398         struct msk_if_softc *sc_if;
 399
 400         if (phy != PHY_ADDR_MARV)
 401                 return (0);
 402
 403         sc_if = device_get_softc(dev);
 404
 405         return (msk_phy_writereg(sc_if, phy, reg, val));
 406 }
 407
 408 static int
 409 msk_phy_writereg(struct msk_if_softc *sc_if, int phy, int reg, int val)
 410 {
 411         struct msk_softc *sc;
 412         int i;
 413
 414         sc = sc_if->msk_softc;
 415
 416         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_DATA, val);
 417         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 418             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg));
 419         for (i = 0; i < MSK_TIMEOUT; i++) {
 420                 DELAY(1);
 421                 if ((GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL) &
 422                     GM_SMI_CT_BUSY) == 0)
 423                         break;
 424         }
 425         if (i == MSK_TIMEOUT)
 426                 if_printf(sc_if->msk_ifp, "phy write timeout\n");
 427
 428         return (0);
 429 }
 430
 431 static void
 432 msk_miibus_statchg(device_t dev)
 433 {
 434         struct msk_if_softc *sc_if;
 435         struct msk_softc *sc;
 436         struct mii_data *mii;
 437         struct ifnet *ifp;
 438         uint32_t gmac;
 439
 440         sc_if = device_get_softc(dev);
 441         sc = sc_if->msk_softc;
 442
 443         mii = device_get_softc(sc_if->msk_miibus);
 444         ifp = sc_if->msk_ifp;
 445
 446         sc_if->msk_link = 0;
 447         if ((mii->mii_media_status & (IFM_AVALID | IFM_ACTIVE)) ==
 448             (IFM_AVALID | IFM_ACTIVE)) {
 449                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 450                 case IFM_10_T:
 451                 case IFM_100_TX:
 452                         sc_if->msk_link = 1;
 453                         break;
 454                 case IFM_1000_T:
 455                 case IFM_1000_SX:
 456                 case IFM_1000_LX:
 457                 case IFM_1000_CX:
 458                         if ((sc_if->msk_flags & MSK_FLAG_FASTETHER) == 0)
 459                                 sc_if->msk_link = 1;
 460                         break;
 461                 }
 462         }
 463
 464         if (sc_if->msk_link != 0) {
 465                 /* Enable Tx FIFO Underrun. */
 466                 CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK),
 467                     GM_IS_TX_FF_UR | GM_IS_RX_FF_OR);
 468                 /*
 469                  * Because mii(4) notify msk(4) that it detected link status
 470                  * change, there is no need to enable automatic
 471                  * speed/flow-control/duplex updates.
 472                  */
 473                 gmac = GM_GPCR_AU_ALL_DIS;
 474                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 475                 case IFM_1000_SX:
 476                 case IFM_1000_T:
 477                         gmac |= GM_GPCR_SPEED_1000;
 478                         break;
 479                 case IFM_100_TX:
 480                         gmac |= GM_GPCR_SPEED_100;
 481                         break;
 482                 case IFM_10_T:
 483                         break;
 484                 }
 485
 486                 if ((mii->mii_media_active & IFM_GMASK) & IFM_FDX)
 487                         gmac |= GM_GPCR_DUP_FULL;
 488                 else
 489                         gmac |= GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS;
 490                 /* Disable Rx flow control. */
 491                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG0) == 0)
 492                         gmac |= GM_GPCR_FC_RX_DIS;
 493                 /* Disable Tx flow control. */
 494                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG1) == 0)
 495                         gmac |= GM_GPCR_FC_TX_DIS;
 496                 gmac |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 497                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 498                 /* Read again to ensure writing. */
 499                 GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 500
 501                 gmac = GMC_PAUSE_OFF;
 502                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG0) &&
 503                     ((mii->mii_media_active & IFM_GMASK) & IFM_FDX))
 504                         gmac = GMC_PAUSE_ON;
 505                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), gmac);
 506
 507                 /* Enable PHY interrupt for FIFO underrun/overflow. */
 508                 msk_phy_writereg(sc_if, PHY_ADDR_MARV,
 509                     PHY_MARV_INT_MASK, PHY_M_IS_FIFO_ERROR);
 510         } else {
 511                 /*
 512                  * Link state changed to down.
 513                  * Disable PHY interrupts.
 514                  */
 515                 msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
 516                 /* Disable Rx/Tx MAC. */
 517                 gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 518                 if (gmac & (GM_GPCR_RX_ENA | GM_GPCR_TX_ENA)) {
 519                         gmac &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
 520                         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 521                         /* Read again to ensure writing. */
 522                         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 523                 }
 524         }
 525 }
 526
 527 static void
 528 msk_rxfilter(struct msk_if_softc *sc_if)
 529 {
 530         struct msk_softc *sc;
 531         struct ifnet *ifp;
 532         struct ifmultiaddr *ifma;
 533         uint32_t mchash[2];
 534         uint32_t crc;
 535         uint16_t mode;
 536
 537         sc = sc_if->msk_softc;
 538         ifp = sc_if->msk_ifp;
 539
 540         bzero(mchash, sizeof(mchash));
 541         mode = GMAC_READ_2(sc, sc_if->msk_port, GM_RX_CTRL);
 542         if ((ifp->if_flags & IFF_PROMISC) != 0) {
 543                 mode &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
 544         } else if ((ifp->if_flags & IFF_ALLMULTI) != 0) {
 545                 mode |= (GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
 546                 mchash[0] = 0xffff;
 547                 mchash[1] = 0xffff;
 548         } else {
 549                 mode |= GM_RXCR_UCF_ENA;
 550                 TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
 551                         if (ifma->ifma_addr->sa_family != AF_LINK)
 552                                 continue;
 553                         crc = ether_crc32_be(LLADDR((struct sockaddr_dl *)
 554                             ifma->ifma_addr), ETHER_ADDR_LEN);
 555                         /* Just want the 6 least significant bits. */
 556                         crc &= 0x3f;
 557                         /* Set the corresponding bit in the hash table. */
 558                         mchash[crc >> 5] |= 1 << (crc & 0x1f);
 559                 }
 560                 if (mchash[0] != 0 || mchash[1] != 0)
 561                         mode |= GM_RXCR_MCF_ENA;
 562         }
 563
 564         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H1,
 565             mchash[0] & 0xffff);
 566         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H2,
 567             (mchash[0] >> 16) & 0xffff);
 568         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H3,
 569             mchash[1] & 0xffff);
 570         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H4,
 571             (mchash[1] >> 16) & 0xffff);
 572         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, mode);
 573 }
 574
 575 static void
 576 msk_setvlan(struct msk_if_softc *sc_if, struct ifnet *ifp)
 577 {
 578         struct msk_softc *sc;
 579
 580         sc = sc_if->msk_softc;
 581         if ((ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
 582                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 583                     RX_VLAN_STRIP_ON);
 584                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 585                     TX_VLAN_TAG_ON);
 586         } else {
 587                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 588                     RX_VLAN_STRIP_OFF);
 589                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 590                     TX_VLAN_TAG_OFF);
 591         }
 592 }
 593
 594 static int
 595 msk_init_rx_ring(struct msk_if_softc *sc_if)
 596 {
 597         struct msk_ring_data *rd;
 598         struct msk_rxdesc *rxd;
 599         int i, prod;
 600
 601         sc_if->msk_cdata.msk_rx_cons = 0;
 602         sc_if->msk_cdata.msk_rx_prod = 0;
 603         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 604
 605         rd = &sc_if->msk_rdata;
 606         bzero(rd->msk_rx_ring, sizeof(struct msk_rx_desc) * MSK_RX_RING_CNT);
 607         prod = sc_if->msk_cdata.msk_rx_prod;
 608         for (i = 0; i < MSK_RX_RING_CNT; i++) {
 609                 rxd = &sc_if->msk_cdata.msk_rxdesc[prod];
 610                 rxd->rx_m = NULL;
 611                 rxd->rx_le = &rd->msk_rx_ring[prod];
 612                 if (msk_newbuf(sc_if, prod, 1) != 0)
 613                         return (ENOBUFS);
 614                 MSK_INC(prod, MSK_RX_RING_CNT);
 615         }
 616
 617         /* Update prefetch unit. */
 618         sc_if->msk_cdata.msk_rx_prod = MSK_RX_RING_CNT - 1;
 619         CSR_WRITE_2(sc_if->msk_softc,
 620             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 621             sc_if->msk_cdata.msk_rx_prod);
 622
 623         return (0);
 624 }
 625
 626 #ifdef MSK_JUMBO
 627 static int
 628 msk_init_jumbo_rx_ring(struct msk_if_softc *sc_if)
 629 {
 630         struct msk_ring_data *rd;
 631         struct msk_rxdesc *rxd;
 632         int i, prod;
 633
 634         MSK_IF_LOCK_ASSERT(sc_if);
 635
 636         sc_if->msk_cdata.msk_rx_cons = 0;
 637         sc_if->msk_cdata.msk_rx_prod = 0;
 638         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 639
 640         rd = &sc_if->msk_rdata;
 641         bzero(rd->msk_jumbo_rx_ring,
 642             sizeof(struct msk_rx_desc) * MSK_JUMBO_RX_RING_CNT);
 643         prod = sc_if->msk_cdata.msk_rx_prod;
 644         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
 645                 rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[prod];
 646                 rxd->rx_m = NULL;
 647                 rxd->rx_le = &rd->msk_jumbo_rx_ring[prod];
 648                 if (msk_jumbo_newbuf(sc_if, prod) != 0)
 649                         return (ENOBUFS);
 650                 MSK_INC(prod, MSK_JUMBO_RX_RING_CNT);
 651         }
 652
 653         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
 654             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
 655             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 656
 657         sc_if->msk_cdata.msk_rx_prod = MSK_JUMBO_RX_RING_CNT - 1;
 658         CSR_WRITE_2(sc_if->msk_softc,
 659             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 660             sc_if->msk_cdata.msk_rx_prod);
 661
 662         return (0);
 663 }
 664 #endif
 665
 666 static void
 667 msk_init_tx_ring(struct msk_if_softc *sc_if)
 668 {
 669         struct msk_ring_data *rd;
 670         struct msk_txdesc *txd;
 671         int i;
 672
 673         sc_if->msk_cdata.msk_tx_prod = 0;
 674         sc_if->msk_cdata.msk_tx_cons = 0;
 675         sc_if->msk_cdata.msk_tx_cnt = 0;
 676
 677         rd = &sc_if->msk_rdata;
 678         bzero(rd->msk_tx_ring, sizeof(struct msk_tx_desc) * MSK_TX_RING_CNT);
 679         for (i = 0; i < MSK_TX_RING_CNT; i++) {
 680                 txd = &sc_if->msk_cdata.msk_txdesc[i];
 681                 txd->tx_m = NULL;
 682                 txd->tx_le = &rd->msk_tx_ring[i];
 683         }
 684 }
 685
 686 static __inline void
 687 msk_discard_rxbuf(struct msk_if_softc *sc_if, int idx)
 688 {
 689         struct msk_rx_desc *rx_le;
 690         struct msk_rxdesc *rxd;
 691         struct mbuf *m;
 692
 693         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 694         m = rxd->rx_m;
 695         rx_le = rxd->rx_le;
 696         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 697 }
 698
 699 #ifdef MSK_JUMBO
 700 static __inline void
 701 msk_discard_jumbo_rxbuf(struct msk_if_softc *sc_if, int idx)
 702 {
 703         struct msk_rx_desc *rx_le;
 704         struct msk_rxdesc *rxd;
 705         struct mbuf *m;
 706
 707         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 708         m = rxd->rx_m;
 709         rx_le = rxd->rx_le;
 710         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 711 }
 712 #endif
 713
 714 static int
 715 msk_newbuf(struct msk_if_softc *sc_if, int idx, int init)
 716 {
 717         struct msk_rx_desc *rx_le;
 718         struct msk_rxdesc *rxd;
 719         struct mbuf *m;
 720         bus_dma_segment_t seg;
 721         bus_dmamap_t map;
 722         int error, nseg;
 723
 724         m = m_getcl(init ? MB_WAIT : MB_DONTWAIT, MT_DATA, M_PKTHDR);
 725         if (m == NULL)
 726                 return (ENOBUFS);
 727
 728         m->m_len = m->m_pkthdr.len = MCLBYTES;
 729         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
 730                 m_adj(m, ETHER_ALIGN);
 731
 732         error = bus_dmamap_load_mbuf_segment(sc_if->msk_cdata.msk_rx_tag,
 733                         sc_if->msk_cdata.msk_rx_sparemap,
 734                         m, &seg, 1, &nseg, BUS_DMA_NOWAIT);
 735         if (error) {
 736                 m_freem(m);
 737                 if (init)
 738                         if_printf(&sc_if->arpcom.ac_if, "can't load RX mbuf\n");
 739                 return (error);
 740         }
 741
 742         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 743         if (rxd->rx_m != NULL) {
 744                 bus_dmamap_sync(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap,
 745                     BUS_DMASYNC_POSTREAD);
 746                 bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap);
 747         }
 748
 749         map = rxd->rx_dmamap;
 750         rxd->rx_dmamap = sc_if->msk_cdata.msk_rx_sparemap;
 751         sc_if->msk_cdata.msk_rx_sparemap = map;
 752
 753         rxd->rx_m = m;
 754         rx_le = rxd->rx_le;
 755         rx_le->msk_addr = htole32(MSK_ADDR_LO(seg.ds_addr));
 756         rx_le->msk_control = htole32(seg.ds_len | OP_PACKET | HW_OWNER);
 757
 758         return (0);
 759 }
 760
 761 #ifdef MSK_JUMBO
 762 static int
 763 msk_jumbo_newbuf(struct msk_if_softc *sc_if, int idx)
 764 {
 765         struct msk_rx_desc *rx_le;
 766         struct msk_rxdesc *rxd;
 767         struct mbuf *m;
 768         bus_dma_segment_t segs[1];
 769         bus_dmamap_t map;
 770         int nsegs;
 771         void *buf;
 772
 773         MGETHDR(m, M_DONTWAIT, MT_DATA);
 774         if (m == NULL)
 775                 return (ENOBUFS);
 776         buf = msk_jalloc(sc_if);
 777         if (buf == NULL) {
 778                 m_freem(m);
 779                 return (ENOBUFS);
 780         }
 781         /* Attach the buffer to the mbuf. */
 782         MEXTADD(m, buf, MSK_JLEN, msk_jfree, (struct msk_if_softc *)sc_if, 0,
 783             EXT_NET_DRV);
 784         if ((m->m_flags & M_EXT) == 0) {
 785                 m_freem(m);
 786                 return (ENOBUFS);
 787         }
 788         m->m_pkthdr.len = m->m_len = MSK_JLEN;
 789         m_adj(m, ETHER_ALIGN);
 790
 791         if (bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_jumbo_rx_tag,
 792             sc_if->msk_cdata.msk_jumbo_rx_sparemap, m, segs, &nsegs,
 793             BUS_DMA_NOWAIT) != 0) {
 794                 m_freem(m);
 795                 return (ENOBUFS);
 796         }
 797         KASSERT(nsegs == 1, ("%s: %d segments returned!", __func__, nsegs));
 798
 799         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 800         if (rxd->rx_m != NULL) {
 801                 bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
 802                     rxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
 803                 bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
 804                     rxd->rx_dmamap);
 805         }
 806         map = rxd->rx_dmamap;
 807         rxd->rx_dmamap = sc_if->msk_cdata.msk_jumbo_rx_sparemap;
 808         sc_if->msk_cdata.msk_jumbo_rx_sparemap = map;
 809         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag, rxd->rx_dmamap,
 810             BUS_DMASYNC_PREREAD);
 811         rxd->rx_m = m;
 812         rx_le = rxd->rx_le;
 813         rx_le->msk_addr = htole32(MSK_ADDR_LO(segs[0].ds_addr));
 814         rx_le->msk_control =
 815             htole32(segs[0].ds_len | OP_PACKET | HW_OWNER);
 816
 817         return (0);
 818 }
 819 #endif
 820
 821 /*
 822  * Set media options.
 823  */
 824 static int
 825 msk_mediachange(struct ifnet *ifp)
 826 {
 827         struct msk_if_softc *sc_if = ifp->if_softc;
 828         struct mii_data *mii;
 829         int error;
 830
 831         mii = device_get_softc(sc_if->msk_miibus);
 832         error = mii_mediachg(mii);
 833
 834         return (error);
 835 }
 836
 837 /*
 838  * Report current media status.
 839  */
 840 static void
 841 msk_mediastatus(struct ifnet *ifp, struct ifmediareq *ifmr)
 842 {
 843         struct msk_if_softc *sc_if = ifp->if_softc;
 844         struct mii_data *mii;
 845
 846         mii = device_get_softc(sc_if->msk_miibus);
 847         mii_pollstat(mii);
 848
 849         ifmr->ifm_active = mii->mii_media_active;
 850         ifmr->ifm_status = mii->mii_media_status;
 851 }
 852
 853 static int
 854 msk_ioctl(struct ifnet *ifp, u_long command, caddr_t data, struct ucred *cr)
 855 {
 856         struct msk_if_softc *sc_if;
 857         struct ifreq *ifr;
 858         struct mii_data *mii;
 859         int error, mask;
 860
 861         sc_if = ifp->if_softc;
 862         ifr = (struct ifreq *)data;
 863         error = 0;
 864
 865         switch(command) {
 866         case SIOCSIFMTU:
 867 #ifdef MSK_JUMBO
 868                 if (ifr->ifr_mtu > MSK_JUMBO_MTU || ifr->ifr_mtu < ETHERMIN) {
 869                         error = EINVAL;
 870                         break;
 871                 }
 872                 if (sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_FE &&
 873                     ifr->ifr_mtu > MSK_MAX_FRAMELEN) {
 874                         error = EINVAL;
 875                         break;
 876                 }
 877                 ifp->if_mtu = ifr->ifr_mtu;
 878                 if ((ifp->if_flags & IFF_RUNNING) != 0)
 879                         msk_init(sc_if);
 880 #else
 881                 error = EOPNOTSUPP;
 882 #endif
 883                 break;
 884
 885         case SIOCSIFFLAGS:
 886                 if (ifp->if_flags & IFF_UP) {
 887                         if (ifp->if_flags & IFF_RUNNING) {
 888                                 if (((ifp->if_flags ^ sc_if->msk_if_flags)
 889                                     & (IFF_PROMISC | IFF_ALLMULTI)) != 0)
 890                                         msk_rxfilter(sc_if);
 891                         } else {
 892                                 if (sc_if->msk_detach == 0)
 893                                         msk_init(sc_if);
 894                         }
 895                 } else {
 896                         if (ifp->if_flags & IFF_RUNNING)
 897                                 msk_stop(sc_if);
 898                 }
 899                 sc_if->msk_if_flags = ifp->if_flags;
 900                 break;
 901
 902         case SIOCADDMULTI:
 903         case SIOCDELMULTI:
 904                 if (ifp->if_flags & IFF_RUNNING)
 905                         msk_rxfilter(sc_if);
 906                 break;
 907
 908         case SIOCGIFMEDIA:
 909         case SIOCSIFMEDIA:
 910                 mii = device_get_softc(sc_if->msk_miibus);
 911                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
 912                 break;
 913
 914         case SIOCSIFCAP:
 915                 mask = ifr->ifr_reqcap ^ ifp->if_capenable;
 916                 if ((mask & IFCAP_TXCSUM) != 0) {
 917                         ifp->if_capenable ^= IFCAP_TXCSUM;
 918                         if ((IFCAP_TXCSUM & ifp->if_capenable) != 0 &&
 919                             (IFCAP_TXCSUM & ifp->if_capabilities) != 0)
 920                                 ifp->if_hwassist |= MSK_CSUM_FEATURES;
 921                         else
 922                                 ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
 923                 }
 924 #ifdef notyet
 925                 if ((mask & IFCAP_VLAN_HWTAGGING) != 0) {
 926                         ifp->if_capenable ^= IFCAP_VLAN_HWTAGGING;
 927                         msk_setvlan(sc_if, ifp);
 928                 }
 929 #endif
 930
 931                 if (sc_if->msk_framesize > MSK_MAX_FRAMELEN &&
 932                     sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_EC_U) {
 933                         /*
 934                          * In Yukon EC Ultra, TSO & checksum offload is not
 935                          * supported for jumbo frame.
 936                          */
 937                         ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
 938                         ifp->if_capenable &= ~IFCAP_TXCSUM;
 939                 }
 940                 break;
 941
 942         default:
 943                 error = ether_ioctl(ifp, command, data);
 944                 break;
 945         }
 946
 947         return (error);
 948 }
 949
 950 static int
 951 mskc_probe(device_t dev)
 952 {
 953         const struct msk_product *mp;
 954         uint16_t vendor, devid;
 955
 956         vendor = pci_get_vendor(dev);
 957         devid = pci_get_device(dev);
 958         for (mp = msk_products; mp->msk_name != NULL; ++mp) {
 959                 if (vendor == mp->msk_vendorid && devid == mp->msk_deviceid) {
 960                         device_set_desc(dev, mp->msk_name);
 961                         return (0);
 962                 }
 963         }
 964         return (ENXIO);
 965 }
 966
 967 static int
 968 mskc_setup_rambuffer(struct msk_softc *sc)
 969 {
 970         int next;
 971         int i;
 972
 973         /* Get adapter SRAM size. */
 974         sc->msk_ramsize = CSR_READ_1(sc, B2_E_0) * 4;
 975         if (bootverbose) {
 976                 device_printf(sc->msk_dev,
 977                     "RAM buffer size : %dKB\n", sc->msk_ramsize);
 978         }
 979         if (sc->msk_ramsize == 0)
 980                 return (0);
 981         sc->msk_pflags |= MSK_FLAG_RAMBUF;
 982
 983         /*
 984          * Give receiver 2/3 of memory and round down to the multiple
 985          * of 1024. Tx/Rx RAM buffer size of Yukon II shoud be multiple
 986          * of 1024.
 987          */
 988         sc->msk_rxqsize = rounddown((sc->msk_ramsize * 1024 * 2) / 3, 1024);
 989         sc->msk_txqsize = (sc->msk_ramsize * 1024) - sc->msk_rxqsize;
 990         for (i = 0, next = 0; i < sc->msk_num_port; i++) {
 991                 sc->msk_rxqstart[i] = next;
 992                 sc->msk_rxqend[i] = next + sc->msk_rxqsize - 1;
 993                 next = sc->msk_rxqend[i] + 1;
 994                 sc->msk_txqstart[i] = next;
 995                 sc->msk_txqend[i] = next + sc->msk_txqsize - 1;
 996                 next = sc->msk_txqend[i] + 1;
 997                 if (bootverbose) {
 998                         device_printf(sc->msk_dev,
 999                             "Port %d : Rx Queue %dKB(0x%08x:0x%08x)\n", i,
1000                             sc->msk_rxqsize / 1024, sc->msk_rxqstart[i],
1001                             sc->msk_rxqend[i]);
1002                         device_printf(sc->msk_dev,
1003                             "Port %d : Tx Queue %dKB(0x%08x:0x%08x)\n", i,
1004                             sc->msk_txqsize / 1024, sc->msk_txqstart[i],
1005                             sc->msk_txqend[i]);
1006                 }
1007         }
1008
1009         return (0);
1010 }
1011
1012 static void
1013 mskc_phy_power(struct msk_softc *sc, int mode)
1014 {
1015         uint32_t our, val;
1016         int i;
1017
1018         switch (mode) {
1019         case MSK_PHY_POWERUP:
1020                 /* Switch power to VCC (WA for VAUX problem). */
1021                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1022                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
1023                 /* Disable Core Clock Division, set Clock Select to 0. */
1024                 CSR_WRITE_4(sc, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
1025
1026                 val = 0;
1027                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1028                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1029                         /* Enable bits are inverted. */
1030                         val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1031                               Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1032                               Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1033                 }
1034                 /*
1035                  * Enable PCI & Core Clock, enable clock gating for both Links.
1036                  */
1037                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1038
1039                 our = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1040                 our &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
1041                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
1042                         if (sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1043                                 /* Deassert Low Power for 1st PHY. */
1044                                 our |= PCI_Y2_PHY1_COMA;
1045                                 if (sc->msk_num_port > 1)
1046                                         our |= PCI_Y2_PHY2_COMA;
1047                         }
1048                 }
1049                 if (sc->msk_hw_id == CHIP_ID_YUKON_EC_U ||
1050                     sc->msk_hw_id == CHIP_ID_YUKON_EX ||
1051                     sc->msk_hw_id >= CHIP_ID_YUKON_FE_P) {
1052                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_4);
1053                         val &= (PCI_FORCE_ASPM_REQUEST |
1054                             PCI_ASPM_GPHY_LINK_DOWN | PCI_ASPM_INT_FIFO_EMPTY |
1055                             PCI_ASPM_CLKRUN_REQUEST);
1056                         /* Set all bits to 0 except bits 15..12. */
1057                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_4, val);
1058                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_5);
1059                         val &= PCI_CTL_TIM_VMAIN_AV_MSK;
1060                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_5, val);
1061                         CSR_PCI_WRITE_4(sc, PCI_CFG_REG_1, 0);
1062                         CSR_WRITE_2(sc, B0_CTST, Y2_HW_WOL_ON);
1063                         /*
1064                          * Disable status race, workaround for
1065                          * Yukon EC Ultra & Yukon EX.
1066                          */
1067                         val = CSR_READ_4(sc, B2_GP_IO);
1068                         val |= GLB_GPIO_STAT_RACE_DIS;
1069                         CSR_WRITE_4(sc, B2_GP_IO, val);
1070                         CSR_READ_4(sc, B2_GP_IO);
1071                 }
1072                 /* Release PHY from PowerDown/COMA mode. */
1073                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, our);
1074
1075                 for (i = 0; i < sc->msk_num_port; i++) {
1076                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1077                             GMLC_RST_SET);
1078                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1079                             GMLC_RST_CLR);
1080                 }
1081                 break;
1082         case MSK_PHY_POWERDOWN:
1083                 val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1084                 val |= PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD;
1085                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1086                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1087                         val &= ~PCI_Y2_PHY1_COMA;
1088                         if (sc->msk_num_port > 1)
1089                                 val &= ~PCI_Y2_PHY2_COMA;
1090                 }
1091                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1092
1093                 val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1094                       Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1095                       Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1096                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1097                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1098                         /* Enable bits are inverted. */
1099                         val = 0;
1100                 }
1101                 /*
1102                  * Disable PCI & Core Clock, disable clock gating for
1103                  * both Links.
1104                  */
1105                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1106                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1107                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
1108                 break;
1109         default:
1110                 break;
1111         }
1112 }
1113
1114 static void
1115 mskc_reset(struct msk_softc *sc)
1116 {
1117         bus_addr_t addr;
1118         uint16_t status;
1119         uint32_t val;
1120         int i;
1121
1122         /* Disable ASF. */
1123         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
1124                 status = CSR_READ_2(sc, B28_Y2_ASF_HCU_CCSR);
1125                 /* Clear AHB bridge & microcontroller reset. */
1126                 status &= ~(Y2_ASF_HCU_CCSR_AHB_RST |
1127                     Y2_ASF_HCU_CCSR_CPU_RST_MODE);
1128                 /* Clear ASF microcontroller state. */
1129                 status &= ~ Y2_ASF_HCU_CCSR_UC_STATE_MSK;
1130                 CSR_WRITE_2(sc, B28_Y2_ASF_HCU_CCSR, status);
1131         } else {
1132                 CSR_WRITE_1(sc, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
1133         }
1134         CSR_WRITE_2(sc, B0_CTST, Y2_ASF_DISABLE);
1135
1136         /*
1137          * Since we disabled ASF, S/W reset is required for Power Management.
1138          */
1139         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1140         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1141
1142         /* Clear all error bits in the PCI status register. */
1143         status = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
1144         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1145
1146         pci_write_config(sc->msk_dev, PCIR_STATUS, status |
1147             PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
1148             PCIM_STATUS_RTABORT | PCIM_STATUS_PERRREPORT, 2);
1149         CSR_WRITE_2(sc, B0_CTST, CS_MRST_CLR);
1150
1151         switch (sc->msk_bustype) {
1152         case MSK_PEX_BUS:
1153                 /* Clear all PEX errors. */
1154                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
1155                 val = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
1156                 if ((val & PEX_RX_OV) != 0) {
1157                         sc->msk_intrmask &= ~Y2_IS_HW_ERR;
1158                         sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
1159                 }
1160                 break;
1161         case MSK_PCI_BUS:
1162         case MSK_PCIX_BUS:
1163                 /* Set Cache Line Size to 2(8bytes) if configured to 0. */
1164                 val = pci_read_config(sc->msk_dev, PCIR_CACHELNSZ, 1);
1165                 if (val == 0)
1166                         pci_write_config(sc->msk_dev, PCIR_CACHELNSZ, 2, 1);
1167                 if (sc->msk_bustype == MSK_PCIX_BUS) {
1168                         /* Set Cache Line Size opt. */
1169                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1170                         val |= PCI_CLS_OPT;
1171                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1172                 }
1173                 break;
1174         }
1175         /* Set PHY power state. */
1176         mskc_phy_power(sc, MSK_PHY_POWERUP);
1177
1178         /* Reset GPHY/GMAC Control */
1179         for (i = 0; i < sc->msk_num_port; i++) {
1180                 /* GPHY Control reset. */
1181                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_SET);
1182                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_CLR);
1183                 /* GMAC Control reset. */
1184                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_SET);
1185                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_CLR);
1186                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_F_LOOPB_OFF);
1187                 if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
1188                         CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL),
1189                             GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
1190                             GMC_BYP_RETR_ON);
1191                 }
1192         }
1193         if (sc->msk_hw_id == CHIP_ID_YUKON_OPT && sc->msk_hw_rev == 0) {
1194                 /* Disable PCIe PHY powerdown(reg 0x80, bit7). */
1195                 CSR_WRITE_4(sc, Y2_PEX_PHY_DATA, (0x0080 << 16) | 0x0080);
1196         }
1197         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1198
1199         /* LED On. */
1200         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_ON);
1201
1202         /* Clear TWSI IRQ. */
1203         CSR_WRITE_4(sc, B2_I2C_IRQ, I2C_CLR_IRQ);
1204
1205         /* Turn off hardware timer. */
1206         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_STOP);
1207         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_CLR_IRQ);
1208
1209         /* Turn off descriptor polling. */
1210         CSR_WRITE_1(sc, B28_DPT_CTRL, DPT_STOP);
1211
1212         /* Turn off time stamps. */
1213         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_STOP);
1214         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1215
1216         if (sc->msk_hw_id == CHIP_ID_YUKON_XL ||
1217             sc->msk_hw_id == CHIP_ID_YUKON_EC ||
1218             sc->msk_hw_id == CHIP_ID_YUKON_FE) {
1219                 /* Configure timeout values. */
1220                 for (i = 0; i < sc->msk_num_port; i++) {
1221                         CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL),
1222                             RI_RST_SET);
1223                         CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL),
1224                             RI_RST_CLR);
1225                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R1),
1226                             MSK_RI_TO_53);
1227                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA1),
1228                             MSK_RI_TO_53);
1229                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS1),
1230                             MSK_RI_TO_53);
1231                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R1),
1232                             MSK_RI_TO_53);
1233                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA1),
1234                             MSK_RI_TO_53);
1235                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS1),
1236                             MSK_RI_TO_53);
1237                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R2),
1238                             MSK_RI_TO_53);
1239                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA2),
1240                             MSK_RI_TO_53);
1241                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS2),
1242                             MSK_RI_TO_53);
1243                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R2),
1244                             MSK_RI_TO_53);
1245                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA2),
1246                             MSK_RI_TO_53);
1247                         CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS2),
1248                             MSK_RI_TO_53);
1249                 }
1250         }
1251
1252         /* Disable all interrupts. */
1253         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
1254         CSR_READ_4(sc, B0_HWE_IMSK);
1255         CSR_WRITE_4(sc, B0_IMSK, 0);
1256         CSR_READ_4(sc, B0_IMSK);
1257
1258         /*
1259          * On dual port PCI-X card, there is an problem where status
1260          * can be received out of order due to split transactions.
1261          */
1262         if (sc->msk_pcixcap != 0 && sc->msk_num_port > 1) {
1263                 uint16_t pcix_cmd;
1264
1265                 pcix_cmd = pci_read_config(sc->msk_dev,
1266                     sc->msk_pcixcap + PCIXR_COMMAND, 2);
1267                 /* Clear Max Outstanding Split Transactions. */
1268                 pcix_cmd &= ~PCIXM_COMMAND_MAX_SPLITS;
1269                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1270                 pci_write_config(sc->msk_dev,
1271                     sc->msk_pcixcap + PCIXR_COMMAND, pcix_cmd, 2);
1272                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1273         }
1274         if (sc->msk_pciecap != 0) {
1275                 /* Change Max. Read Request Size to 2048 bytes. */
1276                 if (pcie_get_max_readrq(sc->msk_dev) ==
1277                     PCIEM_DEVCTL_MAX_READRQ_512) {
1278                         pcie_set_max_readrq(sc->msk_dev,
1279                             PCIEM_DEVCTL_MAX_READRQ_2048);
1280                 }
1281         }
1282
1283         /* Clear status list. */
1284         bzero(sc->msk_stat_ring,
1285             sizeof(struct msk_stat_desc) * MSK_STAT_RING_CNT);
1286         sc->msk_stat_cons = 0;
1287         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_SET);
1288         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_CLR);
1289         /* Set the status list base address. */
1290         addr = sc->msk_stat_ring_paddr;
1291         CSR_WRITE_4(sc, STAT_LIST_ADDR_LO, MSK_ADDR_LO(addr));
1292         CSR_WRITE_4(sc, STAT_LIST_ADDR_HI, MSK_ADDR_HI(addr));
1293         /* Set the status list last index. */
1294         CSR_WRITE_2(sc, STAT_LAST_IDX, MSK_STAT_RING_CNT - 1);
1295         if (sc->msk_hw_id == CHIP_ID_YUKON_EC &&
1296             sc->msk_hw_rev == CHIP_REV_YU_EC_A1) {
1297                 /* WA for dev. #4.3 */
1298                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, ST_TXTH_IDX_MASK);
1299                 /* WA for dev. #4.18 */
1300                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x21);
1301                 CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x07);
1302         } else {
1303                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, 0x0a);
1304                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x10);
1305                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1306                     sc->msk_hw_rev == CHIP_REV_YU_XL_A0)
1307                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x04);
1308                 else
1309                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x10);
1310                 CSR_WRITE_4(sc, STAT_ISR_TIMER_INI, 0x0190);
1311         }
1312         /*
1313          * Use default value for STAT_ISR_TIMER_INI, STAT_LEV_TIMER_INI.
1314          */
1315         CSR_WRITE_4(sc, STAT_TX_TIMER_INI, MSK_USECS(sc, 1000));
1316
1317         /* Enable status unit. */
1318         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_OP_ON);
1319
1320         CSR_WRITE_1(sc, STAT_TX_TIMER_CTRL, TIM_START);
1321         CSR_WRITE_1(sc, STAT_LEV_TIMER_CTRL, TIM_START);
1322         CSR_WRITE_1(sc, STAT_ISR_TIMER_CTRL, TIM_START);
1323 }
1324
1325 static int
1326 msk_probe(device_t dev)
1327 {
1328         struct msk_softc *sc = device_get_softc(device_get_parent(dev));
1329         char desc[100];
1330
1331         /*
1332          * Not much to do here. We always know there will be
1333          * at least one GMAC present, and if there are two,
1334          * mskc_attach() will create a second device instance
1335          * for us.
1336          */
1337         ksnprintf(desc, sizeof(desc),
1338             "Marvell Technology Group Ltd. %s Id 0x%02x Rev 0x%02x",
1339             model_name[sc->msk_hw_id - CHIP_ID_YUKON_XL], sc->msk_hw_id,
1340             sc->msk_hw_rev);
1341         device_set_desc_copy(dev, desc);
1342
1343         return (0);
1344 }
1345
1346 static int
1347 msk_attach(device_t dev)
1348 {
1349         struct msk_softc *sc = device_get_softc(device_get_parent(dev));
1350         struct msk_if_softc *sc_if = device_get_softc(dev);
1351         struct ifnet *ifp = &sc_if->arpcom.ac_if;
1352         int i, port, error;
1353         uint8_t eaddr[ETHER_ADDR_LEN];
1354
1355         port = *(int *)device_get_ivars(dev);
1356         KKASSERT(port == MSK_PORT_A || port == MSK_PORT_B);
1357
1358         kfree(device_get_ivars(dev), M_DEVBUF);
1359         device_set_ivars(dev, NULL);
1360
1361         callout_init(&sc_if->msk_tick_ch);
1362         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
1363
1364         sc_if->msk_if_dev = dev;
1365         sc_if->msk_port = port;
1366         sc_if->msk_softc = sc;
1367         sc_if->msk_ifp = ifp;
1368         sc_if->msk_flags = sc->msk_pflags;
1369         sc->msk_if[port] = sc_if;
1370
1371         /* Setup Tx/Rx queue register offsets. */
1372         if (port == MSK_PORT_A) {
1373                 sc_if->msk_txq = Q_XA1;
1374                 sc_if->msk_txsq = Q_XS1;
1375                 sc_if->msk_rxq = Q_R1;
1376         } else {
1377                 sc_if->msk_txq = Q_XA2;
1378                 sc_if->msk_txsq = Q_XS2;
1379                 sc_if->msk_rxq = Q_R2;
1380         }
1381
1382         error = msk_txrx_dma_alloc(sc_if);
1383         if (error)
1384                 goto fail;
1385
1386         ifp->if_softc = sc_if;
1387         ifp->if_mtu = ETHERMTU;
1388         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
1389         ifp->if_init = msk_init;
1390         ifp->if_ioctl = msk_ioctl;
1391         ifp->if_start = msk_start;
1392         ifp->if_watchdog = msk_watchdog;
1393         ifq_set_maxlen(&ifp->if_snd, MSK_TX_RING_CNT - 1);
1394         ifq_set_ready(&ifp->if_snd);
1395
1396 #ifdef notyet
1397         /*
1398          * IFCAP_RXCSUM capability is intentionally disabled as the hardware
1399          * has serious bug in Rx checksum offload for all Yukon II family
1400          * hardware. It seems there is a workaround to make it work somtimes.
1401          * However, the workaround also have to check OP code sequences to
1402          * verify whether the OP code is correct. Sometimes it should compute
1403          * IP/TCP/UDP checksum in driver in order to verify correctness of
1404          * checksum computed by hardware. If you have to compute checksum
1405          * with software to verify the hardware's checksum why have hardware
1406          * compute the checksum? I think there is no reason to spend time to
1407          * make Rx checksum offload work on Yukon II hardware.
1408          */
1409         ifp->if_capabilities = IFCAP_TXCSUM | IFCAP_VLAN_MTU |
1410                                IFCAP_VLAN_HWTAGGING | IFCAP_VLAN_HWCSUM;
1411         ifp->if_hwassist = MSK_CSUM_FEATURES;
1412         ifp->if_capenable = ifp->if_capabilities;
1413 #endif
1414
1415         /*
1416          * Get station address for this interface. Note that
1417          * dual port cards actually come with three station
1418          * addresses: one for each port, plus an extra. The
1419          * extra one is used by the SysKonnect driver software
1420          * as a 'virtual' station address for when both ports
1421          * are operating in failover mode. Currently we don't
1422          * use this extra address.
1423          */
1424         for (i = 0; i < ETHER_ADDR_LEN; i++)
1425                 eaddr[i] = CSR_READ_1(sc, B2_MAC_1 + (port * 8) + i);
1426
1427         sc_if->msk_framesize = ifp->if_mtu + ETHER_HDR_LEN + EVL_ENCAPLEN;
1428
1429         /*
1430          * Do miibus setup.
1431          */
1432         error = mii_phy_probe(dev, &sc_if->msk_miibus,
1433                               msk_mediachange, msk_mediastatus);
1434         if (error) {
1435                 device_printf(sc_if->msk_if_dev, "no PHY found!\n");
1436                 goto fail;
1437         }
1438
1439         /*
1440          * Call MI attach routine.  Can't hold locks when calling into ether_*.
1441          */
1442         ether_ifattach(ifp, eaddr, &sc->msk_serializer);
1443 #if 0
1444         /*
1445          * Tell the upper layer(s) we support long frames.
1446          * Must appear after the call to ether_ifattach() because
1447          * ether_ifattach() sets ifi_hdrlen to the default value.
1448          */
1449         ifp->if_data.ifi_hdrlen = sizeof(struct ether_vlan_header);
1450 #endif
1451
1452         return 0;
1453 fail:
1454         msk_detach(dev);
1455         sc->msk_if[port] = NULL;
1456         return (error);
1457 }
1458
1459 /*
1460  * Attach the interface. Allocate softc structures, do ifmedia
1461  * setup and ethernet/BPF attach.
1462  */
1463 static int
1464 mskc_attach(device_t dev)
1465 {
1466         struct msk_softc *sc;
1467         int error, *port, cpuid;
1468
1469         sc = device_get_softc(dev);
1470         sc->msk_dev = dev;
1471         lwkt_serialize_init(&sc->msk_serializer);
1472
1473         /*
1474          * Initailize sysctl variables
1475          */
1476         sc->msk_process_limit = mskc_process_limit;
1477         sc->msk_intr_rate = mskc_intr_rate;
1478
1479 #ifndef BURN_BRIDGES
1480         /*
1481          * Handle power management nonsense.
1482          */
1483         if (pci_get_powerstate(dev) != PCI_POWERSTATE_D0) {
1484                 uint32_t irq, bar0, bar1;
1485
1486                 /* Save important PCI config data. */
1487                 bar0 = pci_read_config(dev, PCIR_BAR(0), 4);
1488                 bar1 = pci_read_config(dev, PCIR_BAR(1), 4);
1489                 irq = pci_read_config(dev, PCIR_INTLINE, 4);
1490
1491                 /* Reset the power state. */
1492                 device_printf(dev, "chip is in D%d power mode "
1493                               "-- setting to D0\n", pci_get_powerstate(dev));
1494
1495                 pci_set_powerstate(dev, PCI_POWERSTATE_D0);
1496
1497                 /* Restore PCI config data. */
1498                 pci_write_config(dev, PCIR_BAR(0), bar0, 4);
1499                 pci_write_config(dev, PCIR_BAR(1), bar1, 4);
1500                 pci_write_config(dev, PCIR_INTLINE, irq, 4);
1501         }
1502 #endif  /* BURN_BRIDGES */
1503
1504         /*
1505          * Map control/status registers.
1506          */
1507         pci_enable_busmaster(dev);
1508
1509         /*
1510          * Allocate I/O resource
1511          */
1512 #ifdef MSK_USEIOSPACE
1513         sc->msk_res_type = SYS_RES_IOPORT;
1514         sc->msk_res_rid = PCIR_BAR(1);
1515 #else
1516         sc->msk_res_type = SYS_RES_MEMORY;
1517         sc->msk_res_rid = PCIR_BAR(0);
1518 #endif
1519         sc->msk_res = bus_alloc_resource_any(dev, sc->msk_res_type,
1520                                              &sc->msk_res_rid, RF_ACTIVE);
1521         if (sc->msk_res == NULL) {
1522                 if (sc->msk_res_type == SYS_RES_MEMORY) {
1523                         sc->msk_res_type = SYS_RES_IOPORT;
1524                         sc->msk_res_rid = PCIR_BAR(1);
1525                 } else {
1526                         sc->msk_res_type = SYS_RES_MEMORY;
1527                         sc->msk_res_rid = PCIR_BAR(0);
1528                 }
1529                 sc->msk_res = bus_alloc_resource_any(dev, sc->msk_res_type,
1530                                                      &sc->msk_res_rid,
1531                                                      RF_ACTIVE);
1532                 if (sc->msk_res == NULL) {
1533                         device_printf(dev, "couldn't allocate %s resources\n",
1534                         sc->msk_res_type == SYS_RES_MEMORY ? "memory" : "I/O");
1535                         return (ENXIO);
1536                 }
1537         }
1538         sc->msk_res_bt = rman_get_bustag(sc->msk_res);
1539         sc->msk_res_bh = rman_get_bushandle(sc->msk_res);
1540
1541         /*
1542          * Allocate IRQ
1543          */
1544         sc->msk_irq_rid = 0;
1545         sc->msk_irq = bus_alloc_resource_any(dev, SYS_RES_IRQ,
1546                                              &sc->msk_irq_rid,
1547                                              RF_SHAREABLE | RF_ACTIVE);
1548         if (sc->msk_irq == NULL) {
1549                 device_printf(dev, "couldn't allocate IRQ resources\n");
1550                 error = ENXIO;
1551                 goto fail;
1552         }
1553
1554         /* Enable all clocks before accessing any registers. */
1555         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, 0);
1556
1557         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1558         sc->msk_hw_id = CSR_READ_1(sc, B2_CHIP_ID);
1559         sc->msk_hw_rev = (CSR_READ_1(sc, B2_MAC_CFG) >> 4) & 0x0f;
1560         /* Bail out if chip is not recognized. */
1561         if (sc->msk_hw_id < CHIP_ID_YUKON_XL ||
1562             sc->msk_hw_id > CHIP_ID_YUKON_OPT ||
1563             sc->msk_hw_id == CHIP_ID_YUKON_SUPR ||
1564             sc->msk_hw_id == CHIP_ID_YUKON_UNKNOWN) {
1565                 device_printf(dev, "unknown device: id=0x%02x, rev=0x%02x\n",
1566                     sc->msk_hw_id, sc->msk_hw_rev);
1567                 error = ENXIO;
1568                 goto fail;
1569         }
1570
1571         /*
1572          * Create sysctl tree
1573          */
1574         sysctl_ctx_init(&sc->msk_sysctl_ctx);
1575         sc->msk_sysctl_tree = SYSCTL_ADD_NODE(&sc->msk_sysctl_ctx,
1576                                               SYSCTL_STATIC_CHILDREN(_hw),
1577                                               OID_AUTO,
1578                                               device_get_nameunit(dev),
1579                                               CTLFLAG_RD, 0, "");
1580         if (sc->msk_sysctl_tree == NULL) {
1581                 device_printf(dev, "can't add sysctl node\n");
1582                 error = ENXIO;
1583                 goto fail;
1584         }
1585
1586         SYSCTL_ADD_PROC(&sc->msk_sysctl_ctx,
1587                         SYSCTL_CHILDREN(sc->msk_sysctl_tree),
1588                         OID_AUTO, "process_limit", CTLTYPE_INT | CTLFLAG_RW,
1589                         &sc->msk_process_limit, 0, mskc_sysctl_proc_limit,
1590                         "I", "max number of Rx events to process");
1591         SYSCTL_ADD_PROC(&sc->msk_sysctl_ctx,
1592                         SYSCTL_CHILDREN(sc->msk_sysctl_tree),
1593                         OID_AUTO, "intr_rate", CTLTYPE_INT | CTLFLAG_RW,
1594                         sc, 0, mskc_sysctl_intr_rate,
1595                         "I", "max number of interrupt per second");
1596         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1597                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1598                        "defrag_avoided", CTLFLAG_RW, &sc->msk_defrag_avoided,
1599                        0, "# of avoided m_defrag on TX path");
1600         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1601                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1602                        "leading_copied", CTLFLAG_RW, &sc->msk_leading_copied,
1603                        0, "# of leading copies on TX path");
1604         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1605                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1606                        "trailing_copied", CTLFLAG_RW, &sc->msk_trailing_copied,
1607                        0, "# of trailing copies on TX path");
1608
1609         sc->msk_pmd = CSR_READ_1(sc, B2_PMD_TYP);
1610         if (sc->msk_pmd == 'L' || sc->msk_pmd == 'S')
1611                 sc->msk_coppertype = 0;
1612         else
1613                 sc->msk_coppertype = 1;
1614         /* Check number of MACs. */
1615         sc->msk_num_port = 1;
1616         if ((CSR_READ_1(sc, B2_Y2_HW_RES) & CFG_DUAL_MAC_MSK) ==
1617             CFG_DUAL_MAC_MSK) {
1618                 if (!(CSR_READ_1(sc, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
1619                         sc->msk_num_port++;
1620         }
1621
1622         /* Check bus type. */
1623         if (pci_is_pcie(sc->msk_dev) == 0) {
1624                 sc->msk_bustype = MSK_PEX_BUS;
1625                 sc->msk_pciecap = pci_get_pciecap_ptr(sc->msk_dev);
1626         } else if (pci_is_pcix(sc->msk_dev) == 0) {
1627                 sc->msk_bustype = MSK_PCIX_BUS;
1628                 sc->msk_pcixcap = pci_get_pcixcap_ptr(sc->msk_dev);
1629         } else {
1630                 sc->msk_bustype = MSK_PCI_BUS;
1631         }
1632
1633         switch (sc->msk_hw_id) {
1634         case CHIP_ID_YUKON_EC:
1635         case CHIP_ID_YUKON_EC_U:
1636                 sc->msk_clock = 125;    /* 125 Mhz */
1637                 break;
1638         case CHIP_ID_YUKON_EX:
1639                 sc->msk_clock = 125;    /* 125 Mhz */
1640                 break;
1641         case CHIP_ID_YUKON_FE:
1642                 sc->msk_clock = 100;    /* 100 Mhz */
1643                 sc->msk_pflags |= MSK_FLAG_FASTETHER;
1644                 break;
1645         case CHIP_ID_YUKON_FE_P:
1646                 sc->msk_clock = 50;     /* 50 Mhz */
1647                 /* DESCV2 */
1648                 sc->msk_pflags |= MSK_FLAG_FASTETHER;
1649                 if (sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
1650                         /*
1651                          * XXX
1652                          * FE+ A0 has status LE writeback bug so msk(4)
1653                          * does not rely on status word of received frame
1654                          * in msk_rxeof() which in turn disables all
1655                          * hardware assistance bits reported by the status
1656                          * word as well as validity of the recevied frame.
1657                          * Just pass received frames to upper stack with
1658                          * minimal test and let upper stack handle them.
1659                          */
1660                         sc->msk_pflags |= MSK_FLAG_NORXCHK;
1661                 }
1662                 break;
1663         case CHIP_ID_YUKON_XL:
1664                 sc->msk_clock = 156;    /* 156 Mhz */
1665                 break;
1666         case CHIP_ID_YUKON_UL_2:
1667                 sc->msk_clock = 125;    /* 125 Mhz */
1668                 break;
1669         case CHIP_ID_YUKON_OPT:
1670                 sc->msk_clock = 125;    /* 125 MHz */
1671                 break;
1672         default:
1673                 sc->msk_clock = 156;    /* 156 Mhz */
1674                 break;
1675         }
1676
1677         error = mskc_status_dma_alloc(sc);
1678         if (error)
1679                 goto fail;
1680
1681         /* Set base interrupt mask. */
1682         sc->msk_intrmask = Y2_IS_HW_ERR | Y2_IS_STAT_BMU;
1683         sc->msk_intrhwemask = Y2_IS_TIST_OV | Y2_IS_MST_ERR |
1684             Y2_IS_IRQ_STAT | Y2_IS_PCI_EXP | Y2_IS_PCI_NEXP;
1685
1686         /* Reset the adapter. */
1687         mskc_reset(sc);
1688
1689         error = mskc_setup_rambuffer(sc);
1690         if (error)
1691                 goto fail;
1692
1693         sc->msk_devs[MSK_PORT_A] = device_add_child(dev, "msk", -1);
1694         if (sc->msk_devs[MSK_PORT_A] == NULL) {
1695                 device_printf(dev, "failed to add child for PORT_A\n");
1696                 error = ENXIO;
1697                 goto fail;
1698         }
1699         port = kmalloc(sizeof(*port), M_DEVBUF, M_WAITOK);
1700         *port = MSK_PORT_A;
1701         device_set_ivars(sc->msk_devs[MSK_PORT_A], port);
1702
1703         if (sc->msk_num_port > 1) {
1704                 sc->msk_devs[MSK_PORT_B] = device_add_child(dev, "msk", -1);
1705                 if (sc->msk_devs[MSK_PORT_B] == NULL) {
1706                         device_printf(dev, "failed to add child for PORT_B\n");
1707                         error = ENXIO;
1708                         goto fail;
1709                 }
1710                 port = kmalloc(sizeof(*port), M_DEVBUF, M_WAITOK);
1711                 *port = MSK_PORT_B;
1712                 device_set_ivars(sc->msk_devs[MSK_PORT_B], port);
1713         }
1714
1715         bus_generic_attach(dev);
1716
1717         error = bus_setup_intr(dev, sc->msk_irq, INTR_MPSAFE,
1718                                mskc_intr, sc, &sc->msk_intrhand,
1719                                &sc->msk_serializer);
1720         if (error) {
1721                 device_printf(dev, "couldn't set up interrupt handler\n");
1722                 goto fail;
1723         }
1724
1725         cpuid = ithread_cpuid(rman_get_start(sc->msk_irq));
1726         KKASSERT(cpuid >= 0 && cpuid < ncpus);
1727
1728         if (sc->msk_if[0] != NULL)
1729                 sc->msk_if[0]->msk_ifp->if_cpuid = cpuid;
1730         if (sc->msk_if[1] != NULL)
1731                 sc->msk_if[1]->msk_ifp->if_cpuid = cpuid;
1732         return 0;
1733 fail:
1734         mskc_detach(dev);
1735         return (error);
1736 }
1737
1738 /*
1739  * Shutdown hardware and free up resources. This can be called any
1740  * time after the mutex has been initialized. It is called in both
1741  * the error case in attach and the normal detach case so it needs
1742  * to be careful about only freeing resources that have actually been
1743  * allocated.
1744  */
1745 static int
1746 msk_detach(device_t dev)
1747 {
1748         struct msk_if_softc *sc_if = device_get_softc(dev);
1749
1750         if (device_is_attached(dev)) {
1751                 struct msk_softc *sc = sc_if->msk_softc;
1752                 struct ifnet *ifp = &sc_if->arpcom.ac_if;
1753
1754                 lwkt_serialize_enter(ifp->if_serializer);
1755
1756                 if (sc->msk_intrhand != NULL) {
1757                         if (sc->msk_if[MSK_PORT_A] != NULL)
1758                                 msk_stop(sc->msk_if[MSK_PORT_A]);
1759                         if (sc->msk_if[MSK_PORT_B] != NULL)
1760                                 msk_stop(sc->msk_if[MSK_PORT_B]);
1761
1762                         bus_teardown_intr(sc->msk_dev, sc->msk_irq,
1763                                           sc->msk_intrhand);
1764                         sc->msk_intrhand = NULL;
1765                 }
1766
1767                 lwkt_serialize_exit(ifp->if_serializer);
1768
1769                 ether_ifdetach(ifp);
1770         }
1771
1772         if (sc_if->msk_miibus != NULL)
1773                 device_delete_child(dev, sc_if->msk_miibus);
1774
1775         msk_txrx_dma_free(sc_if);
1776         return (0);
1777 }
1778
1779 static int
1780 mskc_detach(device_t dev)
1781 {
1782         struct msk_softc *sc = device_get_softc(dev);
1783         int *port, i;
1784
1785 #ifdef INVARIANTS
1786         if (device_is_attached(dev)) {
1787                 KASSERT(sc->msk_intrhand == NULL,
1788                         ("intr is not torn down yet\n"));
1789         }
1790 #endif
1791
1792         for (i = 0; i < sc->msk_num_port; ++i) {
1793                 if (sc->msk_devs[i] != NULL) {
1794                         port = device_get_ivars(sc->msk_devs[i]);
1795                         if (port != NULL) {
1796                                 kfree(port, M_DEVBUF);
1797                                 device_set_ivars(sc->msk_devs[i], NULL);
1798                         }
1799                         device_delete_child(dev, sc->msk_devs[i]);
1800                 }
1801         }
1802
1803         /* Disable all interrupts. */
1804         CSR_WRITE_4(sc, B0_IMSK, 0);
1805         CSR_READ_4(sc, B0_IMSK);
1806         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
1807         CSR_READ_4(sc, B0_HWE_IMSK);
1808
1809         /* LED Off. */
1810         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_OFF);
1811
1812         /* Put hardware reset. */
1813         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1814
1815         mskc_status_dma_free(sc);
1816
1817         if (sc->msk_irq != NULL) {
1818                 bus_release_resource(dev, SYS_RES_IRQ, sc->msk_irq_rid,
1819                                      sc->msk_irq);
1820         }
1821         if (sc->msk_res != NULL) {
1822                 bus_release_resource(dev, sc->msk_res_type, sc->msk_res_rid,
1823                                      sc->msk_res);
1824         }
1825
1826         if (sc->msk_sysctl_tree != NULL)
1827                 sysctl_ctx_free(&sc->msk_sysctl_ctx);
1828
1829         return (0);
1830 }
1831
1832 /* Create status DMA region. */
1833 static int
1834 mskc_status_dma_alloc(struct msk_softc *sc)
1835 {
1836         bus_dmamem_t dmem;
1837         int error;
1838
1839         error = bus_dmamem_coherent(NULL/* XXX parent */, MSK_STAT_ALIGN, 0,
1840                         BUS_SPACE_MAXADDR, BUS_SPACE_MAXADDR,
1841                         MSK_STAT_RING_SZ, BUS_DMA_WAITOK | BUS_DMA_ZERO, &dmem);
1842         if (error) {
1843                 device_printf(sc->msk_dev,
1844                     "failed to create status coherent DMA memory\n");
1845                 return error;
1846         }
1847         sc->msk_stat_tag = dmem.dmem_tag;
1848         sc->msk_stat_map = dmem.dmem_map;
1849         sc->msk_stat_ring = dmem.dmem_addr;
1850         sc->msk_stat_ring_paddr = dmem.dmem_busaddr;
1851
1852         return (0);
1853 }
1854
1855 static void
1856 mskc_status_dma_free(struct msk_softc *sc)
1857 {
1858         /* Destroy status block. */
1859         if (sc->msk_stat_tag) {
1860                 bus_dmamap_unload(sc->msk_stat_tag, sc->msk_stat_map);
1861                 bus_dmamem_free(sc->msk_stat_tag, sc->msk_stat_ring,
1862                                 sc->msk_stat_map);
1863                 bus_dma_tag_destroy(sc->msk_stat_tag);
1864                 sc->msk_stat_tag = NULL;
1865         }
1866 }
1867
1868 static int
1869 msk_txrx_dma_alloc(struct msk_if_softc *sc_if)
1870 {
1871         int error, i, j;
1872 #ifdef MSK_JUMBO
1873         struct msk_rxdesc *jrxd;
1874         struct msk_jpool_entry *entry;
1875         uint8_t *ptr;
1876 #endif
1877         bus_size_t rxalign;
1878
1879         /* Create parent DMA tag. */
1880         /*
1881          * XXX
1882          * It seems that Yukon II supports full 64bits DMA operations. But
1883          * it needs two descriptors(list elements) for 64bits DMA operations.
1884          * Since we don't know what DMA address mappings(32bits or 64bits)
1885          * would be used in advance for each mbufs, we limits its DMA space
1886          * to be in range of 32bits address space. Otherwise, we should check
1887          * what DMA address is used and chain another descriptor for the
1888          * 64bits DMA operation. This also means descriptor ring size is
1889          * variable. Limiting DMA address to be in 32bit address space greatly
1890          * simplyfies descriptor handling and possibly would increase
1891          * performance a bit due to efficient handling of descriptors.
1892          * Apart from harassing checksum offloading mechanisms, it seems
1893          * it's really bad idea to use a seperate descriptor for 64bit
1894          * DMA operation to save small descriptor memory. Anyway, I've
1895          * never seen these exotic scheme on ethernet interface hardware.
1896          */
1897         error = bus_dma_tag_create(
1898                     NULL,                       /* parent */
1899                     1, 0,                       /* alignment, boundary */
1900                     BUS_SPACE_MAXADDR_32BIT,    /* lowaddr */
1901                     BUS_SPACE_MAXADDR,          /* highaddr */
1902                     NULL, NULL,                 /* filter, filterarg */
1903                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsize */
1904                     0,                          /* nsegments */
1905                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsegsize */
1906                     0,                          /* flags */
1907                     &sc_if->msk_cdata.msk_parent_tag);
1908         if (error) {
1909                 device_printf(sc_if->msk_if_dev,
1910                               "failed to create parent DMA tag\n");
1911                 return error;
1912         }
1913
1914         /* Create DMA stuffs for Tx ring. */
1915         error = msk_dmamem_create(sc_if->msk_if_dev, MSK_TX_RING_SZ,
1916                                   &sc_if->msk_cdata.msk_tx_ring_tag,
1917                                   (void *)&sc_if->msk_rdata.msk_tx_ring,
1918                                   &sc_if->msk_rdata.msk_tx_ring_paddr,
1919                                   &sc_if->msk_cdata.msk_tx_ring_map);
1920         if (error) {
1921                 device_printf(sc_if->msk_if_dev,
1922                               "failed to create TX ring DMA stuffs\n");
1923                 return error;
1924         }
1925
1926         /* Create DMA stuffs for Rx ring. */
1927         error = msk_dmamem_create(sc_if->msk_if_dev, MSK_RX_RING_SZ,
1928                                   &sc_if->msk_cdata.msk_rx_ring_tag,
1929                                   (void *)&sc_if->msk_rdata.msk_rx_ring,
1930                                   &sc_if->msk_rdata.msk_rx_ring_paddr,
1931                                   &sc_if->msk_cdata.msk_rx_ring_map);
1932         if (error) {
1933                 device_printf(sc_if->msk_if_dev,
1934                               "failed to create RX ring DMA stuffs\n");
1935                 return error;
1936         }
1937
1938         /* Create tag for Tx buffers. */
1939         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
1940                     1, 0,                       /* alignment, boundary */
1941                     BUS_SPACE_MAXADDR,          /* lowaddr */
1942                     BUS_SPACE_MAXADDR,          /* highaddr */
1943                     NULL, NULL,                 /* filter, filterarg */
1944                     MSK_JUMBO_FRAMELEN,         /* maxsize */
1945                     MSK_MAXTXSEGS,              /* nsegments */
1946                     MSK_MAXSGSIZE,              /* maxsegsize */
1947                     BUS_DMA_ALLOCNOW | BUS_DMA_WAITOK |
1948                     BUS_DMA_ONEBPAGE,           /* flags */
1949                     &sc_if->msk_cdata.msk_tx_tag);
1950         if (error) {
1951                 device_printf(sc_if->msk_if_dev,
1952                               "failed to create Tx DMA tag\n");
1953                 return error;
1954         }
1955
1956         /* Create DMA maps for Tx buffers. */
1957         for (i = 0; i < MSK_TX_RING_CNT; i++) {
1958                 struct msk_txdesc *txd = &sc_if->msk_cdata.msk_txdesc[i];
1959
1960                 error = bus_dmamap_create(sc_if->msk_cdata.msk_tx_tag,
1961                                 BUS_DMA_WAITOK | BUS_DMA_ONEBPAGE,
1962                                 &txd->tx_dmamap);
1963                 if (error) {
1964                         device_printf(sc_if->msk_if_dev,
1965                                       "failed to create %dth Tx dmamap\n", i);
1966
1967                         for (j = 0; j < i; ++j) {
1968                                 txd = &sc_if->msk_cdata.msk_txdesc[j];
1969                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_tx_tag,
1970                                                    txd->tx_dmamap);
1971                         }
1972                         bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_tag);
1973                         sc_if->msk_cdata.msk_tx_tag = NULL;
1974
1975                         return error;
1976                 }
1977         }
1978
1979         /*
1980          * Workaround hardware hang which seems to happen when Rx buffer
1981          * is not aligned on multiple of FIFO word(8 bytes).
1982          */
1983         if (sc_if->msk_flags & MSK_FLAG_RAMBUF)
1984                 rxalign = MSK_RX_BUF_ALIGN;
1985         else
1986                 rxalign = 1;
1987
1988         /* Create tag for Rx buffers. */
1989         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
1990                     rxalign, 0,                 /* alignment, boundary */
1991                     BUS_SPACE_MAXADDR,          /* lowaddr */
1992                     BUS_SPACE_MAXADDR,          /* highaddr */
1993                     NULL, NULL,                 /* filter, filterarg */
1994                     MCLBYTES,                   /* maxsize */
1995                     1,                          /* nsegments */
1996                     MCLBYTES,                   /* maxsegsize */
1997                     BUS_DMA_ALLOCNOW | BUS_DMA_ALIGNED |
1998                     BUS_DMA_WAITOK,             /* flags */
1999                     &sc_if->msk_cdata.msk_rx_tag);
2000         if (error) {
2001                 device_printf(sc_if->msk_if_dev,
2002                               "failed to create Rx DMA tag\n");
2003                 return error;
2004         }
2005
2006         /* Create DMA maps for Rx buffers. */
2007         error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag, BUS_DMA_WAITOK,
2008                                   &sc_if->msk_cdata.msk_rx_sparemap);
2009         if (error) {
2010                 device_printf(sc_if->msk_if_dev,
2011                               "failed to create spare Rx dmamap\n");
2012                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2013                 sc_if->msk_cdata.msk_rx_tag = NULL;
2014                 return error;
2015         }
2016         for (i = 0; i < MSK_RX_RING_CNT; i++) {
2017                 struct msk_rxdesc *rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2018
2019                 error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag,
2020                                           BUS_DMA_WAITOK, &rxd->rx_dmamap);
2021                 if (error) {
2022                         device_printf(sc_if->msk_if_dev,
2023                                       "failed to create %dth Rx dmamap\n", i);
2024
2025                         for (j = 0; j < i; ++j) {
2026                                 rxd = &sc_if->msk_cdata.msk_rxdesc[j];
2027                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2028                                                    rxd->rx_dmamap);
2029                         }
2030                         bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2031                                            sc_if->msk_cdata.msk_rx_sparemap);
2032                         bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2033                         sc_if->msk_cdata.msk_rx_tag = NULL;
2034
2035                         return error;
2036                 }
2037         }
2038
2039 #ifdef MSK_JUMBO
2040         SLIST_INIT(&sc_if->msk_jfree_listhead);
2041         SLIST_INIT(&sc_if->msk_jinuse_listhead);
2042
2043         /* Create tag for jumbo Rx ring. */
2044         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2045                     MSK_RING_ALIGN, 0,          /* alignment, boundary */
2046                     BUS_SPACE_MAXADDR,          /* lowaddr */
2047                     BUS_SPACE_MAXADDR,          /* highaddr */
2048                     NULL, NULL,                 /* filter, filterarg */
2049                     MSK_JUMBO_RX_RING_SZ,       /* maxsize */
2050                     1,                          /* nsegments */
2051                     MSK_JUMBO_RX_RING_SZ,       /* maxsegsize */
2052                     0,                          /* flags */
2053                     NULL, NULL,                 /* lockfunc, lockarg */
2054                     &sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2055         if (error != 0) {
2056                 device_printf(sc_if->msk_if_dev,
2057                     "failed to create jumbo Rx ring DMA tag\n");
2058                 goto fail;
2059         }
2060
2061         /* Allocate DMA'able memory and load the DMA map for jumbo Rx ring. */
2062         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2063             (void **)&sc_if->msk_rdata.msk_jumbo_rx_ring,
2064             BUS_DMA_WAITOK | BUS_DMA_COHERENT | BUS_DMA_ZERO,
2065             &sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2066         if (error != 0) {
2067                 device_printf(sc_if->msk_if_dev,
2068                     "failed to allocate DMA'able memory for jumbo Rx ring\n");
2069                 goto fail;
2070         }
2071
2072         ctx.msk_busaddr = 0;
2073         error = bus_dmamap_load(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2074             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
2075             sc_if->msk_rdata.msk_jumbo_rx_ring, MSK_JUMBO_RX_RING_SZ,
2076             msk_dmamap_cb, &ctx, 0);
2077         if (error != 0) {
2078                 device_printf(sc_if->msk_if_dev,
2079                     "failed to load DMA'able memory for jumbo Rx ring\n");
2080                 goto fail;
2081         }
2082         sc_if->msk_rdata.msk_jumbo_rx_ring_paddr = ctx.msk_busaddr;
2083
2084         /* Create tag for jumbo buffer blocks. */
2085         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2086                     PAGE_SIZE, 0,               /* alignment, boundary */
2087                     BUS_SPACE_MAXADDR,          /* lowaddr */
2088                     BUS_SPACE_MAXADDR,          /* highaddr */
2089                     NULL, NULL,                 /* filter, filterarg */
2090                     MSK_JMEM,                   /* maxsize */
2091                     1,                          /* nsegments */
2092                     MSK_JMEM,                   /* maxsegsize */
2093                     0,                          /* flags */
2094                     NULL, NULL,                 /* lockfunc, lockarg */
2095                     &sc_if->msk_cdata.msk_jumbo_tag);
2096         if (error != 0) {
2097                 device_printf(sc_if->msk_if_dev,
2098                     "failed to create jumbo Rx buffer block DMA tag\n");
2099                 goto fail;
2100         }
2101
2102         /* Create tag for jumbo Rx buffers. */
2103         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2104                     PAGE_SIZE, 0,               /* alignment, boundary */
2105                     BUS_SPACE_MAXADDR,          /* lowaddr */
2106                     BUS_SPACE_MAXADDR,          /* highaddr */
2107                     NULL, NULL,                 /* filter, filterarg */
2108                     MCLBYTES * MSK_MAXRXSEGS,   /* maxsize */
2109                     MSK_MAXRXSEGS,              /* nsegments */
2110                     MSK_JLEN,                   /* maxsegsize */
2111                     0,                          /* flags */
2112                     NULL, NULL,                 /* lockfunc, lockarg */
2113                     &sc_if->msk_cdata.msk_jumbo_rx_tag);
2114         if (error != 0) {
2115                 device_printf(sc_if->msk_if_dev,
2116                     "failed to create jumbo Rx DMA tag\n");
2117                 goto fail;
2118         }
2119
2120         /* Create DMA maps for jumbo Rx buffers. */
2121         if ((error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2122             &sc_if->msk_cdata.msk_jumbo_rx_sparemap)) != 0) {
2123                 device_printf(sc_if->msk_if_dev,
2124                     "failed to create spare jumbo Rx dmamap\n");
2125                 goto fail;
2126         }
2127         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2128                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2129                 jrxd->rx_m = NULL;
2130                 jrxd->rx_dmamap = NULL;
2131                 error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2132                     &jrxd->rx_dmamap);
2133                 if (error != 0) {
2134                         device_printf(sc_if->msk_if_dev,
2135                             "failed to create jumbo Rx dmamap\n");
2136                         goto fail;
2137                 }
2138         }
2139
2140         /* Allocate DMA'able memory and load the DMA map for jumbo buf. */
2141         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_jumbo_tag,
2142             (void **)&sc_if->msk_rdata.msk_jumbo_buf,
2143             BUS_DMA_WAITOK | BUS_DMA_COHERENT | BUS_DMA_ZERO,
2144             &sc_if->msk_cdata.msk_jumbo_map);
2145         if (error != 0) {
2146                 device_printf(sc_if->msk_if_dev,
2147                     "failed to allocate DMA'able memory for jumbo buf\n");
2148                 goto fail;
2149         }
2150
2151         ctx.msk_busaddr = 0;
2152         error = bus_dmamap_load(sc_if->msk_cdata.msk_jumbo_tag,
2153             sc_if->msk_cdata.msk_jumbo_map, sc_if->msk_rdata.msk_jumbo_buf,
2154             MSK_JMEM, msk_dmamap_cb, &ctx, 0);
2155         if (error != 0) {
2156                 device_printf(sc_if->msk_if_dev,
2157                     "failed to load DMA'able memory for jumbobuf\n");
2158                 goto fail;
2159         }
2160         sc_if->msk_rdata.msk_jumbo_buf_paddr = ctx.msk_busaddr;
2161
2162         /*
2163          * Now divide it up into 9K pieces and save the addresses
2164          * in an array.
2165          */
2166         ptr = sc_if->msk_rdata.msk_jumbo_buf;
2167         for (i = 0; i < MSK_JSLOTS; i++) {
2168                 sc_if->msk_cdata.msk_jslots[i] = ptr;
2169                 ptr += MSK_JLEN;
2170                 entry = malloc(sizeof(struct msk_jpool_entry),
2171                     M_DEVBUF, M_WAITOK);
2172                 if (entry == NULL) {
2173                         device_printf(sc_if->msk_if_dev,
2174                             "no memory for jumbo buffers!\n");
2175                         error = ENOMEM;
2176                         goto fail;
2177                 }
2178                 entry->slot = i;
2179                 SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry,
2180                     jpool_entries);
2181         }
2182 #endif
2183         return 0;
2184 }
2185
2186 static void
2187 msk_txrx_dma_free(struct msk_if_softc *sc_if)
2188 {
2189         struct msk_txdesc *txd;
2190         struct msk_rxdesc *rxd;
2191 #ifdef MSK_JUMBO
2192         struct msk_rxdesc *jrxd;
2193         struct msk_jpool_entry *entry;
2194 #endif
2195         int i;
2196
2197 #ifdef MSK_JUMBO
2198         MSK_JLIST_LOCK(sc_if);
2199         while ((entry = SLIST_FIRST(&sc_if->msk_jinuse_listhead))) {
2200                 device_printf(sc_if->msk_if_dev,
2201                     "asked to free buffer that is in use!\n");
2202                 SLIST_REMOVE_HEAD(&sc_if->msk_jinuse_listhead, jpool_entries);
2203                 SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry,
2204                     jpool_entries);
2205         }
2206
2207         while (!SLIST_EMPTY(&sc_if->msk_jfree_listhead)) {
2208                 entry = SLIST_FIRST(&sc_if->msk_jfree_listhead);
2209                 SLIST_REMOVE_HEAD(&sc_if->msk_jfree_listhead, jpool_entries);
2210                 free(entry, M_DEVBUF);
2211         }
2212         MSK_JLIST_UNLOCK(sc_if);
2213
2214         /* Destroy jumbo buffer block. */
2215         if (sc_if->msk_cdata.msk_jumbo_map)
2216                 bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_tag,
2217                     sc_if->msk_cdata.msk_jumbo_map);
2218
2219         if (sc_if->msk_rdata.msk_jumbo_buf) {
2220                 bus_dmamem_free(sc_if->msk_cdata.msk_jumbo_tag,
2221                     sc_if->msk_rdata.msk_jumbo_buf,
2222                     sc_if->msk_cdata.msk_jumbo_map);
2223                 sc_if->msk_rdata.msk_jumbo_buf = NULL;
2224                 sc_if->msk_cdata.msk_jumbo_map = NULL;
2225         }
2226
2227         /* Jumbo Rx ring. */
2228         if (sc_if->msk_cdata.msk_jumbo_rx_ring_tag) {
2229                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map)
2230                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2231                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2232                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map &&
2233                     sc_if->msk_rdata.msk_jumbo_rx_ring)
2234                         bus_dmamem_free(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2235                             sc_if->msk_rdata.msk_jumbo_rx_ring,
2236                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2237                 sc_if->msk_rdata.msk_jumbo_rx_ring = NULL;
2238                 sc_if->msk_cdata.msk_jumbo_rx_ring_map = NULL;
2239                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2240                 sc_if->msk_cdata.msk_jumbo_rx_ring_tag = NULL;
2241         }
2242
2243         /* Jumbo Rx buffers. */
2244         if (sc_if->msk_cdata.msk_jumbo_rx_tag) {
2245                 for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2246                         jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2247                         if (jrxd->rx_dmamap) {
2248                                 bus_dmamap_destroy(
2249                                     sc_if->msk_cdata.msk_jumbo_rx_tag,
2250                                     jrxd->rx_dmamap);
2251                                 jrxd->rx_dmamap = NULL;
2252                         }
2253                 }
2254                 if (sc_if->msk_cdata.msk_jumbo_rx_sparemap) {
2255                         bus_dmamap_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag,
2256                             sc_if->msk_cdata.msk_jumbo_rx_sparemap);
2257                         sc_if->msk_cdata.msk_jumbo_rx_sparemap = 0;
2258                 }
2259                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag);
2260                 sc_if->msk_cdata.msk_jumbo_rx_tag = NULL;
2261         }
2262 #endif
2263
2264         /* Tx ring. */
2265         msk_dmamem_destroy(sc_if->msk_cdata.msk_tx_ring_tag,
2266                            sc_if->msk_rdata.msk_tx_ring,
2267                            sc_if->msk_cdata.msk_tx_ring_map);
2268
2269         /* Rx ring. */
2270         msk_dmamem_destroy(sc_if->msk_cdata.msk_rx_ring_tag,
2271                            sc_if->msk_rdata.msk_rx_ring,
2272                            sc_if->msk_cdata.msk_rx_ring_map);
2273
2274         /* Tx buffers. */
2275         if (sc_if->msk_cdata.msk_tx_tag) {
2276                 for (i = 0; i < MSK_TX_RING_CNT; i++) {
2277                         txd = &sc_if->msk_cdata.msk_txdesc[i];
2278                         bus_dmamap_destroy(sc_if->msk_cdata.msk_tx_tag,
2279                                            txd->tx_dmamap);
2280                 }
2281                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_tag);
2282                 sc_if->msk_cdata.msk_tx_tag = NULL;
2283         }
2284
2285         /* Rx buffers. */
2286         if (sc_if->msk_cdata.msk_rx_tag) {
2287                 for (i = 0; i < MSK_RX_RING_CNT; i++) {
2288                         rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2289                         bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2290                                            rxd->rx_dmamap);
2291                 }
2292                 bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2293                                    sc_if->msk_cdata.msk_rx_sparemap);
2294                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2295                 sc_if->msk_cdata.msk_rx_tag = NULL;
2296         }
2297
2298         if (sc_if->msk_cdata.msk_parent_tag) {
2299                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_parent_tag);
2300                 sc_if->msk_cdata.msk_parent_tag = NULL;
2301         }
2302 }
2303
2304 #ifdef MSK_JUMBO
2305 /*
2306  * Allocate a jumbo buffer.
2307  */
2308 static void *
2309 msk_jalloc(struct msk_if_softc *sc_if)
2310 {
2311         struct msk_jpool_entry *entry;
2312
2313         MSK_JLIST_LOCK(sc_if);
2314
2315         entry = SLIST_FIRST(&sc_if->msk_jfree_listhead);
2316
2317         if (entry == NULL) {
2318                 MSK_JLIST_UNLOCK(sc_if);
2319                 return (NULL);
2320         }
2321
2322         SLIST_REMOVE_HEAD(&sc_if->msk_jfree_listhead, jpool_entries);
2323         SLIST_INSERT_HEAD(&sc_if->msk_jinuse_listhead, entry, jpool_entries);
2324
2325         MSK_JLIST_UNLOCK(sc_if);
2326
2327         return (sc_if->msk_cdata.msk_jslots[entry->slot]);
2328 }
2329
2330 /*
2331  * Release a jumbo buffer.
2332  */
2333 static void
2334 msk_jfree(void *buf, void *args)
2335 {
2336         struct msk_if_softc *sc_if;
2337         struct msk_jpool_entry *entry;
2338         int i;
2339
2340         /* Extract the softc struct pointer. */
2341         sc_if = (struct msk_if_softc *)args;
2342         KASSERT(sc_if != NULL, ("%s: can't find softc pointer!", __func__));
2343
2344         MSK_JLIST_LOCK(sc_if);
2345         /* Calculate the slot this buffer belongs to. */
2346         i = ((vm_offset_t)buf
2347              - (vm_offset_t)sc_if->msk_rdata.msk_jumbo_buf) / MSK_JLEN;
2348         KASSERT(i >= 0 && i < MSK_JSLOTS,
2349             ("%s: asked to free buffer that we don't manage!", __func__));
2350
2351         entry = SLIST_FIRST(&sc_if->msk_jinuse_listhead);
2352         KASSERT(entry != NULL, ("%s: buffer not in use!", __func__));
2353         entry->slot = i;
2354         SLIST_REMOVE_HEAD(&sc_if->msk_jinuse_listhead, jpool_entries);
2355         SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry, jpool_entries);
2356         if (SLIST_EMPTY(&sc_if->msk_jinuse_listhead))
2357                 wakeup(sc_if);
2358
2359         MSK_JLIST_UNLOCK(sc_if);
2360 }
2361 #endif
2362
2363 static int
2364 msk_encap(struct msk_if_softc *sc_if, struct mbuf **m_head)
2365 {
2366         struct msk_txdesc *txd, *txd_last;
2367         struct msk_tx_desc *tx_le;
2368         struct mbuf *m;
2369         bus_dmamap_t map;
2370         bus_dma_segment_t txsegs[MSK_MAXTXSEGS];
2371         uint32_t control, prod, si;
2372         uint16_t offset, tcp_offset;
2373         int error, i, nsegs, maxsegs, defrag;
2374
2375         maxsegs = MSK_TX_RING_CNT - sc_if->msk_cdata.msk_tx_cnt -
2376                   MSK_RESERVED_TX_DESC_CNT;
2377         KASSERT(maxsegs >= MSK_SPARE_TX_DESC_CNT,
2378                 ("not enough spare TX desc\n"));
2379         if (maxsegs > MSK_MAXTXSEGS)
2380                 maxsegs = MSK_MAXTXSEGS;
2381
2382         /*
2383          * Align TX buffer to 64bytes boundary.  This greately improves
2384          * bulk data TX performance on my 88E8053 (+100Mbps) at least.
2385          * Try avoiding m_defrag(), if the mbufs are not chained together
2386          * by m_next (i.e. m->m_len == m->m_pkthdr.len).
2387          */
2388
2389 #define MSK_TXBUF_ALIGN 64
2390 #define MSK_TXBUF_MASK  (MSK_TXBUF_ALIGN - 1)
2391
2392         defrag = 1;
2393         m = *m_head;
2394         if (m->m_len == m->m_pkthdr.len) {
2395                 int space;
2396
2397                 space = ((uintptr_t)m->m_data & MSK_TXBUF_MASK);
2398                 if (space) {
2399                         if (M_WRITABLE(m)) {
2400                                 if (M_TRAILINGSPACE(m) >= space) {
2401                                         /* e.g. TCP ACKs */
2402                                         bcopy(m->m_data, m->m_data + space,
2403                                               m->m_len);
2404                                         m->m_data += space;
2405                                         defrag = 0;
2406                                         sc_if->msk_softc->msk_trailing_copied++;
2407                                 } else {
2408                                         space = MSK_TXBUF_ALIGN - space;
2409                                         if (M_LEADINGSPACE(m) >= space) {
2410                                                 /* e.g. Small UDP datagrams */
2411                                                 bcopy(m->m_data,
2412                                                       m->m_data - space,
2413                                                       m->m_len);
2414                                                 m->m_data -= space;
2415                                                 defrag = 0;
2416                                                 sc_if->msk_softc->
2417                                                 msk_leading_copied++;
2418                                         }
2419                                 }
2420                         }
2421                 } else {
2422                         /* e.g. on forwarding path */
2423                         defrag = 0;
2424                 }
2425         }
2426         if (defrag) {
2427                 m = m_defrag(*m_head, MB_DONTWAIT);
2428                 if (m == NULL) {
2429                         m_freem(*m_head);
2430                         *m_head = NULL;
2431                         return ENOBUFS;
2432                 }
2433                 *m_head = m;
2434         } else {
2435                 sc_if->msk_softc->msk_defrag_avoided++;
2436         }
2437
2438 #undef MSK_TXBUF_MASK
2439 #undef MSK_TXBUF_ALIGN
2440
2441         tcp_offset = offset = 0;
2442         if (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) {
2443                 /*
2444                  * Since mbuf has no protocol specific structure information
2445                  * in it we have to inspect protocol information here to
2446                  * setup TSO and checksum offload. I don't know why Marvell
2447                  * made a such decision in chip design because other GigE
2448                  * hardwares normally takes care of all these chores in
2449                  * hardware. However, TSO performance of Yukon II is very
2450                  * good such that it's worth to implement it.
2451                  */
2452                 struct ether_header *eh;
2453                 struct ip *ip;
2454
2455                 /* TODO check for M_WRITABLE(m) */
2456
2457                 offset = sizeof(struct ether_header);
2458                 m = m_pullup(m, offset);
2459                 if (m == NULL) {
2460                         *m_head = NULL;
2461                         return (ENOBUFS);
2462                 }
2463                 eh = mtod(m, struct ether_header *);
2464                 /* Check if hardware VLAN insertion is off. */
2465                 if (eh->ether_type == htons(ETHERTYPE_VLAN)) {
2466                         offset = sizeof(struct ether_vlan_header);
2467                         m = m_pullup(m, offset);
2468                         if (m == NULL) {
2469                                 *m_head = NULL;
2470                                 return (ENOBUFS);
2471                         }
2472                 }
2473                 m = m_pullup(m, offset + sizeof(struct ip));
2474                 if (m == NULL) {
2475                         *m_head = NULL;
2476                         return (ENOBUFS);
2477                 }
2478                 ip = (struct ip *)(mtod(m, char *) + offset);
2479                 offset += (ip->ip_hl << 2);
2480                 tcp_offset = offset;
2481                 /*
2482                  * It seems that Yukon II has Tx checksum offload bug for
2483                  * small TCP packets that's less than 60 bytes in size
2484                  * (e.g. TCP window probe packet, pure ACK packet).
2485                  * Common work around like padding with zeros to make the
2486                  * frame minimum ethernet frame size didn't work at all.
2487                  * Instead of disabling checksum offload completely we
2488                  * resort to S/W checksum routine when we encounter short
2489                  * TCP frames.
2490                  * Short UDP packets appear to be handled correctly by
2491                  * Yukon II.
2492                  */
2493                 if (m->m_pkthdr.len < MSK_MIN_FRAMELEN &&
2494                     (m->m_pkthdr.csum_flags & CSUM_TCP) != 0) {
2495                         uint16_t csum;
2496
2497                         csum = in_cksum_skip(m, ntohs(ip->ip_len) + offset -
2498                             (ip->ip_hl << 2), offset);
2499                         *(uint16_t *)(m->m_data + offset +
2500                             m->m_pkthdr.csum_data) = csum;
2501                         m->m_pkthdr.csum_flags &= ~CSUM_TCP;
2502                 }
2503                 *m_head = m;
2504         }
2505
2506         prod = sc_if->msk_cdata.msk_tx_prod;
2507         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2508         txd_last = txd;
2509         map = txd->tx_dmamap;
2510
2511         error = bus_dmamap_load_mbuf_defrag(sc_if->msk_cdata.msk_tx_tag, map,
2512                         m_head, txsegs, maxsegs, &nsegs, BUS_DMA_NOWAIT);
2513         if (error) {
2514                 m_freem(*m_head);
2515                 *m_head = NULL;
2516                 return error;
2517         }
2518         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_tag, map, BUS_DMASYNC_PREWRITE);
2519
2520         m = *m_head;
2521         control = 0;
2522         tx_le = NULL;
2523
2524 #ifdef notyet
2525         /* Check if we have a VLAN tag to insert. */
2526         if ((m->m_flags & M_VLANTAG) != 0) {
2527                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2528                 tx_le->msk_addr = htole32(0);
2529                 tx_le->msk_control = htole32(OP_VLAN | HW_OWNER |
2530                     htons(m->m_pkthdr.ether_vtag));
2531                 sc_if->msk_cdata.msk_tx_cnt++;
2532                 MSK_INC(prod, MSK_TX_RING_CNT);
2533                 control |= INS_VLAN;
2534         }
2535 #endif
2536         /* Check if we have to handle checksum offload. */
2537         if (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) {
2538                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2539                 tx_le->msk_addr = htole32(((tcp_offset + m->m_pkthdr.csum_data)
2540                     & 0xffff) | ((uint32_t)tcp_offset << 16));
2541                 tx_le->msk_control = htole32(1 << 16 | (OP_TCPLISW | HW_OWNER));
2542                 control = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
2543                 if ((m->m_pkthdr.csum_flags & CSUM_UDP) != 0)
2544                         control |= UDPTCP;
2545                 sc_if->msk_cdata.msk_tx_cnt++;
2546                 MSK_INC(prod, MSK_TX_RING_CNT);
2547         }
2548
2549         si = prod;
2550         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2551         tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[0].ds_addr));
2552         tx_le->msk_control = htole32(txsegs[0].ds_len | control |
2553             OP_PACKET);
2554         sc_if->msk_cdata.msk_tx_cnt++;
2555         MSK_INC(prod, MSK_TX_RING_CNT);
2556
2557         for (i = 1; i < nsegs; i++) {
2558                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2559                 tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[i].ds_addr));
2560                 tx_le->msk_control = htole32(txsegs[i].ds_len | control |
2561                     OP_BUFFER | HW_OWNER);
2562                 sc_if->msk_cdata.msk_tx_cnt++;
2563                 MSK_INC(prod, MSK_TX_RING_CNT);
2564         }
2565         /* Update producer index. */
2566         sc_if->msk_cdata.msk_tx_prod = prod;
2567
2568         /* Set EOP on the last desciptor. */
2569         prod = (prod + MSK_TX_RING_CNT - 1) % MSK_TX_RING_CNT;
2570         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2571         tx_le->msk_control |= htole32(EOP);
2572
2573         /* Turn the first descriptor ownership to hardware. */
2574         tx_le = &sc_if->msk_rdata.msk_tx_ring[si];
2575         tx_le->msk_control |= htole32(HW_OWNER);
2576
2577         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2578         map = txd_last->tx_dmamap;
2579         txd_last->tx_dmamap = txd->tx_dmamap;
2580         txd->tx_dmamap = map;
2581         txd->tx_m = m;
2582
2583         return (0);
2584 }
2585
2586 static void
2587 msk_start(struct ifnet *ifp)
2588 {
2589         struct msk_if_softc *sc_if;
2590         struct mbuf *m_head;
2591         int enq;
2592
2593         sc_if = ifp->if_softc;
2594
2595         ASSERT_SERIALIZED(ifp->if_serializer);
2596
2597         if (!sc_if->msk_link) {
2598                 ifq_purge(&ifp->if_snd);
2599                 return;
2600         }
2601
2602         if ((ifp->if_flags & (IFF_RUNNING | IFF_OACTIVE)) != IFF_RUNNING)
2603                 return;
2604
2605         enq = 0;
2606         while (!ifq_is_empty(&ifp->if_snd)) {
2607                 if (MSK_IS_OACTIVE(sc_if)) {
2608                         ifp->if_flags |= IFF_OACTIVE;
2609                         break;
2610                 }
2611
2612                 m_head = ifq_dequeue(&ifp->if_snd, NULL);
2613                 if (m_head == NULL)
2614                         break;
2615
2616                 /*
2617                  * Pack the data into the transmit ring. If we
2618                  * don't have room, set the OACTIVE flag and wait
2619                  * for the NIC to drain the ring.
2620                  */
2621                 if (msk_encap(sc_if, &m_head) != 0) {
2622                         ifp->if_oerrors++;
2623                         if (sc_if->msk_cdata.msk_tx_cnt == 0) {
2624                                 continue;
2625                         } else {
2626                                 ifp->if_flags |= IFF_OACTIVE;
2627                                 break;
2628                         }
2629                 }
2630                 enq = 1;
2631
2632                 /*
2633                  * If there's a BPF listener, bounce a copy of this frame
2634                  * to him.
2635                  */
2636                 BPF_MTAP(ifp, m_head);
2637         }
2638
2639         if (enq) {
2640                 /* Transmit */
2641                 CSR_WRITE_2(sc_if->msk_softc,
2642                     Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_PUT_IDX_REG),
2643                     sc_if->msk_cdata.msk_tx_prod);
2644
2645                 /* Set a timeout in case the chip goes out to lunch. */
2646                 ifp->if_timer = MSK_TX_TIMEOUT;
2647         }
2648 }
2649
2650 static void
2651 msk_watchdog(struct ifnet *ifp)
2652 {
2653         struct msk_if_softc *sc_if = ifp->if_softc;
2654         uint32_t ridx;
2655         int idx;
2656
2657         ASSERT_SERIALIZED(ifp->if_serializer);
2658
2659         if (sc_if->msk_link == 0) {
2660                 if (bootverbose)
2661                         if_printf(sc_if->msk_ifp, "watchdog timeout "
2662                            "(missed link)\n");
2663                 ifp->if_oerrors++;
2664                 msk_init(sc_if);
2665                 return;
2666         }
2667
2668         /*
2669          * Reclaim first as there is a possibility of losing Tx completion
2670          * interrupts.
2671          */
2672         ridx = sc_if->msk_port == MSK_PORT_A ? STAT_TXA1_RIDX : STAT_TXA2_RIDX;
2673         idx = CSR_READ_2(sc_if->msk_softc, ridx);
2674         if (sc_if->msk_cdata.msk_tx_cons != idx) {
2675                 msk_txeof(sc_if, idx);
2676                 if (sc_if->msk_cdata.msk_tx_cnt == 0) {
2677                         if_printf(ifp, "watchdog timeout (missed Tx interrupts) "
2678                             "-- recovering\n");
2679                         if (!ifq_is_empty(&ifp->if_snd))
2680                                 if_devstart(ifp);
2681                         return;
2682                 }
2683         }
2684
2685         if_printf(ifp, "watchdog timeout\n");
2686         ifp->if_oerrors++;
2687         msk_init(sc_if);
2688         if (!ifq_is_empty(&ifp->if_snd))
2689                 if_devstart(ifp);
2690 }
2691
2692 static int
2693 mskc_shutdown(device_t dev)
2694 {
2695         struct msk_softc *sc = device_get_softc(dev);
2696         int i;
2697
2698         lwkt_serialize_enter(&sc->msk_serializer);
2699
2700         for (i = 0; i < sc->msk_num_port; i++) {
2701                 if (sc->msk_if[i] != NULL)
2702                         msk_stop(sc->msk_if[i]);
2703         }
2704
2705         /* Put hardware reset. */
2706         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
2707
2708         lwkt_serialize_exit(&sc->msk_serializer);
2709         return (0);
2710 }
2711
2712 static int
2713 mskc_suspend(device_t dev)
2714 {
2715         struct msk_softc *sc = device_get_softc(dev);
2716         int i;
2717
2718         lwkt_serialize_enter(&sc->msk_serializer);
2719
2720         for (i = 0; i < sc->msk_num_port; i++) {
2721                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
2722                     ((sc->msk_if[i]->msk_ifp->if_flags & IFF_RUNNING) != 0))
2723                         msk_stop(sc->msk_if[i]);
2724         }
2725
2726         /* Disable all interrupts. */
2727         CSR_WRITE_4(sc, B0_IMSK, 0);
2728         CSR_READ_4(sc, B0_IMSK);
2729         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
2730         CSR_READ_4(sc, B0_HWE_IMSK);
2731
2732         mskc_phy_power(sc, MSK_PHY_POWERDOWN);
2733
2734         /* Put hardware reset. */
2735         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
2736         sc->msk_suspended = 1;
2737
2738         lwkt_serialize_exit(&sc->msk_serializer);
2739
2740         return (0);
2741 }
2742
2743 static int
2744 mskc_resume(device_t dev)
2745 {
2746         struct msk_softc *sc = device_get_softc(dev);
2747         int i;
2748
2749         lwkt_serialize_enter(&sc->msk_serializer);
2750
2751         /* Enable all clocks before accessing any registers. */
2752         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, 0);
2753         mskc_reset(sc);
2754         for (i = 0; i < sc->msk_num_port; i++) {
2755                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
2756                     ((sc->msk_if[i]->msk_ifp->if_flags & IFF_UP) != 0))
2757                         msk_init(sc->msk_if[i]);
2758         }
2759         sc->msk_suspended = 0;
2760
2761         lwkt_serialize_exit(&sc->msk_serializer);
2762
2763         return (0);
2764 }
2765
2766 static void
2767 msk_rxeof(struct msk_if_softc *sc_if, uint32_t status, int len,
2768           struct mbuf_chain *chain)
2769 {
2770         struct mbuf *m;
2771         struct ifnet *ifp;
2772         struct msk_rxdesc *rxd;
2773         int cons, rxlen;
2774
2775         ifp = sc_if->msk_ifp;
2776
2777         cons = sc_if->msk_cdata.msk_rx_cons;
2778         do {
2779                 rxlen = status >> 16;
2780                 if ((status & GMR_FS_VLAN) != 0 &&
2781                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
2782                         rxlen -= EVL_ENCAPLEN;
2783                 if (sc_if->msk_flags & MSK_FLAG_NORXCHK) {
2784                         /*
2785                          * For controllers that returns bogus status code
2786                          * just do minimal check and let upper stack
2787                          * handle this frame.
2788                          */
2789                         if (len > MSK_MAX_FRAMELEN || len < ETHER_HDR_LEN) {
2790                                 ifp->if_ierrors++;
2791                                 msk_discard_rxbuf(sc_if, cons);
2792                                 break;
2793                         }
2794                 } else if (len > sc_if->msk_framesize ||
2795                     ((status & GMR_FS_ANY_ERR) != 0) ||
2796                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
2797                         /* Don't count flow-control packet as errors. */
2798                         if ((status & GMR_FS_GOOD_FC) == 0)
2799                                 ifp->if_ierrors++;
2800                         msk_discard_rxbuf(sc_if, cons);
2801                         break;
2802                 }
2803                 rxd = &sc_if->msk_cdata.msk_rxdesc[cons];
2804                 m = rxd->rx_m;
2805                 if (msk_newbuf(sc_if, cons, 0) != 0) {
2806                         ifp->if_iqdrops++;
2807                         /* Reuse old buffer. */
2808                         msk_discard_rxbuf(sc_if, cons);
2809                         break;
2810                 }
2811                 m->m_pkthdr.rcvif = ifp;
2812                 m->m_pkthdr.len = m->m_len = len;
2813                 ifp->if_ipackets++;
2814 #ifdef notyet
2815                 /* Check for VLAN tagged packets. */
2816                 if ((status & GMR_FS_VLAN) != 0 &&
2817                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
2818                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
2819                         m->m_flags |= M_VLANTAG;
2820                 }
2821 #endif
2822
2823                 ether_input_chain(ifp, m, NULL, chain);
2824         } while (0);
2825
2826         MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_RX_RING_CNT);
2827         MSK_INC(sc_if->msk_cdata.msk_rx_prod, MSK_RX_RING_CNT);
2828 }
2829
2830 #ifdef MSK_JUMBO
2831 static void
2832 msk_jumbo_rxeof(struct msk_if_softc *sc_if, uint32_t status, int len)
2833 {
2834         struct mbuf *m;
2835         struct ifnet *ifp;
2836         struct msk_rxdesc *jrxd;
2837         int cons, rxlen;
2838
2839         ifp = sc_if->msk_ifp;
2840
2841         MSK_IF_LOCK_ASSERT(sc_if);
2842
2843         cons = sc_if->msk_cdata.msk_rx_cons;
2844         do {
2845                 rxlen = status >> 16;
2846                 if ((status & GMR_FS_VLAN) != 0 &&
2847                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
2848                         rxlen -= ETHER_VLAN_ENCAP_LEN;
2849                 if (len > sc_if->msk_framesize ||
2850                     ((status & GMR_FS_ANY_ERR) != 0) ||
2851                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
2852                         /* Don't count flow-control packet as errors. */
2853                         if ((status & GMR_FS_GOOD_FC) == 0)
2854                                 ifp->if_ierrors++;
2855                         msk_discard_jumbo_rxbuf(sc_if, cons);
2856                         break;
2857                 }
2858                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[cons];
2859                 m = jrxd->rx_m;
2860                 if (msk_jumbo_newbuf(sc_if, cons) != 0) {
2861                         ifp->if_iqdrops++;
2862                         /* Reuse old buffer. */
2863                         msk_discard_jumbo_rxbuf(sc_if, cons);
2864                         break;
2865                 }
2866                 m->m_pkthdr.rcvif = ifp;
2867                 m->m_pkthdr.len = m->m_len = len;
2868                 ifp->if_ipackets++;
2869                 /* Check for VLAN tagged packets. */
2870                 if ((status & GMR_FS_VLAN) != 0 &&
2871                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
2872                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
2873                         m->m_flags |= M_VLANTAG;
2874                 }
2875                 MSK_IF_UNLOCK(sc_if);
2876                 (*ifp->if_input)(ifp, m);
2877                 MSK_IF_LOCK(sc_if);
2878         } while (0);
2879
2880         MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_JUMBO_RX_RING_CNT);
2881         MSK_INC(sc_if->msk_cdata.msk_rx_prod, MSK_JUMBO_RX_RING_CNT);
2882 }
2883 #endif
2884
2885 static void
2886 msk_txeof(struct msk_if_softc *sc_if, int idx)
2887 {
2888         struct msk_txdesc *txd;
2889         struct msk_tx_desc *cur_tx;
2890         struct ifnet *ifp;
2891         uint32_t control;
2892         int cons, prog;
2893
2894         ifp = sc_if->msk_ifp;
2895
2896         /*
2897          * Go through our tx ring and free mbufs for those
2898          * frames that have been sent.
2899          */
2900         cons = sc_if->msk_cdata.msk_tx_cons;
2901         prog = 0;
2902         for (; cons != idx; MSK_INC(cons, MSK_TX_RING_CNT)) {
2903                 if (sc_if->msk_cdata.msk_tx_cnt <= 0)
2904                         break;
2905                 prog++;
2906                 cur_tx = &sc_if->msk_rdata.msk_tx_ring[cons];
2907                 control = le32toh(cur_tx->msk_control);
2908                 sc_if->msk_cdata.msk_tx_cnt--;
2909                 if ((control & EOP) == 0)
2910                         continue;
2911                 txd = &sc_if->msk_cdata.msk_txdesc[cons];
2912                 bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag, txd->tx_dmamap);
2913
2914                 ifp->if_opackets++;
2915                 KASSERT(txd->tx_m != NULL, ("%s: freeing NULL mbuf!",
2916                     __func__));
2917                 m_freem(txd->tx_m);
2918                 txd->tx_m = NULL;
2919         }
2920
2921         if (prog > 0) {
2922                 sc_if->msk_cdata.msk_tx_cons = cons;
2923                 if (!MSK_IS_OACTIVE(sc_if))
2924                         ifp->if_flags &= ~IFF_OACTIVE;
2925                 if (sc_if->msk_cdata.msk_tx_cnt == 0)
2926                         ifp->if_timer = 0;
2927                 /* No need to sync LEs as we didn't update LEs. */
2928         }
2929 }
2930
2931 static void
2932 msk_tick(void *xsc_if)
2933 {
2934         struct msk_if_softc *sc_if = xsc_if;
2935         struct ifnet *ifp = &sc_if->arpcom.ac_if;
2936         struct mii_data *mii;
2937
2938         lwkt_serialize_enter(ifp->if_serializer);
2939
2940         mii = device_get_softc(sc_if->msk_miibus);
2941
2942         mii_tick(mii);
2943         if (!sc_if->msk_link)
2944                 msk_miibus_statchg(sc_if->msk_if_dev);
2945         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
2946
2947         lwkt_serialize_exit(ifp->if_serializer);
2948 }
2949
2950 static void
2951 msk_intr_phy(struct msk_if_softc *sc_if)
2952 {
2953         uint16_t status;
2954
2955         msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
2956         status = msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
2957         /* Handle FIFO Underrun/Overflow? */
2958         if (status & PHY_M_IS_FIFO_ERROR) {
2959                 device_printf(sc_if->msk_if_dev,
2960                     "PHY FIFO underrun/overflow.\n");
2961         }
2962 }
2963
2964 static void
2965 msk_intr_gmac(struct msk_if_softc *sc_if)
2966 {
2967         struct msk_softc *sc;
2968         uint8_t status;
2969
2970         sc = sc_if->msk_softc;
2971         status = CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
2972
2973         /* GMAC Rx FIFO overrun. */
2974         if ((status & GM_IS_RX_FF_OR) != 0) {
2975                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
2976                     GMF_CLI_RX_FO);
2977         }
2978         /* GMAC Tx FIFO underrun. */
2979         if ((status & GM_IS_TX_FF_UR) != 0) {
2980                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
2981                     GMF_CLI_TX_FU);
2982                 device_printf(sc_if->msk_if_dev, "Tx FIFO underrun!\n");
2983                 /*
2984                  * XXX
2985                  * In case of Tx underrun, we may need to flush/reset
2986                  * Tx MAC but that would also require resynchronization
2987                  * with status LEs. Reintializing status LEs would
2988                  * affect other port in dual MAC configuration so it
2989                  * should be avoided as possible as we can.
2990                  * Due to lack of documentation it's all vague guess but
2991                  * it needs more investigation.
2992                  */
2993         }
2994 }
2995
2996 static void
2997 msk_handle_hwerr(struct msk_if_softc *sc_if, uint32_t status)
2998 {
2999         struct msk_softc *sc;
3000
3001         sc = sc_if->msk_softc;
3002         if ((status & Y2_IS_PAR_RD1) != 0) {
3003                 device_printf(sc_if->msk_if_dev,
3004                     "RAM buffer read parity error\n");
3005                 /* Clear IRQ. */
3006                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3007                     RI_CLR_RD_PERR);
3008         }
3009         if ((status & Y2_IS_PAR_WR1) != 0) {
3010                 device_printf(sc_if->msk_if_dev,
3011                     "RAM buffer write parity error\n");
3012                 /* Clear IRQ. */
3013                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3014                     RI_CLR_WR_PERR);
3015         }
3016         if ((status & Y2_IS_PAR_MAC1) != 0) {
3017                 device_printf(sc_if->msk_if_dev, "Tx MAC parity error\n");
3018                 /* Clear IRQ. */
3019                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3020                     GMF_CLI_TX_PE);
3021         }
3022         if ((status & Y2_IS_PAR_RX1) != 0) {
3023                 device_printf(sc_if->msk_if_dev, "Rx parity error\n");
3024                 /* Clear IRQ. */
3025                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_IRQ_PAR);
3026         }
3027         if ((status & (Y2_IS_TCP_TXS1 | Y2_IS_TCP_TXA1)) != 0) {
3028                 device_printf(sc_if->msk_if_dev, "TCP segmentation error\n");
3029                 /* Clear IRQ. */
3030                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_IRQ_TCP);
3031         }
3032 }
3033
3034 static void
3035 mskc_intr_hwerr(struct msk_softc *sc)
3036 {
3037         uint32_t status;
3038         uint32_t tlphead[4];
3039
3040         status = CSR_READ_4(sc, B0_HWE_ISRC);
3041         /* Time Stamp timer overflow. */
3042         if ((status & Y2_IS_TIST_OV) != 0)
3043                 CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3044         if ((status & Y2_IS_PCI_NEXP) != 0) {
3045                 /*
3046                  * PCI Express Error occured which is not described in PEX
3047                  * spec.
3048                  * This error is also mapped either to Master Abort(
3049                  * Y2_IS_MST_ERR) or Target Abort (Y2_IS_IRQ_STAT) bit and
3050                  * can only be cleared there.
3051                  */
3052                 device_printf(sc->msk_dev,
3053                     "PCI Express protocol violation error\n");
3054         }
3055
3056         if ((status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) != 0) {
3057                 uint16_t v16;
3058
3059                 if ((status & Y2_IS_MST_ERR) != 0)
3060                         device_printf(sc->msk_dev,
3061                             "unexpected IRQ Status error\n");
3062                 else
3063                         device_printf(sc->msk_dev,
3064                             "unexpected IRQ Master error\n");
3065                 /* Reset all bits in the PCI status register. */
3066                 v16 = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
3067                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3068                 pci_write_config(sc->msk_dev, PCIR_STATUS, v16 |
3069                     PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
3070                     PCIM_STATUS_RTABORT | PCIM_STATUS_PERRREPORT, 2);
3071                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3072         }
3073
3074         /* Check for PCI Express Uncorrectable Error. */
3075         if ((status & Y2_IS_PCI_EXP) != 0) {
3076                 uint32_t v32;
3077
3078                 /*
3079                  * On PCI Express bus bridges are called root complexes (RC).
3080                  * PCI Express errors are recognized by the root complex too,
3081                  * which requests the system to handle the problem. After
3082                  * error occurence it may be that no access to the adapter
3083                  * may be performed any longer.
3084                  */
3085
3086                 v32 = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
3087                 if ((v32 & PEX_UNSUP_REQ) != 0) {
3088                         /* Ignore unsupported request error. */
3089                         if (bootverbose) {
3090                                 device_printf(sc->msk_dev,
3091                                     "Uncorrectable PCI Express error\n");
3092                         }
3093                 }
3094                 if ((v32 & (PEX_FATAL_ERRORS | PEX_POIS_TLP)) != 0) {
3095                         int i;
3096
3097                         /* Get TLP header form Log Registers. */
3098                         for (i = 0; i < 4; i++)
3099                                 tlphead[i] = CSR_PCI_READ_4(sc,
3100                                     PEX_HEADER_LOG + i * 4);
3101                         /* Check for vendor defined broadcast message. */
3102                         if (!(tlphead[0] == 0x73004001 && tlphead[1] == 0x7f)) {
3103                                 sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
3104                                 CSR_WRITE_4(sc, B0_HWE_IMSK,
3105                                     sc->msk_intrhwemask);
3106                                 CSR_READ_4(sc, B0_HWE_IMSK);
3107                         }
3108                 }
3109                 /* Clear the interrupt. */
3110                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3111                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
3112                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3113         }
3114
3115         if ((status & Y2_HWE_L1_MASK) != 0 && sc->msk_if[MSK_PORT_A] != NULL)
3116                 msk_handle_hwerr(sc->msk_if[MSK_PORT_A], status);
3117         if ((status & Y2_HWE_L2_MASK) != 0 && sc->msk_if[MSK_PORT_B] != NULL)
3118                 msk_handle_hwerr(sc->msk_if[MSK_PORT_B], status >> 8);
3119 }
3120
3121 static __inline void
3122 msk_rxput(struct msk_if_softc *sc_if)
3123 {
3124         struct msk_softc *sc;
3125
3126         sc = sc_if->msk_softc;
3127 #ifdef MSK_JUMBO
3128         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN)) {
3129                 bus_dmamap_sync(
3130                     sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
3131                     sc_if->msk_cdata.msk_jumbo_rx_ring_map,
3132                     BUS_DMASYNC_PREWRITE);
3133         }
3134 #endif
3135         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq,
3136             PREF_UNIT_PUT_IDX_REG), sc_if->msk_cdata.msk_rx_prod);
3137 }
3138
3139 static int
3140 mskc_handle_events(struct msk_softc *sc)
3141 {
3142         struct msk_if_softc *sc_if;
3143         int rxput[2];
3144         struct msk_stat_desc *sd;
3145         uint32_t control, status;
3146         int cons, idx, len, port, rxprog;
3147         struct mbuf_chain chain[MAXCPU];
3148
3149         idx = CSR_READ_2(sc, STAT_PUT_IDX);
3150         if (idx == sc->msk_stat_cons)
3151                 return (0);
3152
3153         ether_input_chain_init(chain);
3154
3155         rxput[MSK_PORT_A] = rxput[MSK_PORT_B] = 0;
3156
3157         rxprog = 0;
3158         for (cons = sc->msk_stat_cons; cons != idx;) {
3159                 sd = &sc->msk_stat_ring[cons];
3160                 control = le32toh(sd->msk_control);
3161                 if ((control & HW_OWNER) == 0)
3162                         break;
3163                 /*
3164                  * Marvell's FreeBSD driver updates status LE after clearing
3165                  * HW_OWNER. However we don't have a way to sync single LE
3166                  * with bus_dma(9) API. bus_dma(9) provides a way to sync
3167                  * an entire DMA map. So don't sync LE until we have a better
3168                  * way to sync LEs.
3169                  */
3170                 control &= ~HW_OWNER;
3171                 sd->msk_control = htole32(control);
3172                 status = le32toh(sd->msk_status);
3173                 len = control & STLE_LEN_MASK;
3174                 port = (control >> 16) & 0x01;
3175                 sc_if = sc->msk_if[port];
3176                 if (sc_if == NULL) {
3177                         device_printf(sc->msk_dev, "invalid port opcode "
3178                             "0x%08x\n", control & STLE_OP_MASK);
3179                         continue;
3180                 }
3181
3182                 switch (control & STLE_OP_MASK) {
3183                 case OP_RXVLAN:
3184                         sc_if->msk_vtag = ntohs(len);
3185                         break;
3186                 case OP_RXCHKSVLAN:
3187                         sc_if->msk_vtag = ntohs(len);
3188                         break;
3189                 case OP_RXSTAT:
3190                         if ((sc_if->msk_ifp->if_flags & IFF_RUNNING) == 0)
3191                                 break;
3192 #ifdef MSK_JUMBO
3193                         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN))
3194                                 msk_jumbo_rxeof(sc_if, status, len);
3195                         else
3196 #endif
3197                                 msk_rxeof(sc_if, status, len, chain);
3198                         rxprog++;
3199                         /*
3200                          * Because there is no way to sync single Rx LE
3201                          * put the DMA sync operation off until the end of
3202                          * event processing.
3203                          */
3204                         rxput[port]++;
3205                         /* Update prefetch unit if we've passed water mark. */
3206                         if (rxput[port] >= sc_if->msk_cdata.msk_rx_putwm) {
3207                                 msk_rxput(sc_if);
3208                                 rxput[port] = 0;
3209                         }
3210                         break;
3211                 case OP_TXINDEXLE:
3212                         if (sc->msk_if[MSK_PORT_A] != NULL) {
3213                                 msk_txeof(sc->msk_if[MSK_PORT_A],
3214                                     status & STLE_TXA1_MSKL);
3215                         }
3216                         if (sc->msk_if[MSK_PORT_B] != NULL) {
3217                                 msk_txeof(sc->msk_if[MSK_PORT_B],
3218                                     ((status & STLE_TXA2_MSKL) >>
3219                                     STLE_TXA2_SHIFTL) |
3220                                     ((len & STLE_TXA2_MSKH) <<
3221                                     STLE_TXA2_SHIFTH));
3222                         }
3223                         break;
3224                 default:
3225                         device_printf(sc->msk_dev, "unhandled opcode 0x%08x\n",
3226                             control & STLE_OP_MASK);
3227                         break;
3228                 }
3229                 MSK_INC(cons, MSK_STAT_RING_CNT);
3230                 if (rxprog > sc->msk_process_limit)
3231                         break;
3232         }
3233
3234         if (rxprog > 0)
3235                 ether_input_dispatch(chain);
3236
3237         sc->msk_stat_cons = cons;
3238         /* XXX We should sync status LEs here. See above notes. */
3239
3240         if (rxput[MSK_PORT_A] > 0)
3241                 msk_rxput(sc->msk_if[MSK_PORT_A]);
3242         if (rxput[MSK_PORT_B] > 0)
3243                 msk_rxput(sc->msk_if[MSK_PORT_B]);
3244
3245         return (sc->msk_stat_cons != CSR_READ_2(sc, STAT_PUT_IDX));
3246 }
3247
3248 /* Legacy interrupt handler for shared interrupt. */
3249 static void
3250 mskc_intr(void *xsc)
3251 {
3252         struct msk_softc *sc;
3253         struct msk_if_softc *sc_if0, *sc_if1;
3254         struct ifnet *ifp0, *ifp1;
3255         uint32_t status;
3256
3257         sc = xsc;
3258         ASSERT_SERIALIZED(&sc->msk_serializer);
3259
3260         /* Reading B0_Y2_SP_ISRC2 masks further interrupts. */
3261         status = CSR_READ_4(sc, B0_Y2_SP_ISRC2);
3262         if (status == 0 || status == 0xffffffff || sc->msk_suspended != 0 ||
3263             (status & sc->msk_intrmask) == 0) {
3264                 CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3265                 return;
3266         }
3267
3268         sc_if0 = sc->msk_if[MSK_PORT_A];
3269         sc_if1 = sc->msk_if[MSK_PORT_B];
3270         ifp0 = ifp1 = NULL;
3271         if (sc_if0 != NULL)
3272                 ifp0 = sc_if0->msk_ifp;
3273         if (sc_if1 != NULL)
3274                 ifp1 = sc_if1->msk_ifp;
3275
3276         if ((status & Y2_IS_IRQ_PHY1) != 0 && sc_if0 != NULL)
3277                 msk_intr_phy(sc_if0);
3278         if ((status & Y2_IS_IRQ_PHY2) != 0 && sc_if1 != NULL)
3279                 msk_intr_phy(sc_if1);
3280         if ((status & Y2_IS_IRQ_MAC1) != 0 && sc_if0 != NULL)
3281                 msk_intr_gmac(sc_if0);
3282         if ((status & Y2_IS_IRQ_MAC2) != 0 && sc_if1 != NULL)
3283                 msk_intr_gmac(sc_if1);
3284         if ((status & (Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2)) != 0) {
3285                 device_printf(sc->msk_dev, "Rx descriptor error\n");
3286                 sc->msk_intrmask &= ~(Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2);
3287                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3288                 CSR_READ_4(sc, B0_IMSK);
3289         }
3290         if ((status & (Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2)) != 0) {
3291                 device_printf(sc->msk_dev, "Tx descriptor error\n");
3292                 sc->msk_intrmask &= ~(Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2);
3293                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3294                 CSR_READ_4(sc, B0_IMSK);
3295         }
3296         if ((status & Y2_IS_HW_ERR) != 0)
3297                 mskc_intr_hwerr(sc);
3298
3299         while (mskc_handle_events(sc) != 0)
3300                 ;
3301         if ((status & Y2_IS_STAT_BMU) != 0)
3302                 CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_CLR_IRQ);
3303
3304         /* Reenable interrupts. */
3305         CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3306
3307         if (ifp0 != NULL && (ifp0->if_flags & IFF_RUNNING) != 0 &&
3308             !ifq_is_empty(&ifp0->if_snd))
3309                 if_devstart(ifp0);
3310         if (ifp1 != NULL && (ifp1->if_flags & IFF_RUNNING) != 0 &&
3311             !ifq_is_empty(&ifp1->if_snd))
3312                 if_devstart(ifp1);
3313 }
3314
3315 static void
3316 msk_set_tx_stfwd(struct msk_if_softc *sc_if)
3317 {
3318         struct msk_softc *sc = sc_if->msk_softc;
3319         struct ifnet *ifp = sc_if->msk_ifp;
3320
3321         if ((sc->msk_hw_id == CHIP_ID_YUKON_EX &&
3322             sc->msk_hw_rev != CHIP_REV_YU_EX_A0) ||
3323             sc->msk_hw_id >= CHIP_ID_YUKON_SUPR) {
3324                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3325                     TX_STFW_ENA);
3326         } else {
3327                 if (ifp->if_mtu > ETHERMTU) {
3328                         /* Set Tx GMAC FIFO Almost Empty Threshold. */
3329                         CSR_WRITE_4(sc,
3330                             MR_ADDR(sc_if->msk_port, TX_GMF_AE_THR),
3331                             MSK_ECU_JUMBO_WM << 16 | MSK_ECU_AE_THR);
3332                         /* Disable Store & Forward mode for Tx. */
3333                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3334                             TX_STFW_DIS);
3335                 } else {
3336                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3337                             TX_STFW_ENA);
3338                 }
3339         }
3340 }
3341
3342 static void
3343 msk_init(void *xsc)
3344 {
3345         struct msk_if_softc *sc_if = xsc;
3346         struct msk_softc *sc = sc_if->msk_softc;
3347         struct ifnet *ifp = sc_if->msk_ifp;
3348         struct mii_data  *mii;
3349         uint16_t eaddr[ETHER_ADDR_LEN / 2];
3350         uint16_t gmac;
3351         uint32_t reg;
3352         int error, i;
3353
3354         ASSERT_SERIALIZED(ifp->if_serializer);
3355
3356         mii = device_get_softc(sc_if->msk_miibus);
3357
3358         error = 0;
3359         /* Cancel pending I/O and free all Rx/Tx buffers. */
3360         msk_stop(sc_if);
3361
3362         sc_if->msk_framesize = ifp->if_mtu + ETHER_HDR_LEN + EVL_ENCAPLEN;
3363         if (sc_if->msk_framesize > MSK_MAX_FRAMELEN &&
3364             sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_EC_U) {
3365                 /*
3366                  * In Yukon EC Ultra, TSO & checksum offload is not
3367                  * supported for jumbo frame.
3368                  */
3369                 ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
3370                 ifp->if_capenable &= ~IFCAP_TXCSUM;
3371         }
3372
3373         /* GMAC Control reset. */
3374         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_SET);
3375         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_CLR);
3376         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_F_LOOPB_OFF);
3377         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
3378                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL),
3379                     GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
3380                     GMC_BYP_RETR_ON);
3381         }
3382
3383         /*
3384          * Initialize GMAC first such that speed/duplex/flow-control
3385          * parameters are renegotiated when interface is brought up.
3386          */
3387         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, 0);
3388
3389         /* Dummy read the Interrupt Source Register. */
3390         CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
3391
3392         /* Set MIB Clear Counter Mode. */
3393         gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_PHY_ADDR);
3394         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac | GM_PAR_MIB_CLR);
3395         /* Read all MIB Counters with Clear Mode set. */
3396         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
3397                 GMAC_READ_2(sc, sc_if->msk_port, GM_MIB_CNT_BASE + 8 * i);
3398         /* Clear MIB Clear Counter Mode. */
3399         gmac &= ~GM_PAR_MIB_CLR;
3400         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac);
3401
3402         /* Disable FCS. */
3403         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, GM_RXCR_CRC_DIS);
3404
3405         /* Setup Transmit Control Register. */
3406         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
3407
3408         /* Setup Transmit Flow Control Register. */
3409         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_FLOW_CTRL, 0xffff);
3410
3411         /* Setup Transmit Parameter Register. */
3412         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_PARAM,
3413             TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) | TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
3414             TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) | TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
3415
3416         gmac = DATA_BLIND_VAL(DATA_BLIND_DEF) |
3417             GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
3418
3419         if (sc_if->msk_framesize > MSK_MAX_FRAMELEN)
3420                 gmac |= GM_SMOD_JUMBO_ENA;
3421         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SERIAL_MODE, gmac);
3422
3423         /* Set station address. */
3424         bcopy(IF_LLADDR(ifp), eaddr, ETHER_ADDR_LEN);
3425         for (i = 0; i < ETHER_ADDR_LEN /2; i++)
3426                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_1L + i * 4,
3427                     eaddr[i]);
3428         for (i = 0; i < ETHER_ADDR_LEN /2; i++)
3429                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_2L + i * 4,
3430                     eaddr[i]);
3431
3432         /* Disable interrupts for counter overflows. */
3433         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_IRQ_MSK, 0);
3434         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_IRQ_MSK, 0);
3435         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TR_IRQ_MSK, 0);
3436
3437         /* Configure Rx MAC FIFO. */
3438         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
3439         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_CLR);
3440         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
3441         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P ||
3442             sc->msk_hw_id == CHIP_ID_YUKON_EX)
3443                 reg |= GMF_RX_OVER_ON;
3444         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), reg);
3445
3446         /* Set receive filter. */
3447         msk_rxfilter(sc_if);
3448
3449         if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
3450                 /* Clear flush mask - HW bug. */
3451                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK), 0);
3452         } else {
3453                 /* Flush Rx MAC FIFO on any flow control or error. */
3454                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK),
3455                     GMR_FS_ANY_ERR);
3456         }
3457
3458         /*
3459          * Set Rx FIFO flush threshold to 64 bytes 1 FIFO word
3460          * due to hardware hang on receipt of pause frames.
3461          */
3462         reg = RX_GMF_FL_THR_DEF + 1;
3463         /* Another magic for Yukon FE+ - From Linux. */
3464         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3465             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0)
3466                 reg = 0x178;
3467         CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_THR), reg);
3468
3469
3470         /* Configure Tx MAC FIFO. */
3471         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
3472         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_CLR);
3473         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_OPER_ON);
3474
3475         /* Configure hardware VLAN tag insertion/stripping. */
3476         msk_setvlan(sc_if, ifp);
3477
3478         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0) {
3479                 /* Set Rx Pause threshould. */
3480                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_LP_THR),
3481                     MSK_ECU_LLPP);
3482                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_UP_THR),
3483                     MSK_ECU_ULPP);
3484                 /* Configure store-and-forward for Tx. */
3485                 msk_set_tx_stfwd(sc_if);
3486         }
3487
3488         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3489             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
3490                 /* Disable dynamic watermark - from Linux. */
3491                 reg = CSR_READ_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA));
3492                 reg &= ~0x03;
3493                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA), reg);
3494         }
3495
3496         /*
3497          * Disable Force Sync bit and Alloc bit in Tx RAM interface
3498          * arbiter as we don't use Sync Tx queue.
3499          */
3500         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL),
3501             TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
3502         /* Enable the RAM Interface Arbiter. */
3503         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_ENA_ARB);
3504
3505         /* Setup RAM buffer. */
3506         msk_set_rambuffer(sc_if);
3507
3508         /* Disable Tx sync Queue. */
3509         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txsq, RB_CTRL), RB_RST_SET);
3510
3511         /* Setup Tx Queue Bus Memory Interface. */
3512         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_RESET);
3513         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_OPER_INIT);
3514         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_FIFO_OP_ON);
3515         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_WM), MSK_BMU_TX_WM);
3516         switch (sc->msk_hw_id) {
3517         case CHIP_ID_YUKON_EC_U:
3518                 if (sc->msk_hw_rev == CHIP_REV_YU_EC_U_A0) {
3519                         /* Fix for Yukon-EC Ultra: set BMU FIFO level */
3520                         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_AL),
3521                             MSK_ECU_TXFF_LEV);
3522                 }
3523                 break;
3524         case CHIP_ID_YUKON_EX:
3525                 /*
3526                  * Yukon Extreme seems to have silicon bug for
3527                  * automatic Tx checksum calculation capability.
3528                  */
3529                 if (sc->msk_hw_rev == CHIP_REV_YU_EX_B0) {
3530                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_F),
3531                             F_TX_CHK_AUTO_OFF);
3532                 }
3533                 break;
3534         }
3535
3536         /* Setup Rx Queue Bus Memory Interface. */
3537         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_RESET);
3538         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_OPER_INIT);
3539         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_FIFO_OP_ON);
3540         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_rxq, Q_WM), MSK_BMU_RX_WM);
3541         if (sc->msk_hw_id == CHIP_ID_YUKON_EC_U &&
3542             sc->msk_hw_rev >= CHIP_REV_YU_EC_U_A1) {
3543                 /* MAC Rx RAM Read is controlled by hardware. */
3544                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_F), F_M_RX_RAM_DIS);
3545         }
3546
3547         msk_set_prefetch(sc, sc_if->msk_txq,
3548             sc_if->msk_rdata.msk_tx_ring_paddr, MSK_TX_RING_CNT - 1);
3549         msk_init_tx_ring(sc_if);
3550
3551         /* Disable Rx checksum offload and RSS hash. */
3552         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR),
3553             BMU_DIS_RX_CHKSUM | BMU_DIS_RX_RSS_HASH);
3554 #ifdef MSK_JUMBO
3555         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN)) {
3556                 msk_set_prefetch(sc, sc_if->msk_rxq,
3557                     sc_if->msk_rdata.msk_jumbo_rx_ring_paddr,
3558                     MSK_JUMBO_RX_RING_CNT - 1);
3559                 error = msk_init_jumbo_rx_ring(sc_if);
3560         } else
3561 #endif
3562         {
3563                 msk_set_prefetch(sc, sc_if->msk_rxq,
3564                     sc_if->msk_rdata.msk_rx_ring_paddr,
3565                     MSK_RX_RING_CNT - 1);
3566                 error = msk_init_rx_ring(sc_if);
3567         }
3568         if (error != 0) {
3569                 device_printf(sc_if->msk_if_dev,
3570                     "initialization failed: no memory for Rx buffers\n");
3571                 msk_stop(sc_if);
3572                 return;
3573         }
3574         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
3575                 /* Disable flushing of non-ASF packets. */
3576                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
3577                     GMF_RX_MACSEC_FLUSH_OFF);
3578         }
3579
3580         /* Configure interrupt handling. */
3581         if (sc_if->msk_port == MSK_PORT_A) {
3582                 sc->msk_intrmask |= Y2_IS_PORT_A;
3583                 sc->msk_intrhwemask |= Y2_HWE_L1_MASK;
3584         } else {
3585                 sc->msk_intrmask |= Y2_IS_PORT_B;
3586                 sc->msk_intrhwemask |= Y2_HWE_L2_MASK;
3587         }
3588         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
3589         CSR_READ_4(sc, B0_HWE_IMSK);
3590         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3591         CSR_READ_4(sc, B0_IMSK);
3592
3593         sc_if->msk_link = 0;
3594         mii_mediachg(mii);
3595
3596         mskc_set_imtimer(sc);
3597
3598         ifp->if_flags |= IFF_RUNNING;
3599         ifp->if_flags &= ~IFF_OACTIVE;
3600
3601         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
3602 }
3603
3604 static void
3605 msk_set_rambuffer(struct msk_if_softc *sc_if)
3606 {
3607         struct msk_softc *sc;
3608         int ltpp, utpp;
3609
3610         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
3611                 return;
3612
3613         sc = sc_if->msk_softc;
3614
3615         /* Setup Rx Queue. */
3616         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_CLR);
3617         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_START),
3618             sc->msk_rxqstart[sc_if->msk_port] / 8);
3619         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_END),
3620             sc->msk_rxqend[sc_if->msk_port] / 8);
3621         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_WP),
3622             sc->msk_rxqstart[sc_if->msk_port] / 8);
3623         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RP),
3624             sc->msk_rxqstart[sc_if->msk_port] / 8);
3625
3626         utpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
3627             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_ULPP) / 8;
3628         ltpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
3629             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_LLPP_B) / 8;
3630         if (sc->msk_rxqsize < MSK_MIN_RXQ_SIZE)
3631                 ltpp += (MSK_RB_LLPP_B - MSK_RB_LLPP_S) / 8;
3632         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_UTPP), utpp);
3633         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_LTPP), ltpp);
3634         /* Set Rx priority(RB_RX_UTHP/RB_RX_LTHP) thresholds? */
3635
3636         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_ENA_OP_MD);
3637         CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL));
3638
3639         /* Setup Tx Queue. */
3640         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_CLR);
3641         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_START),
3642             sc->msk_txqstart[sc_if->msk_port] / 8);
3643         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_END),
3644             sc->msk_txqend[sc_if->msk_port] / 8);
3645         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_WP),
3646             sc->msk_txqstart[sc_if->msk_port] / 8);
3647         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_RP),
3648             sc->msk_txqstart[sc_if->msk_port] / 8);
3649         /* Enable Store & Forward for Tx side. */
3650         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_STFWD);
3651         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_OP_MD);
3652         CSR_READ_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL));
3653 }
3654
3655 static void
3656 msk_set_prefetch(struct msk_softc *sc, int qaddr, bus_addr_t addr,
3657     uint32_t count)
3658 {
3659
3660         /* Reset the prefetch unit. */
3661         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3662             PREF_UNIT_RST_SET);
3663         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3664             PREF_UNIT_RST_CLR);
3665         /* Set LE base address. */
3666         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_LOW_REG),
3667             MSK_ADDR_LO(addr));
3668         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_HI_REG),
3669             MSK_ADDR_HI(addr));
3670         /* Set the list last index. */
3671         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_LAST_IDX_REG),
3672             count);
3673         /* Turn on prefetch unit. */
3674         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3675             PREF_UNIT_OP_ON);
3676         /* Dummy read to ensure write. */
3677         CSR_READ_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG));
3678 }
3679
3680 static void
3681 msk_stop(struct msk_if_softc *sc_if)
3682 {
3683         struct msk_softc *sc = sc_if->msk_softc;
3684         struct ifnet *ifp = sc_if->msk_ifp;
3685         struct msk_txdesc *txd;
3686         struct msk_rxdesc *rxd;
3687 #ifdef MSK_JUMBO
3688         struct msk_rxdesc *jrxd;
3689 #endif
3690         uint32_t val;
3691         int i;
3692
3693         ASSERT_SERIALIZED(ifp->if_serializer);
3694
3695         callout_stop(&sc_if->msk_tick_ch);
3696         ifp->if_timer = 0;
3697
3698         /* Disable interrupts. */
3699         if (sc_if->msk_port == MSK_PORT_A) {
3700                 sc->msk_intrmask &= ~Y2_IS_PORT_A;
3701                 sc->msk_intrhwemask &= ~Y2_HWE_L1_MASK;
3702         } else {
3703                 sc->msk_intrmask &= ~Y2_IS_PORT_B;
3704                 sc->msk_intrhwemask &= ~Y2_HWE_L2_MASK;
3705         }
3706         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
3707         CSR_READ_4(sc, B0_HWE_IMSK);
3708         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3709         CSR_READ_4(sc, B0_IMSK);
3710
3711         /* Disable Tx/Rx MAC. */
3712         val = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
3713         val &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
3714         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, val);
3715         /* Read again to ensure writing. */
3716         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
3717
3718         /* Stop Tx BMU. */
3719         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_STOP);
3720         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
3721         for (i = 0; i < MSK_TIMEOUT; i++) {
3722                 if ((val & (BMU_STOP | BMU_IDLE)) == 0) {
3723                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
3724                             BMU_STOP);
3725                         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
3726                 } else
3727                         break;
3728                 DELAY(1);
3729         }
3730         if (i == MSK_TIMEOUT)
3731                 device_printf(sc_if->msk_if_dev, "Tx BMU stop failed\n");
3732         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL),
3733             RB_RST_SET | RB_DIS_OP_MD);
3734
3735         /* Disable all GMAC interrupt. */
3736         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK), 0);
3737         /* Disable PHY interrupt. */
3738         msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
3739
3740         /* Disable the RAM Interface Arbiter. */
3741         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_DIS_ARB);
3742
3743         /* Reset the PCI FIFO of the async Tx queue */
3744         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
3745             BMU_RST_SET | BMU_FIFO_RST);
3746
3747         /* Reset the Tx prefetch units. */
3748         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_CTRL_REG),
3749             PREF_UNIT_RST_SET);
3750
3751         /* Reset the RAM Buffer async Tx queue. */
3752         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_SET);
3753
3754         /* Reset Tx MAC FIFO. */
3755         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
3756         /* Set Pause Off. */
3757         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_PAUSE_OFF);
3758
3759         /*
3760          * The Rx Stop command will not work for Yukon-2 if the BMU does not
3761          * reach the end of packet and since we can't make sure that we have
3762          * incoming data, we must reset the BMU while it is not during a DMA
3763          * transfer. Since it is possible that the Rx path is still active,
3764          * the Rx RAM buffer will be stopped first, so any possible incoming
3765          * data will not trigger a DMA. After the RAM buffer is stopped, the
3766          * BMU is polled until any DMA in progress is ended and only then it
3767          * will be reset.
3768          */
3769
3770         /* Disable the RAM Buffer receive queue. */
3771         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_DIS_OP_MD);
3772         for (i = 0; i < MSK_TIMEOUT; i++) {
3773                 if (CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RSL)) ==
3774                     CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RL)))
3775                         break;
3776                 DELAY(1);
3777         }
3778         if (i == MSK_TIMEOUT)
3779                 device_printf(sc_if->msk_if_dev, "Rx BMU stop failed\n");
3780         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR),
3781             BMU_RST_SET | BMU_FIFO_RST);
3782         /* Reset the Rx prefetch unit. */
3783         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_CTRL_REG),
3784             PREF_UNIT_RST_SET);
3785         /* Reset the RAM Buffer receive queue. */
3786         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_SET);
3787         /* Reset Rx MAC FIFO. */
3788         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
3789
3790         /* Free Rx and Tx mbufs still in the queues. */
3791         for (i = 0; i < MSK_RX_RING_CNT; i++) {
3792                 rxd = &sc_if->msk_cdata.msk_rxdesc[i];
3793                 if (rxd->rx_m != NULL) {
3794                         bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag,
3795                             rxd->rx_dmamap);
3796                         m_freem(rxd->rx_m);
3797                         rxd->rx_m = NULL;
3798                 }
3799         }
3800 #ifdef MSK_JUMBO
3801         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
3802                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
3803                 if (jrxd->rx_m != NULL) {
3804                         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
3805                             jrxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
3806                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
3807                             jrxd->rx_dmamap);
3808                         m_freem(jrxd->rx_m);
3809                         jrxd->rx_m = NULL;
3810                 }
3811         }
3812 #endif
3813         for (i = 0; i < MSK_TX_RING_CNT; i++) {
3814                 txd = &sc_if->msk_cdata.msk_txdesc[i];
3815                 if (txd->tx_m != NULL) {
3816                         bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag,
3817                             txd->tx_dmamap);
3818                         m_freem(txd->tx_m);
3819                         txd->tx_m = NULL;
3820                 }
3821         }
3822
3823         /*
3824          * Mark the interface down.
3825          */
3826         ifp->if_flags &= ~(IFF_RUNNING | IFF_OACTIVE);
3827         sc_if->msk_link = 0;
3828 }
3829
3830 static int
3831 mskc_sysctl_proc_limit(SYSCTL_HANDLER_ARGS)
3832 {
3833         return sysctl_int_range(oidp, arg1, arg2, req,
3834                                 MSK_PROC_MIN, MSK_PROC_MAX);
3835 }
3836
3837 static int
3838 mskc_sysctl_intr_rate(SYSCTL_HANDLER_ARGS)
3839 {
3840         struct msk_softc *sc = arg1;
3841         struct lwkt_serialize *serializer = &sc->msk_serializer;
3842         int error = 0, v;
3843
3844         lwkt_serialize_enter(serializer);
3845
3846         v = sc->msk_intr_rate;
3847         error = sysctl_handle_int(oidp, &v, 0, req);
3848         if (error || req->newptr == NULL)
3849                 goto back;
3850         if (v < 0) {
3851                 error = EINVAL;
3852                 goto back;
3853         }
3854
3855         if (sc->msk_intr_rate != v) {
3856                 int flag = 0, i;
3857
3858                 sc->msk_intr_rate = v;
3859                 for (i = 0; i < 2; ++i) {
3860                         if (sc->msk_if[i] != NULL) {
3861                                 flag |= sc->msk_if[i]->
3862                                         arpcom.ac_if.if_flags & IFF_RUNNING;
3863                         }
3864                 }
3865                 if (flag)
3866                         mskc_set_imtimer(sc);
3867         }
3868 back:
3869         lwkt_serialize_exit(serializer);
3870         return error;
3871 }
3872
3873 static int
3874 msk_dmamem_create(device_t dev, bus_size_t size, bus_dma_tag_t *dtag,
3875                   void **addr, bus_addr_t *paddr, bus_dmamap_t *dmap)
3876 {
3877         struct msk_if_softc *sc_if = device_get_softc(dev);
3878         bus_dmamem_t dmem;
3879         int error;
3880
3881         error = bus_dmamem_coherent(sc_if->msk_cdata.msk_parent_tag,
3882                         MSK_RING_ALIGN, 0,
3883                         BUS_SPACE_MAXADDR, BUS_SPACE_MAXADDR,
3884                         size, BUS_DMA_WAITOK | BUS_DMA_ZERO, &dmem);
3885         if (error) {
3886                 device_printf(dev, "can't create coherent DMA memory\n");
3887                 return error;
3888         }
3889
3890         *dtag = dmem.dmem_tag;
3891         *dmap = dmem.dmem_map;
3892         *addr = dmem.dmem_addr;
3893         *paddr = dmem.dmem_busaddr;
3894
3895         return 0;
3896 }
3897
3898 static void
3899 msk_dmamem_destroy(bus_dma_tag_t dtag, void *addr, bus_dmamap_t dmap)
3900 {
3901         if (dtag != NULL) {
3902                 bus_dmamap_unload(dtag, dmap);
3903                 bus_dmamem_free(dtag, addr, dmap);
3904                 bus_dma_tag_destroy(dtag);
3905         }
3906 }
3907
3908 static void
3909 mskc_set_imtimer(struct msk_softc *sc)
3910 {
3911         if (sc->msk_intr_rate > 0) {
3912                 /*
3913                  * XXX myk(4) seems to use 125MHz for EC/FE/XL
3914                  *     and 78.125MHz for rest of chip types
3915                  */
3916                 CSR_WRITE_4(sc, B2_IRQM_INI,
3917                             MSK_USECS(sc, 1000000 / sc->msk_intr_rate));
3918                 CSR_WRITE_4(sc, B2_IRQM_MSK, sc->msk_intrmask);
3919                 CSR_WRITE_4(sc, B2_IRQM_CTRL, TIM_START);
3920         } else {
3921                 CSR_WRITE_4(sc, B2_IRQM_CTRL, TIM_STOP);
3922         }
3923 }