x86_64: Allow UP kernel to use LAPIC timer and I/O APIC
[dragonfly.git] / sys / platform / pc64 / apic / lapic.c
1 /*
2  * Copyright (c) 1996, by Steve Passe
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. The name of the developer may NOT be used to endorse or promote products
11  *    derived from this software without specific prior written permission.
12  *
13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
23  * SUCH DAMAGE.
24  *
25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
26  */
27
28 #include <sys/param.h>
29 #include <sys/systm.h>
30 #include <sys/kernel.h>
31 #include <sys/bus.h>
32 #include <sys/machintr.h>
33 #include <machine/globaldata.h>
34 #include <machine/smp.h>
35 #include <machine/md_var.h>
36 #include <machine/pmap.h>
37 #include <machine_base/apic/lapic.h>
38 #include <machine_base/apic/ioapic.h>
39 #include <machine_base/apic/ioapic_abi.h>
40 #include <machine_base/icu/icu_var.h>
41 #include <machine/segments.h>
42 #include <sys/thread2.h>
43
44 #include <machine/cputypes.h>
45 #include <machine/intr_machdep.h>
46
47 #include "apicvar.h"
48
49 extern int naps;
50
51 volatile lapic_t *lapic;
52
53 static void     lapic_timer_calibrate(void);
54 static void     lapic_timer_set_divisor(int);
55 static void     lapic_timer_fixup_handler(void *);
56 static void     lapic_timer_restart_handler(void *);
57
58 void            lapic_timer_process(void);
59 void            lapic_timer_process_frame(struct intrframe *);
60 void            lapic_timer_always(struct intrframe *);
61
62 static int      lapic_timer_enable = 1;
63 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
64
65 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
66 static void     lapic_timer_intr_enable(struct cputimer_intr *);
67 static void     lapic_timer_intr_restart(struct cputimer_intr *);
68 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
69
70 static struct cputimer_intr lapic_cputimer_intr = {
71         .freq = 0,
72         .reload = lapic_timer_intr_reload,
73         .enable = lapic_timer_intr_enable,
74         .config = cputimer_intr_default_config,
75         .restart = lapic_timer_intr_restart,
76         .pmfixup = lapic_timer_intr_pmfixup,
77         .initclock = cputimer_intr_default_initclock,
78         .next = SLIST_ENTRY_INITIALIZER,
79         .name = "lapic",
80         .type = CPUTIMER_INTR_LAPIC,
81         .prio = CPUTIMER_INTR_PRIO_LAPIC,
82         .caps = CPUTIMER_INTR_CAP_NONE
83 };
84
85 static int              lapic_timer_divisor_idx = -1;
86 static const uint32_t   lapic_timer_divisors[] = {
87         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
88         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
89 };
90 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
91
92 /*
93  * APIC ID <-> CPU ID mapping structures.
94  */
95 int     cpu_id_to_apic_id[NAPICID];
96 int     apic_id_to_cpu_id[NAPICID];
97 int     lapic_enable = 1;
98
99 void
100 lapic_eoi(void)
101 {
102
103         lapic->eoi = 0;
104 }
105
106 /*
107  * Enable LAPIC, configure interrupts.
108  */
109 void
110 lapic_init(boolean_t bsp)
111 {
112         uint32_t timer;
113         u_int   temp;
114
115         /*
116          * Install vectors
117          *
118          * Since IDT is shared between BSP and APs, these vectors
119          * only need to be installed once; we do it on BSP.
120          */
121         if (bsp) {
122                 /* Install a 'Spurious INTerrupt' vector */
123                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
124                     SDT_SYSIGT, SEL_KPL, 0);
125
126                 /* Install a timer vector */
127                 setidt(XTIMER_OFFSET, Xtimer,
128                     SDT_SYSIGT, SEL_KPL, 0);
129
130 #ifdef SMP
131                 /* Install an inter-CPU IPI for TLB invalidation */
132                 setidt(XINVLTLB_OFFSET, Xinvltlb,
133                     SDT_SYSIGT, SEL_KPL, 0);
134
135                 /* Install an inter-CPU IPI for IPIQ messaging */
136                 setidt(XIPIQ_OFFSET, Xipiq,
137                     SDT_SYSIGT, SEL_KPL, 0);
138
139                 /* Install an inter-CPU IPI for CPU stop/restart */
140                 setidt(XCPUSTOP_OFFSET, Xcpustop,
141                     SDT_SYSIGT, SEL_KPL, 0);
142 #endif
143         }
144
145         /*
146          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
147          * aggregate interrupt input from the 8259.  The INTA cycle
148          * will be routed to the external controller (the 8259) which
149          * is expected to supply the vector.
150          *
151          * Must be setup edge triggered, active high.
152          *
153          * Disable LINT0 on BSP, if I/O APIC is enabled.
154          *
155          * Disable LINT0 on the APs.  It doesn't matter what delivery
156          * mode we use because we leave it masked.
157          */
158         temp = lapic->lvt_lint0;
159         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
160                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
161         if (bsp) {
162                 temp |= APIC_LVT_DM_EXTINT;
163                 if (ioapic_enable)
164                         temp |= APIC_LVT_MASKED;
165         } else {
166                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
167         }
168         lapic->lvt_lint0 = temp;
169
170         /*
171          * Setup LINT1 as NMI.
172          *
173          * Must be setup edge trigger, active high.
174          *
175          * Enable LINT1 on BSP, if I/O APIC is enabled.
176          *
177          * Disable LINT1 on the APs.
178          */
179         temp = lapic->lvt_lint1;
180         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
181                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
182         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
183         if (bsp && ioapic_enable)
184                 temp &= ~APIC_LVT_MASKED;
185         lapic->lvt_lint1 = temp;
186
187         /*
188          * Mask the LAPIC error interrupt, LAPIC performance counter
189          * interrupt.
190          */
191         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
192         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
193
194         /*
195          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
196          */
197         timer = lapic->lvt_timer;
198         timer &= ~APIC_LVTT_VECTOR;
199         timer |= XTIMER_OFFSET;
200         timer |= APIC_LVTT_MASKED;
201         lapic->lvt_timer = timer;
202
203         /*
204          * Set the Task Priority Register as needed.   At the moment allow
205          * interrupts on all cpus (the APs will remain CLId until they are
206          * ready to deal).
207          */
208         temp = lapic->tpr;
209         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
210         lapic->tpr = temp;
211
212         /* 
213          * Enable the LAPIC 
214          */
215         temp = lapic->svr;
216         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
217         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
218
219         /*
220          * Set the spurious interrupt vector.  The low 4 bits of the vector
221          * must be 1111.
222          */
223         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
224                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
225         temp &= ~APIC_SVR_VECTOR;
226         temp |= XSPURIOUSINT_OFFSET;
227
228         lapic->svr = temp;
229
230         /*
231          * Pump out a few EOIs to clean out interrupts that got through
232          * before we were able to set the TPR.
233          */
234         lapic_eoi();
235         lapic_eoi();
236         lapic_eoi();
237
238         if (bsp) {
239                 lapic_timer_calibrate();
240                 if (lapic_timer_enable) {
241                         cputimer_intr_register(&lapic_cputimer_intr);
242                         cputimer_intr_select(&lapic_cputimer_intr, 0);
243                 }
244         } else {
245                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
246         }
247
248         if (bootverbose)
249                 apic_dump("apic_initialize()");
250 }
251
252 static void
253 lapic_timer_set_divisor(int divisor_idx)
254 {
255         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
256         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
257 }
258
259 static void
260 lapic_timer_oneshot(u_int count)
261 {
262         uint32_t value;
263
264         value = lapic->lvt_timer;
265         value &= ~APIC_LVTT_PERIODIC;
266         lapic->lvt_timer = value;
267         lapic->icr_timer = count;
268 }
269
270 static void
271 lapic_timer_oneshot_quick(u_int count)
272 {
273         lapic->icr_timer = count;
274 }
275
276 static void
277 lapic_timer_calibrate(void)
278 {
279         sysclock_t value;
280
281         /* Try to calibrate the local APIC timer. */
282         for (lapic_timer_divisor_idx = 0;
283              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
284              lapic_timer_divisor_idx++) {
285                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
286                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
287                 DELAY(2000000);
288                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
289                 if (value != APIC_TIMER_MAX_COUNT)
290                         break;
291         }
292         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
293                 panic("lapic: no proper timer divisor?!\n");
294         lapic_cputimer_intr.freq = value / 2;
295
296         kprintf("lapic: divisor index %d, frequency %u Hz\n",
297                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
298 }
299
300 static void
301 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
302 {
303         sysclock_t count;
304
305         gd->gd_timer_running = 0;
306
307         count = sys_cputimer->count();
308         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
309                 systimer_intr(&count, 0, frame);
310 }
311
312 void
313 lapic_timer_process(void)
314 {
315         lapic_timer_process_oncpu(mycpu, NULL);
316 }
317
318 void
319 lapic_timer_process_frame(struct intrframe *frame)
320 {
321         lapic_timer_process_oncpu(mycpu, frame);
322 }
323
324 /*
325  * This manual debugging code is called unconditionally from Xtimer
326  * (the lapic timer interrupt) whether the current thread is in a
327  * critical section or not) and can be useful in tracking down lockups.
328  *
329  * NOTE: MANUAL DEBUG CODE
330  */
331 #if 0
332 static int saveticks[SMP_MAXCPU];
333 static int savecounts[SMP_MAXCPU];
334 #endif
335
336 void
337 lapic_timer_always(struct intrframe *frame)
338 {
339 #if 0
340         globaldata_t gd = mycpu;
341         int cpu = gd->gd_cpuid;
342         char buf[64];
343         short *gptr;
344         int i;
345
346         if (cpu <= 20) {
347                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
348                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
349                 ++gptr;
350
351                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
352                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
353                     gd->gd_infomsg);
354                 for (i = 0; buf[i]; ++i) {
355                         gptr[i] = 0x0700 | (unsigned char)buf[i];
356                 }
357         }
358 #if 0
359         if (saveticks[gd->gd_cpuid] != ticks) {
360                 saveticks[gd->gd_cpuid] = ticks;
361                 savecounts[gd->gd_cpuid] = 0;
362         }
363         ++savecounts[gd->gd_cpuid];
364         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
365                 panic("cpud %d panicing on ticks failure",
366                         gd->gd_cpuid);
367         }
368         for (i = 0; i < ncpus; ++i) {
369                 int delta;
370                 if (saveticks[i] && panicstr == NULL) {
371                         delta = saveticks[i] - ticks;
372                         if (delta < -10 || delta > 10) {
373                                 panic("cpu %d panicing on cpu %d watchdog",
374                                       gd->gd_cpuid, i);
375                         }
376                 }
377         }
378 #endif
379 #endif
380 }
381
382 static void
383 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
384 {
385         struct globaldata *gd = mycpu;
386
387         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
388         if (reload < 2)
389                 reload = 2;
390
391         if (gd->gd_timer_running) {
392                 if (reload < lapic->ccr_timer)
393                         lapic_timer_oneshot_quick(reload);
394         } else {
395                 gd->gd_timer_running = 1;
396                 lapic_timer_oneshot_quick(reload);
397         }
398 }
399
400 static void
401 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
402 {
403         uint32_t timer;
404
405         timer = lapic->lvt_timer;
406         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
407         lapic->lvt_timer = timer;
408
409         lapic_timer_fixup_handler(NULL);
410 }
411
412 static void
413 lapic_timer_fixup_handler(void *arg)
414 {
415         int *started = arg;
416
417         if (started != NULL)
418                 *started = 0;
419
420         if (cpu_vendor_id == CPU_VENDOR_AMD) {
421                 /*
422                  * Detect the presence of C1E capability mostly on latest
423                  * dual-cores (or future) k8 family.  This feature renders
424                  * the local APIC timer dead, so we disable it by reading
425                  * the Interrupt Pending Message register and clearing both
426                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
427                  * 
428                  * Reference:
429                  *   "BIOS and Kernel Developer's Guide for AMD NPT
430                  *    Family 0Fh Processors"
431                  *   #32559 revision 3.00
432                  */
433                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
434                     (cpu_id & 0x0fff0000) >= 0x00040000) {
435                         uint64_t msr;
436
437                         msr = rdmsr(0xc0010055);
438                         if (msr & 0x18000000) {
439                                 struct globaldata *gd = mycpu;
440
441                                 kprintf("cpu%d: AMD C1E detected\n",
442                                         gd->gd_cpuid);
443                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
444
445                                 /*
446                                  * We are kinda stalled;
447                                  * kick start again.
448                                  */
449                                 gd->gd_timer_running = 1;
450                                 lapic_timer_oneshot_quick(2);
451
452                                 if (started != NULL)
453                                         *started = 1;
454                         }
455                 }
456         }
457 }
458
459 static void
460 lapic_timer_restart_handler(void *dummy __unused)
461 {
462         int started;
463
464         lapic_timer_fixup_handler(&started);
465         if (!started) {
466                 struct globaldata *gd = mycpu;
467
468                 gd->gd_timer_running = 1;
469                 lapic_timer_oneshot_quick(2);
470         }
471 }
472
473 /*
474  * This function is called only by ACPI-CA code currently:
475  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
476  *   module controls PM.  So once ACPI-CA is attached, we try
477  *   to apply the fixup to prevent LAPIC timer from hanging.
478  */
479 static void
480 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
481 {
482 #ifdef SMP
483         lwkt_send_ipiq_mask(smp_active_mask,
484                             lapic_timer_fixup_handler, NULL);
485 #else
486         lapic_timer_fixup_handler(NULL);
487 #endif
488 }
489
490 static void
491 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
492 {
493 #ifdef SMP
494         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
495 #else
496         lapic_timer_restart_handler(NULL);
497 #endif
498 }
499
500
501 /*
502  * dump contents of local APIC registers
503  */
504 void
505 apic_dump(char* str)
506 {
507         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
508         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
509                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
510 }
511
512 #ifdef SMP
513
514 /*
515  * Inter Processor Interrupt functions.
516  */
517
518 /*
519  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
520  *
521  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
522  *  vector is any valid SYSTEM INT vector
523  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
524  *
525  * A backlog of requests can create a deadlock between cpus.  To avoid this
526  * we have to be able to accept IPIs at the same time we are trying to send
527  * them.  The critical section prevents us from attempting to send additional
528  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
529  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
530  * to occur but fortunately it does not happen too often.
531  */
532 int
533 apic_ipi(int dest_type, int vector, int delivery_mode)
534 {
535         u_long  icr_lo;
536
537         crit_enter();
538         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
539             unsigned long rflags = read_rflags();
540             cpu_enable_intr();
541             DEBUG_PUSH_INFO("apic_ipi");
542             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
543                 lwkt_process_ipiq();
544             }
545             DEBUG_POP_INFO();
546             write_rflags(rflags);
547         }
548
549         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type | 
550                 delivery_mode | vector;
551         lapic->icr_lo = icr_lo;
552         crit_exit();
553         return 0;
554 }
555
556 void
557 single_apic_ipi(int cpu, int vector, int delivery_mode)
558 {
559         u_long  icr_lo;
560         u_long  icr_hi;
561
562         crit_enter();
563         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
564             unsigned long rflags = read_rflags();
565             cpu_enable_intr();
566             DEBUG_PUSH_INFO("single_apic_ipi");
567             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
568                 lwkt_process_ipiq();
569             }
570             DEBUG_POP_INFO();
571             write_rflags(rflags);
572         }
573         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
574         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
575         lapic->icr_hi = icr_hi;
576
577         /* build ICR_LOW */
578         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
579             | APIC_DEST_DESTFLD | delivery_mode | vector;
580
581         /* write APIC ICR */
582         lapic->icr_lo = icr_lo;
583         crit_exit();
584 }
585
586 #if 0   
587
588 /*
589  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
590  *
591  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
592  * to the target, and the scheduler does not 'poll' for IPI messages.
593  */
594 int
595 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
596 {
597         u_long  icr_lo;
598         u_long  icr_hi;
599
600         crit_enter();
601         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
602             crit_exit();
603             return(0);
604         }
605         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
606         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
607         lapic->icr_hi = icr_hi;
608
609         /* build IRC_LOW */
610         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
611             | APIC_DEST_DESTFLD | delivery_mode | vector;
612
613         /* write APIC ICR */
614         lapic->icr_lo = icr_lo;
615         crit_exit();
616         return(1);
617 }
618
619 #endif
620
621 /*
622  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
623  *
624  * target is a bitmask of destination cpus.  Vector is any
625  * valid system INT vector.  Delivery mode may be either
626  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
627  */
628 void
629 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
630 {
631         crit_enter();
632         while (target) {
633                 int n = BSFCPUMASK(target);
634                 target &= ~CPUMASK(n);
635                 single_apic_ipi(n, vector, delivery_mode);
636         }
637         crit_exit();
638 }
639
640 #endif  /* SMP */
641
642 /*
643  * Timer code, in development...
644  *  - suggested by rgrimes@gndrsh.aac.dev.com
645  */
646 int
647 get_apic_timer_frequency(void)
648 {
649         return(lapic_cputimer_intr.freq);
650 }
651
652 /*
653  * Load a 'downcount time' in uSeconds.
654  */
655 void
656 set_apic_timer(int us)
657 {
658         u_int count;
659
660         /*
661          * When we reach here, lapic timer's frequency
662          * must have been calculated as well as the
663          * divisor (lapic->dcr_timer is setup during the
664          * divisor calculation).
665          */
666         KKASSERT(lapic_cputimer_intr.freq != 0 &&
667                  lapic_timer_divisor_idx >= 0);
668
669         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
670         lapic_timer_oneshot(count);
671 }
672
673
674 /*
675  * Read remaining time in timer.
676  */
677 int
678 read_apic_timer(void)
679 {
680 #if 0
681         /** XXX FIXME: we need to return the actual remaining time,
682          *         for now we just return the remaining count.
683          */
684 #else
685         return lapic->ccr_timer;
686 #endif
687 }
688
689
690 /*
691  * Spin-style delay, set delay time in uS, spin till it drains.
692  */
693 void
694 u_sleep(int count)
695 {
696         set_apic_timer(count);
697         while (read_apic_timer())
698                  /* spin */ ;
699 }
700
701 int
702 lapic_unused_apic_id(int start)
703 {
704         int i;
705
706         for (i = start; i < NAPICID; ++i) {
707                 if (APICID_TO_CPUID(i) == -1)
708                         return i;
709         }
710         return NAPICID;
711 }
712
713 void
714 lapic_map(vm_offset_t lapic_addr)
715 {
716         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
717
718         kprintf("lapic: at 0x%08lx\n", lapic_addr);
719 }
720
721 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
722         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
723
724 int
725 lapic_config(void)
726 {
727         struct lapic_enumerator *e;
728         int error, i, ap_max;
729
730         KKASSERT(lapic_enable);
731
732         for (i = 0; i < NAPICID; ++i)
733                 APICID_TO_CPUID(i) = -1;
734
735         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
736                 error = e->lapic_probe(e);
737                 if (!error)
738                         break;
739         }
740         if (e == NULL) {
741                 kprintf("LAPIC: Can't find LAPIC\n");
742                 return ENXIO;
743         }
744
745         e->lapic_enumerate(e);
746
747         ap_max = MAXCPU - 1;
748         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
749         if (ap_max > MAXCPU - 1)
750                 ap_max = MAXCPU - 1;
751
752         if (naps > ap_max) {
753                 kprintf("LAPIC: Warning use only %d out of %d "
754                         "available APs\n",
755                         ap_max, naps);
756                 naps = ap_max;
757         }
758
759         return 0;
760 }
761
762 void
763 lapic_enumerator_register(struct lapic_enumerator *ne)
764 {
765         struct lapic_enumerator *e;
766
767         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
768                 if (e->lapic_prio < ne->lapic_prio) {
769                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
770                         return;
771                 }
772         }
773         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
774 }
775
776 void
777 lapic_set_cpuid(int cpu_id, int apic_id)
778 {
779         CPUID_TO_APICID(cpu_id) = apic_id;
780         APICID_TO_CPUID(apic_id) = cpu_id;
781 }
782
783 void
784 lapic_fixup_noioapic(void)
785 {
786         u_int   temp;
787
788         /* Only allowed on BSP */
789         KKASSERT(mycpuid == 0);
790         KKASSERT(!ioapic_enable);
791
792         temp = lapic->lvt_lint0;
793         temp &= ~APIC_LVT_MASKED;
794         lapic->lvt_lint0 = temp;
795
796         temp = lapic->lvt_lint1;
797         temp |= APIC_LVT_MASKED;
798         lapic->lvt_lint1 = temp;
799 }
800
801 static void
802 lapic_sysinit(void *dummy __unused)
803 {
804         if (lapic_enable) {
805                 int error;
806
807                 error = lapic_config();
808                 if (error)
809                         lapic_enable = 0;
810         }
811
812         if (lapic_enable) {
813                 /* Initialize BSP's local APIC */
814                 lapic_init(TRUE);
815         } else if (ioapic_enable) {
816                 ioapic_enable = 0;
817                 icu_reinit_noioapic();
818         }
819 }
820 SYSINIT(lapic, SI_BOOT2_LAPIC, SI_ORDER_FIRST, lapic_sysinit, NULL)