sys/dev/netif/ig_hal/e1000_82575.h

   1 /******************************************************************************
   2
   3   Copyright (c) 2001-2008, Intel Corporation
   4   All rights reserved.
   5
   6   Redistribution and use in source and binary forms, with or without
   7   modification, are permitted provided that the following conditions are met:
   8
   9    1. Redistributions of source code must retain the above copyright notice,
  10       this list of conditions and the following disclaimer.
  11
  12    2. Redistributions in binary form must reproduce the above copyright
  13       notice, this list of conditions and the following disclaimer in the
  14       documentation and/or other materials provided with the distribution.
  15
  16    3. Neither the name of the Intel Corporation nor the names of its
  17       contributors may be used to endorse or promote products derived from
  18       this software without specific prior written permission.
  19
  20   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21   AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22   IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23   ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24   LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25   CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26   SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27   INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28   CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29   ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30   POSSIBILITY OF SUCH DAMAGE.
  31
  32 ******************************************************************************/
  33 /*$FreeBSD$*/
  34
  35 #ifndef _E1000_82575_H_
  36 #define _E1000_82575_H_
  37
  38 #define ID_LED_DEFAULT_82575_SERDES ((ID_LED_DEF1_DEF2 << 12) | \
  39                                      (ID_LED_DEF1_DEF2 <<  8) | \
  40                                      (ID_LED_DEF1_DEF2 <<  4) | \
  41                                      (ID_LED_OFF1_ON2))
  42 /*
  43  * Receive Address Register Count
  44  * Number of high/low register pairs in the RAR.  The RAR (Receive Address
  45  * Registers) holds the directed and multicast addresses that we monitor.
  46  * These entries are also used for MAC-based filtering.
  47  */
  48 /*
  49  * For 82576, there are an additional set of RARs that begin at an offset
  50  * separate from the first set of RARs.
  51  */
  52 #define E1000_RAR_ENTRIES_82575   16
  53 #define E1000_RAR_ENTRIES_82576   24
  54
  55 #ifdef E1000_BIT_FIELDS
  56 struct e1000_adv_data_desc {
  57         u64 buffer_addr;    /* Address of the descriptor's data buffer */
  58         union {
  59                 u32 data;
  60                 struct {
  61                         u32 datalen :16; /* Data buffer length */
  62                         u32 rsvd    :4;
  63                         u32 dtyp    :4;  /* Descriptor type */
  64                         u32 dcmd    :8;  /* Descriptor command */
  65                 } config;
  66         } lower;
  67         union {
  68                 u32 data;
  69                 struct {
  70                         u32 status  :4;  /* Descriptor status */
  71                         u32 idx     :4;
  72                         u32 popts   :6;  /* Packet Options */
  73                         u32 paylen  :18; /* Payload length */
  74                 } options;
  75         } upper;
  76 };
  77
  78 #define E1000_TXD_DTYP_ADV_C    0x2  /* Advanced Context Descriptor */
  79 #define E1000_TXD_DTYP_ADV_D    0x3  /* Advanced Data Descriptor */
  80 #define E1000_ADV_TXD_CMD_DEXT  0x20 /* Descriptor extension (0 = legacy) */
  81 #define E1000_ADV_TUCMD_IPV4    0x2  /* IP Packet Type: 1=IPv4 */
  82 #define E1000_ADV_TUCMD_IPV6    0x0  /* IP Packet Type: 0=IPv6 */
  83 #define E1000_ADV_TUCMD_L4T_UDP 0x0  /* L4 Packet TYPE of UDP */
  84 #define E1000_ADV_TUCMD_L4T_TCP 0x4  /* L4 Packet TYPE of TCP */
  85 #define E1000_ADV_TUCMD_MKRREQ  0x10 /* Indicates markers are required */
  86 #define E1000_ADV_DCMD_EOP      0x1  /* End of Packet */
  87 #define E1000_ADV_DCMD_IFCS     0x2  /* Insert FCS (Ethernet CRC) */
  88 #define E1000_ADV_DCMD_RS       0x8  /* Report Status */
  89 #define E1000_ADV_DCMD_VLE      0x40 /* Add VLAN tag */
  90 #define E1000_ADV_DCMD_TSE      0x80 /* TCP Seg enable */
  91 /* Extended Device Control */
  92 #define E1000_CTRL_EXT_NSICR    0x00000001 /* Disable Intr Clear all on read */
  93
  94 struct e1000_adv_context_desc {
  95         union {
  96                 u32 ip_config;
  97                 struct {
  98                         u32 iplen    :9;
  99                         u32 maclen   :7;
 100                         u32 vlan_tag :16;
 101                 } fields;
 102         } ip_setup;
 103         u32 seq_num;
 104         union {
 105                 u64 l4_config;
 106                 struct {
 107                         u32 mkrloc :9;
 108                         u32 tucmd  :11;
 109                         u32 dtyp   :4;
 110                         u32 adv    :8;
 111                         u32 rsvd   :4;
 112                         u32 idx    :4;
 113                         u32 l4len  :8;
 114                         u32 mss    :16;
 115                 } fields;
 116         } l4_setup;
 117 };
 118 #endif
 119
 120 /* SRRCTL bit definitions */
 121 #define E1000_SRRCTL_BSIZEPKT_SHIFT                     10 /* Shift _right_ */
 122 #define E1000_SRRCTL_BSIZEHDRSIZE_MASK                  0x00000F00
 123 #define E1000_SRRCTL_BSIZEHDRSIZE_SHIFT                 2  /* Shift _left_ */
 124 #define E1000_SRRCTL_DESCTYPE_LEGACY                    0x00000000
 125 #define E1000_SRRCTL_DESCTYPE_ADV_ONEBUF                0x02000000
 126 #define E1000_SRRCTL_DESCTYPE_HDR_SPLIT                 0x04000000
 127 #define E1000_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS          0x0A000000
 128 #define E1000_SRRCTL_DESCTYPE_HDR_REPLICATION           0x06000000
 129 #define E1000_SRRCTL_DESCTYPE_HDR_REPLICATION_LARGE_PKT 0x08000000
 130 #define E1000_SRRCTL_DESCTYPE_MASK                      0x0E000000
 131
 132 #define E1000_SRRCTL_BSIZEPKT_MASK      0x0000007F
 133 #define E1000_SRRCTL_BSIZEHDR_MASK      0x00003F00
 134
 135 #define E1000_TX_HEAD_WB_ENABLE   0x1
 136 #define E1000_TX_SEQNUM_WB_ENABLE 0x2
 137
 138 #define E1000_MRQC_ENABLE_RSS_4Q            0x00000002
 139 #define E1000_MRQC_ENABLE_VMDQ              0x00000003
 140 #define E1000_MRQC_RSS_FIELD_IPV4_UDP       0x00400000
 141 #define E1000_MRQC_RSS_FIELD_IPV6_UDP       0x00800000
 142 #define E1000_MRQC_RSS_FIELD_IPV6_UDP_EX    0x01000000
 143
 144 #define E1000_VMRCTL_MIRROR_PORT_SHIFT      8
 145 #define E1000_VMRCTL_MIRROR_DSTPORT_MASK    (7 << E1000_VMRCTL_MIRROR_PORT_SHIFT)
 146 #define E1000_VMRCTL_POOL_MIRROR_ENABLE     (1 << 0)
 147 #define E1000_VMRCTL_UPLINK_MIRROR_ENABLE   (1 << 1)
 148 #define E1000_VMRCTL_DOWNLINK_MIRROR_ENABLE (1 << 2)
 149
 150 #define E1000_EICR_TX_QUEUE ( \
 151     E1000_EICR_TX_QUEUE0 |    \
 152     E1000_EICR_TX_QUEUE1 |    \
 153     E1000_EICR_TX_QUEUE2 |    \
 154     E1000_EICR_TX_QUEUE3)
 155
 156 #define E1000_EICR_RX_QUEUE ( \
 157     E1000_EICR_RX_QUEUE0 |    \
 158     E1000_EICR_RX_QUEUE1 |    \
 159     E1000_EICR_RX_QUEUE2 |    \
 160     E1000_EICR_RX_QUEUE3)
 161
 162 #define E1000_EIMS_RX_QUEUE E1000_EICR_RX_QUEUE
 163 #define E1000_EIMS_TX_QUEUE E1000_EICR_TX_QUEUE
 164
 165 #define EIMS_ENABLE_MASK ( \
 166     E1000_EIMS_RX_QUEUE  | \
 167     E1000_EIMS_TX_QUEUE  | \
 168     E1000_EIMS_TCP_TIMER | \
 169     E1000_EIMS_OTHER)
 170
 171 /* Immediate Interrupt Rx (A.K.A. Low Latency Interrupt) */
 172 #define E1000_IMIR_PORT_IM_EN     0x00010000  /* TCP port enable */
 173 #define E1000_IMIR_PORT_BP        0x00020000  /* TCP port check bypass */
 174 #define E1000_IMIREXT_SIZE_BP     0x00001000  /* Packet size bypass */
 175 #define E1000_IMIREXT_CTRL_URG    0x00002000  /* Check URG bit in header */
 176 #define E1000_IMIREXT_CTRL_ACK    0x00004000  /* Check ACK bit in header */
 177 #define E1000_IMIREXT_CTRL_PSH    0x00008000  /* Check PSH bit in header */
 178 #define E1000_IMIREXT_CTRL_RST    0x00010000  /* Check RST bit in header */
 179 #define E1000_IMIREXT_CTRL_SYN    0x00020000  /* Check SYN bit in header */
 180 #define E1000_IMIREXT_CTRL_FIN    0x00040000  /* Check FIN bit in header */
 181 #define E1000_IMIREXT_CTRL_BP     0x00080000  /* Bypass check of ctrl bits */
 182
 183 /* Receive Descriptor - Advanced */
 184 union e1000_adv_rx_desc {
 185         struct {
 186                 u64 pkt_addr;             /* Packet buffer address */
 187                 u64 hdr_addr;             /* Header buffer address */
 188         } read;
 189         struct {
 190                 struct {
 191                         union {
 192                                 u32 data;
 193                                 struct {
 194                                         u16 pkt_info; /* RSS type, Packet type */
 195                                         u16 hdr_info; /* Split Header,
 196                                                        * header buffer length */
 197                                 } hs_rss;
 198                         } lo_dword;
 199                         union {
 200                                 u32 rss;          /* RSS Hash */
 201                                 struct {
 202                                         u16 ip_id;    /* IP id */
 203                                         u16 csum;     /* Packet Checksum */
 204                                 } csum_ip;
 205                         } hi_dword;
 206                 } lower;
 207                 struct {
 208                         u32 status_error;     /* ext status/error */
 209                         u16 length;           /* Packet length */
 210                         u16 vlan;             /* VLAN tag */
 211                 } upper;
 212         } wb;  /* writeback */
 213 };
 214
 215 #define E1000_RXDADV_RSSTYPE_MASK        0x0000F000
 216 #define E1000_RXDADV_RSSTYPE_SHIFT       12
 217 #define E1000_RXDADV_HDRBUFLEN_MASK      0x7FE0
 218 #define E1000_RXDADV_HDRBUFLEN_SHIFT     5
 219 #define E1000_RXDADV_SPLITHEADER_EN      0x00001000
 220 #define E1000_RXDADV_SPH                 0x8000
 221 #define E1000_RXDADV_ERR_HBO             0x00800000
 222
 223 /* RSS Hash results */
 224 #define E1000_RXDADV_RSSTYPE_NONE        0x00000000
 225 #define E1000_RXDADV_RSSTYPE_IPV4_TCP    0x00000001
 226 #define E1000_RXDADV_RSSTYPE_IPV4        0x00000002
 227 #define E1000_RXDADV_RSSTYPE_IPV6_TCP    0x00000003
 228 #define E1000_RXDADV_RSSTYPE_IPV6_EX     0x00000004
 229 #define E1000_RXDADV_RSSTYPE_IPV6        0x00000005
 230 #define E1000_RXDADV_RSSTYPE_IPV6_TCP_EX 0x00000006
 231 #define E1000_RXDADV_RSSTYPE_IPV4_UDP    0x00000007
 232 #define E1000_RXDADV_RSSTYPE_IPV6_UDP    0x00000008
 233 #define E1000_RXDADV_RSSTYPE_IPV6_UDP_EX 0x00000009
 234
 235 /* RSS Packet Types as indicated in the receive descriptor */
 236 #define E1000_RXDADV_PKTTYPE_NONE        0x00000000
 237 #define E1000_RXDADV_PKTTYPE_IPV4        0x00000010 /* IPV4 hdr present */
 238 #define E1000_RXDADV_PKTTYPE_IPV4_EX     0x00000020 /* IPV4 hdr + extensions */
 239 #define E1000_RXDADV_PKTTYPE_IPV6        0x00000040 /* IPV6 hdr present */
 240 #define E1000_RXDADV_PKTTYPE_IPV6_EX     0x00000080 /* IPV6 hdr + extensions */
 241 #define E1000_RXDADV_PKTTYPE_TCP         0x00000100 /* TCP hdr present */
 242 #define E1000_RXDADV_PKTTYPE_UDP         0x00000200 /* UDP hdr present */
 243 #define E1000_RXDADV_PKTTYPE_SCTP        0x00000400 /* SCTP hdr present */
 244 #define E1000_RXDADV_PKTTYPE_NFS         0x00000800 /* NFS hdr present */
 245
 246 #define E1000_RXDADV_PKTTYPE_IPSEC_ESP   0x00001000 /* IPSec ESP */
 247 #define E1000_RXDADV_PKTTYPE_IPSEC_AH    0x00002000 /* IPSec AH */
 248 #define E1000_RXDADV_PKTTYPE_LINKSEC     0x00004000 /* LinkSec Encap */
 249 #define E1000_RXDADV_PKTTYPE_ETQF        0x00008000 /* PKTTYPE is ETQF index */
 250 #define E1000_RXDADV_PKTTYPE_ETQF_MASK   0x00000070 /* ETQF has 8 indices */
 251 #define E1000_RXDADV_PKTTYPE_ETQF_SHIFT  4          /* Right-shift 4 bits */
 252
 253 /* LinkSec results */
 254 /* Security Processing bit Indication */
 255 #define E1000_RXDADV_LNKSEC_STATUS_SECP         0x00020000
 256 #define E1000_RXDADV_LNKSEC_ERROR_BIT_MASK      0x18000000
 257 #define E1000_RXDADV_LNKSEC_ERROR_NO_SA_MATCH   0x08000000
 258 #define E1000_RXDADV_LNKSEC_ERROR_REPLAY_ERROR  0x10000000
 259 #define E1000_RXDADV_LNKSEC_ERROR_BAD_SIG       0x18000000
 260
 261 #define E1000_RXDADV_IPSEC_STATUS_SECP          0x00020000
 262 #define E1000_RXDADV_IPSEC_ERROR_BIT_MASK       0x18000000
 263 #define E1000_RXDADV_IPSEC_ERROR_INVALID_PROTOCOL       0x08000000
 264 #define E1000_RXDADV_IPSEC_ERROR_INVALID_LENGTH         0x10000000
 265 #define E1000_RXDADV_IPSEC_ERROR_AUTHENTICATION_FAILED  0x18000000
 266
 267 /* Transmit Descriptor - Advanced */
 268 union e1000_adv_tx_desc {
 269         struct {
 270                 u64 buffer_addr;    /* Address of descriptor's data buf */
 271                 u32 cmd_type_len;
 272                 u32 olinfo_status;
 273         } read;
 274         struct {
 275                 u64 rsvd;       /* Reserved */
 276                 u32 nxtseq_seed;
 277                 u32 status;
 278         } wb;
 279 };
 280
 281 /* Adv Transmit Descriptor Config Masks */
 282 #define E1000_ADVTXD_DTYP_CTXT    0x00200000 /* Advanced Context Descriptor */
 283 #define E1000_ADVTXD_DTYP_DATA    0x00300000 /* Advanced Data Descriptor */
 284 #define E1000_ADVTXD_DCMD_EOP     0x01000000 /* End of Packet */
 285 #define E1000_ADVTXD_DCMD_IFCS    0x02000000 /* Insert FCS (Ethernet CRC) */
 286 #define E1000_ADVTXD_DCMD_RS      0x08000000 /* Report Status */
 287 #define E1000_ADVTXD_DCMD_DDTYP_ISCSI  0x10000000 /* DDP hdr type or iSCSI */
 288 #define E1000_ADVTXD_DCMD_DEXT    0x20000000 /* Descriptor extension (1=Adv) */
 289 #define E1000_ADVTXD_DCMD_VLE     0x40000000 /* VLAN pkt enable */
 290 #define E1000_ADVTXD_DCMD_TSE     0x80000000 /* TCP Seg enable */
 291 #define E1000_ADVTXD_MAC_LINKSEC  0x00040000 /* Apply LinkSec on packet */
 292 #define E1000_ADVTXD_MAC_TSTAMP   0x00080000 /* IEEE1588 Timestamp packet */
 293 #define E1000_ADVTXD_STAT_SN_CRC  0x00000002 /* NXTSEQ/SEED present in WB */
 294 #define E1000_ADVTXD_IDX_SHIFT    4  /* Adv desc Index shift */
 295 #define E1000_ADVTXD_POPTS_ISCO_1ST  0x00000000 /* 1st TSO of iSCSI PDU */
 296 #define E1000_ADVTXD_POPTS_ISCO_MDL  0x00000800 /* Middle TSO of iSCSI PDU */
 297 #define E1000_ADVTXD_POPTS_ISCO_LAST 0x00001000 /* Last TSO of iSCSI PDU */
 298 #define E1000_ADVTXD_POPTS_ISCO_FULL 0x00001800 /* 1st&Last TSO-full iSCSI PDU*/
 299 #define E1000_ADVTXD_POPTS_IPSEC     0x00000400 /* IPSec offload request */
 300 #define E1000_ADVTXD_PAYLEN_SHIFT    14 /* Adv desc PAYLEN shift */
 301
 302 /* Context descriptors */
 303 struct e1000_adv_tx_context_desc {
 304         u32 vlan_macip_lens;
 305         u32 seqnum_seed;
 306         u32 type_tucmd_mlhl;
 307         u32 mss_l4len_idx;
 308 };
 309
 310 #define E1000_ADVTXD_MACLEN_SHIFT    9  /* Adv ctxt desc mac len shift */
 311 #define E1000_ADVTXD_VLAN_SHIFT     16  /* Adv ctxt vlan tag shift */
 312 #define E1000_ADVTXD_TUCMD_IPV4    0x00000400  /* IP Packet Type: 1=IPv4 */
 313 #define E1000_ADVTXD_TUCMD_IPV6    0x00000000  /* IP Packet Type: 0=IPv6 */
 314 #define E1000_ADVTXD_TUCMD_L4T_UDP 0x00000000  /* L4 Packet TYPE of UDP */
 315 #define E1000_ADVTXD_TUCMD_L4T_TCP 0x00000800  /* L4 Packet TYPE of TCP */
 316 #define E1000_ADVTXD_TUCMD_IPSEC_TYPE_ESP    0x00002000 /* IPSec Type ESP */
 317 /* IPSec Encrypt Enable for ESP */
 318 #define E1000_ADVTXD_TUCMD_IPSEC_ENCRYPT_EN  0x00004000
 319 #define E1000_ADVTXD_TUCMD_MKRREQ  0x00002000 /* Req requires Markers and CRC */
 320 #define E1000_ADVTXD_L4LEN_SHIFT     8  /* Adv ctxt L4LEN shift */
 321 #define E1000_ADVTXD_MSS_SHIFT      16  /* Adv ctxt MSS shift */
 322 /* Adv ctxt IPSec SA IDX mask */
 323 #define E1000_ADVTXD_IPSEC_SA_INDEX_MASK     0x000000FF
 324 /* Adv ctxt IPSec ESP len mask */
 325 #define E1000_ADVTXD_IPSEC_ESP_LEN_MASK      0x000000FF
 326
 327 /* Additional Transmit Descriptor Control definitions */
 328 #define E1000_TXDCTL_QUEUE_ENABLE  0x02000000 /* Enable specific Tx Queue */
 329 #define E1000_TXDCTL_SWFLSH        0x04000000 /* Tx Desc. write-back flushing */
 330 /* Tx Queue Arbitration Priority 0=low, 1=high */
 331 #define E1000_TXDCTL_PRIORITY      0x08000000
 332
 333 /* Additional Receive Descriptor Control definitions */
 334 #define E1000_RXDCTL_QUEUE_ENABLE  0x02000000 /* Enable specific Rx Queue */
 335 #define E1000_RXDCTL_SWFLSH        0x04000000 /* Rx Desc. write-back flushing */
 336
 337 /* Direct Cache Access (DCA) definitions */
 338 #define E1000_DCA_CTRL_DCA_ENABLE  0x00000000 /* DCA Enable */
 339 #define E1000_DCA_CTRL_DCA_DISABLE 0x00000001 /* DCA Disable */
 340
 341 #define E1000_DCA_CTRL_DCA_MODE_CB1 0x00 /* DCA Mode CB1 */
 342 #define E1000_DCA_CTRL_DCA_MODE_CB2 0x02 /* DCA Mode CB2 */
 343
 344 #define E1000_DCA_RXCTRL_CPUID_MASK 0x0000001F /* Rx CPUID Mask */
 345 #define E1000_DCA_RXCTRL_DESC_DCA_EN (1 << 5) /* DCA Rx Desc enable */
 346 #define E1000_DCA_RXCTRL_HEAD_DCA_EN (1 << 6) /* DCA Rx Desc header enable */
 347 #define E1000_DCA_RXCTRL_DATA_DCA_EN (1 << 7) /* DCA Rx Desc payload enable */
 348
 349 #define E1000_DCA_TXCTRL_CPUID_MASK 0x0000001F /* Tx CPUID Mask */
 350 #define E1000_DCA_TXCTRL_DESC_DCA_EN (1 << 5) /* DCA Tx Desc enable */
 351 #define E1000_DCA_TXCTRL_TX_WB_RO_EN (1 << 11) /* Tx Desc writeback RO bit */
 352
 353 #define E1000_DCA_TXCTRL_CPUID_MASK_82576 0xFF000000 /* Tx CPUID Mask */
 354 #define E1000_DCA_RXCTRL_CPUID_MASK_82576 0xFF000000 /* Rx CPUID Mask */
 355 #define E1000_DCA_TXCTRL_CPUID_SHIFT_82576 24 /* Tx CPUID */
 356 #define E1000_DCA_RXCTRL_CPUID_SHIFT_82576 24 /* Rx CPUID */
 357
 358 /* Additional interrupt register bit definitions */
 359 #define E1000_ICR_LSECPNS       0x00000020          /* PN threshold - server */
 360 #define E1000_IMS_LSECPNS       E1000_ICR_LSECPNS   /* PN threshold - server */
 361 #define E1000_ICS_LSECPNS       E1000_ICR_LSECPNS   /* PN threshold - server */
 362
 363 /* ETQF register bit definitions */
 364 #define E1000_ETQF_FILTER_ENABLE   (1 << 26)
 365 #define E1000_ETQF_IMM_INT         (1 << 29)
 366 #define E1000_ETQF_1588            (1 << 30)
 367 #define E1000_ETQF_QUEUE_ENABLE    (1 << 31)
 368 /*
 369  * ETQF filter list: one static filter per filter consumer. This is
 370  *                   to avoid filter collisions later. Add new filters
 371  *                   here!!
 372  *
 373  * Current filters:
 374  *    EAPOL 802.1x (0x888e): Filter 0
 375  */
 376 #define E1000_ETQF_FILTER_EAPOL          0
 377
 378 #define E1000_NVM_APME_82575          0x0400
 379 #define MAX_NUM_VFS                   8
 380
 381 #define E1000_DTXSWC_MAC_SPOOF_MASK   0x000000FF /* Per VF MAC spoof control */
 382 #define E1000_DTXSWC_VLAN_SPOOF_MASK  0x0000FF00 /* Per VF VLAN spoof control */
 383 #define E1000_DTXSWC_LLE_MASK         0x00FF0000 /* Per VF Local LB enables */
 384 #define E1000_DTXSWC_VMDQ_LOOPBACK_EN (1 << 31)  /* global VF LB enable */
 385
 386 /* Easy defines for setting default pool, would normally be left a zero */
 387 #define E1000_VT_CTL_DEFAULT_POOL_SHIFT 7
 388 #define E1000_VT_CTL_DEFAULT_POOL_MASK  (0x7 << E1000_VT_CTL_DEFAULT_POOL_SHIFT)
 389
 390 /* Other useful VMD_CTL register defines */
 391 #define E1000_VT_CTL_IGNORE_MAC         (1 << 28)
 392 #define E1000_VT_CTL_DISABLE_DEF_POOL   (1 << 29)
 393 #define E1000_VT_CTL_VM_REPL_EN         (1 << 30)
 394
 395 /* Per VM Offload register setup */
 396 #define E1000_VMOLR_LPE        0x00010000 /* Accept Long packet */
 397 #define E1000_VMOLR_AUPE       0x01000000 /* Accept untagged packets */
 398 #define E1000_VMOLR_BAM        0x08000000 /* Accept Broadcast packets */
 399 #define E1000_VMOLR_MPME       0x10000000 /* Multicast promiscuous mode */
 400 #define E1000_VMOLR_STRVLAN    0x40000000 /* Vlan stripping enable */
 401
 402 #define E1000_V2PMAILBOX_REQ   0x00000001 /* Request for PF Ready bit */
 403 #define E1000_V2PMAILBOX_ACK   0x00000002 /* Ack PF message received */
 404 #define E1000_V2PMAILBOX_VFU   0x00000004 /* VF owns the mailbox buffer */
 405 #define E1000_V2PMAILBOX_PFU   0x00000008 /* PF owns the mailbox buffer */
 406 #define E1000_V2PMAILBOX_PFSTS 0x00000010 /* PF wrote a message in the MB */
 407 #define E1000_V2PMAILBOX_PFACK 0x00000020 /* PF ack the previous VF msg */
 408 #define E1000_V2PMAILBOX_RSTI  0x00000040 /* PF has reset indication */
 409
 410 #define E1000_P2VMAILBOX_STS   0x00000001 /* Initiate message send to VF */
 411 #define E1000_P2VMAILBOX_ACK   0x00000002 /* Ack message recv'd from VF */
 412 #define E1000_P2VMAILBOX_VFU   0x00000004 /* VF owns the mailbox buffer */
 413 #define E1000_P2VMAILBOX_PFU   0x00000008 /* PF owns the mailbox buffer */
 414 #define E1000_P2VMAILBOX_RVFU  0x00000010 /* Reset VFU - used when VF stuck */
 415
 416 #define E1000_VFMAILBOX_SIZE   16 /* 16 32 bit words - 64 bytes */
 417
 418 /* If it's a E1000_VF_* msg then it originates in the VF and is sent to the
 419  * PF.  The reverse is TRUE if it is E1000_PF_*.
 420  * Message ACK's are the value or'd with 0xF0000000
 421  */
 422 #define E1000_VT_MSGTYPE_ACK      0xF0000000  /* Messages below or'd with
 423                                                * this are the ACK */
 424 #define E1000_VT_MSGTYPE_NACK     0xFF000000  /* Messages below or'd with
 425                                                * this are the NACK */
 426 #define E1000_VT_MSGINFO_SHIFT    16
 427 /* bits 23:16 are used for exra info for certain messages */
 428 #define E1000_VT_MSGINFO_MASK     (0xFF << E1000_VT_MSGINFO_SHIFT)
 429
 430 #define E1000_VF_MSGTYPE_REQ_MAC  1 /* VF needs to know its MAC */
 431 #define E1000_VF_MSGTYPE_VFLR     2 /* VF notifies VFLR to PF */
 432 #define E1000_VF_SET_MULTICAST    3 /* VF requests PF to set MC addr */
 433 #define E1000_VF_SET_VLAN         4 /* VF requests PF to set VLAN */
 434
 435 /* Add 100h to all PF msgs, leaves room for up to 255 discrete message types
 436  * from VF to PF - way more than we'll ever need */
 437 #define E1000_PF_MSGTYPE_RESET    (1 + 0x100) /* PF notifies global reset
 438                                                * imminent to VF */
 439 #define E1000_PF_MSGTYPE_LSC      (2 + 0x100) /* PF notifies VF of LSC... VF
 440                                                * will see extra msg info for
 441                                                * status */
 442
 443 #define E1000_PF_MSG_LSCDOWN      (1 << E1000_VT_MSGINFO_SHIFT)
 444 #define E1000_PF_MSG_LSCUP        (2 << E1000_VT_MSGINFO_SHIFT)
 445
 446 #define ALL_QUEUES   0xFFFF
 447
 448 s32  e1000_send_mail_to_pf_vf(struct e1000_hw *hw, u32 *msg,
 449                               s16 size);
 450 s32  e1000_receive_mail_from_pf_vf(struct e1000_hw *hw,
 451                                    u32 *msg, s16 size);
 452 s32  e1000_send_mail_to_vf(struct e1000_hw *hw, u32 *msg,
 453                            u32 vf_number, s16 size);
 454 s32  e1000_receive_mail_from_vf(struct e1000_hw *hw, u32 *msg,
 455                                 u32 vf_number, s16 size);
 456 void e1000_vmdq_loopback_enable_vf(struct e1000_hw *hw);
 457 void e1000_vmdq_loopback_disable_vf(struct e1000_hw *hw);
 458 void e1000_vmdq_replication_enable_vf(struct e1000_hw *hw, u32 enables);
 459 void e1000_vmdq_replication_disable_vf(struct e1000_hw *hw);
 460 void e1000_vmdq_enable_replication_mode_vf(struct e1000_hw *hw);
 461 void e1000_vmdq_broadcast_replication_enable_vf(struct e1000_hw *hw,
 462                                                 u32 enables);
 463 void e1000_vmdq_multicast_replication_enable_vf(struct e1000_hw *hw,
 464                                                 u32 enables);
 465 void e1000_vmdq_broadcast_replication_disable_vf(struct e1000_hw *hw,
 466                                                 u32 disables);
 467 void e1000_vmdq_multicast_replication_disable_vf(struct e1000_hw *hw,
 468                                                 u32 disables);
 469 bool e1000_check_for_pf_ack_vf(struct e1000_hw *hw);
 470
 471 bool e1000_check_for_pf_mail_vf(struct e1000_hw *hw, u32*);
 472
 473
 474 #endif