sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_intr_reload(sysclock_t);
  48 static void     lapic_timer_fixup_handler(void *);
  49 static void     lapic_timer_restart_handler(void *);
  50
  51 void            lapic_timer_fixup(void);
  52 void            lapic_timer_process(void);
  53 void            lapic_timer_process_frame(struct intrframe *);
  54 void            lapic_timer_intr_test(void);
  55 void            lapic_timer_oneshot_intr_enable(void);
  56 void            lapic_timer_restart(void);
  57
  58 int             lapic_timer_enable = 1;
  59
  60 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  61
  62 /*
  63  * pointers to pmapped apic hardware.
  64  */
  65
  66 volatile ioapic_t       **ioapic;
  67
  68 static sysclock_t       lapic_timer_freq;
  69 static int              lapic_timer_divisor_idx = -1;
  70 static const uint32_t   lapic_timer_divisors[] = {
  71         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  72         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  73 };
  74 #define APIC_TIMER_NDIVISORS \
  75         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  76
  77
  78 /*
  79  * Enable APIC, configure interrupts.
  80  */
  81 void
  82 apic_initialize(boolean_t bsp)
  83 {
  84         uint32_t timer;
  85         u_int   temp;
  86
  87         /*
  88          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  89          * aggregate interrupt input from the 8259.  The INTA cycle
  90          * will be routed to the external controller (the 8259) which
  91          * is expected to supply the vector.
  92          *
  93          * Must be setup edge triggered, active high.
  94          *
  95          * Disable LVT1 on the APs.  It doesn't matter what delivery
  96          * mode we use because we leave it masked.
  97          */
  98         temp = lapic.lvt_lint0;
  99         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 100                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 101         if (mycpu->gd_cpuid == 0)
 102                 temp |= APIC_LVT_DM_EXTINT;
 103         else
 104                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 105         lapic.lvt_lint0 = temp;
 106
 107         /*
 108          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 109          */
 110         temp = lapic.lvt_lint1;
 111         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 112                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 113         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 114         lapic.lvt_lint1 = temp;
 115
 116         /*
 117          * Mask the apic error interrupt, apic performance counter
 118          * interrupt.
 119          */
 120         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 121         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 122
 123         /* Set apic timer vector and mask the apic timer interrupt. */
 124         timer = lapic.lvt_timer;
 125         timer &= ~APIC_LVTT_VECTOR;
 126         timer |= XTIMER_OFFSET;
 127         timer |= APIC_LVTT_MASKED;
 128         lapic.lvt_timer = timer;
 129
 130         /*
 131          * Set the Task Priority Register as needed.   At the moment allow
 132          * interrupts on all cpus (the APs will remain CLId until they are
 133          * ready to deal).  We could disable all but IPIs by setting
 134          * temp |= TPR_IPI_ONLY for cpu != 0.
 135          */
 136         temp = lapic.tpr;
 137         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 138 #ifndef APIC_IO
 139         /*
 140          * If we are NOT running the IO APICs, the LAPIC will only be used
 141          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 142          */
 143         temp |= TPR_IPI_ONLY;
 144 #endif
 145
 146         lapic.tpr = temp;
 147
 148         /*
 149          * enable the local APIC
 150          */
 151         temp = lapic.svr;
 152         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 153         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 154
 155         /*
 156          * Set the spurious interrupt vector.  The low 4 bits of the vector
 157          * must be 1111.
 158          */
 159         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 160                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 161         temp &= ~APIC_SVR_VECTOR;
 162         temp |= XSPURIOUSINT_OFFSET;
 163
 164         lapic.svr = temp;
 165
 166         /*
 167          * Pump out a few EOIs to clean out interrupts that got through
 168          * before we were able to set the TPR.
 169          */
 170         lapic.eoi = 0;
 171         lapic.eoi = 0;
 172         lapic.eoi = 0;
 173
 174         if (bsp) {
 175                 lapic_timer_calibrate();
 176                 if (lapic_timer_enable)
 177                         cputimer_intr_reload = lapic_timer_intr_reload;
 178         } else {
 179                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 180         }
 181
 182         if (bootverbose)
 183                 apic_dump("apic_initialize()");
 184 }
 185
 186
 187 static void
 188 lapic_timer_set_divisor(int divisor_idx)
 189 {
 190         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 191         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 192 }
 193
 194 static void
 195 lapic_timer_oneshot(u_int count)
 196 {
 197         uint32_t value;
 198
 199         value = lapic.lvt_timer;
 200         value &= ~APIC_LVTT_PERIODIC;
 201         lapic.lvt_timer = value;
 202         lapic.icr_timer = count;
 203 }
 204
 205 static void
 206 lapic_timer_oneshot_quick(u_int count)
 207 {
 208         lapic.icr_timer = count;
 209 }
 210
 211 static void
 212 lapic_timer_calibrate(void)
 213 {
 214         sysclock_t value;
 215
 216         /* Try to calibrate the local APIC timer. */
 217         for (lapic_timer_divisor_idx = 0;
 218              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 219              lapic_timer_divisor_idx++) {
 220                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 221                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 222                 DELAY(2000000);
 223                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 224                 if (value != APIC_TIMER_MAX_COUNT)
 225                         break;
 226         }
 227         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 228                 panic("lapic: no proper timer divisor?!\n");
 229         lapic_timer_freq = value / 2;
 230
 231         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 232                 lapic_timer_divisor_idx, lapic_timer_freq);
 233 }
 234
 235 static void
 236 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 237 {
 238         sysclock_t count;
 239
 240         gd->gd_timer_running = 0;
 241
 242         count = sys_cputimer->count();
 243         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 244                 systimer_intr(&count, 0, frame);
 245 }
 246
 247 void
 248 lapic_timer_process(void)
 249 {
 250         lapic_timer_process_oncpu(mycpu, NULL);
 251 }
 252
 253 void
 254 lapic_timer_process_frame(struct intrframe *frame)
 255 {
 256         lapic_timer_process_oncpu(mycpu, frame);
 257 }
 258
 259 void
 260 lapic_timer_intr_test(void)
 261 {
 262         struct globaldata *gd = mycpu;
 263
 264         if (!gd->gd_timer_running) {
 265                 gd->gd_timer_running = 1;
 266                 KKASSERT(lapic_timer_freq != 0);
 267                 lapic_timer_oneshot_quick(lapic_timer_freq);
 268         }
 269 }
 270
 271 static void
 272 lapic_timer_intr_reload(sysclock_t reload)
 273 {
 274         struct globaldata *gd = mycpu;
 275
 276         reload = (int64_t)reload * lapic_timer_freq / sys_cputimer->freq;
 277         if (reload < 2)
 278                 reload = 2;
 279
 280         if (gd->gd_timer_running) {
 281                 if (reload < lapic.ccr_timer)
 282                         lapic_timer_oneshot_quick(reload);
 283         } else {
 284                 gd->gd_timer_running = 1;
 285                 lapic_timer_oneshot_quick(reload);
 286         }
 287 }
 288
 289 void
 290 lapic_timer_oneshot_intr_enable(void)
 291 {
 292         uint32_t timer;
 293
 294         timer = lapic.lvt_timer;
 295         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 296         lapic.lvt_timer = timer;
 297
 298         lapic_timer_fixup_handler(NULL);
 299 }
 300
 301 static void
 302 lapic_timer_fixup_handler(void *arg)
 303 {
 304         int *started = arg;
 305
 306         if (started != NULL)
 307                 *started = 0;
 308
 309         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 310                 /*
 311                  * Detect the presence of C1E capability mostly on latest
 312                  * dual-cores (or future) k8 family.  This feature renders
 313                  * the local APIC timer dead, so we disable it by reading
 314                  * the Interrupt Pending Message register and clearing both
 315                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 316                  *
 317                  * Reference:
 318                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 319                  *    Family 0Fh Processors"
 320                  *   #32559 revision 3.00
 321                  */
 322                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 323                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 324                         uint64_t msr;
 325
 326                         msr = rdmsr(0xc0010055);
 327                         if (msr & 0x18000000) {
 328                                 struct globaldata *gd = mycpu;
 329
 330                                 kprintf("cpu%d: AMD C1E detected\n",
 331                                         gd->gd_cpuid);
 332                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 333
 334                                 /*
 335                                  * We are kinda stalled;
 336                                  * kick start again.
 337                                  */
 338                                 gd->gd_timer_running = 1;
 339                                 lapic_timer_oneshot_quick(2);
 340
 341                                 if (started != NULL)
 342                                         *started = 1;
 343                         }
 344                 }
 345         }
 346 }
 347
 348 static void
 349 lapic_timer_restart_handler(void *dummy __unused)
 350 {
 351         int started;
 352
 353         lapic_timer_fixup_handler(&started);
 354         if (!started) {
 355                 struct globaldata *gd = mycpu;
 356
 357                 gd->gd_timer_running = 1;
 358                 lapic_timer_oneshot_quick(2);
 359         }
 360 }
 361
 362 /*
 363  * This function is called only by ACPI-CA code currently:
 364  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 365  *   module controls PM.  So once ACPI-CA is attached, we try
 366  *   to apply the fixup to prevent LAPIC timer from hanging.
 367  */
 368 void
 369 lapic_timer_fixup(void)
 370 {
 371         if (lapic_timer_enable) {
 372                 lwkt_send_ipiq_mask(smp_active_mask,
 373                                     lapic_timer_fixup_handler, NULL);
 374         }
 375 }
 376
 377 void
 378 lapic_timer_restart(void)
 379 {
 380         KKASSERT(lapic_timer_enable);
 381         cputimer_intr_reload = lapic_timer_intr_reload;
 382         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 383 }
 384
 385
 386 /*
 387  * dump contents of local APIC registers
 388  */
 389 void
 390 apic_dump(char* str)
 391 {
 392         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 393         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 394                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 395 }
 396
 397
 398 #if defined(APIC_IO)
 399
 400 /*
 401  * IO APIC code,
 402  */
 403
 404 #define IOAPIC_ISA_INTS         16
 405 #define REDIRCNT_IOAPIC(A) \
 406             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 407
 408 static int trigger (int apic, int pin, u_int32_t * flags);
 409 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 410
 411 #define DEFAULT_FLAGS           \
 412         ((u_int32_t)            \
 413          (IOART_INTMSET |       \
 414           IOART_DESTPHY |       \
 415           IOART_DELLOPRI))
 416
 417 #define DEFAULT_ISA_FLAGS       \
 418         ((u_int32_t)            \
 419          (IOART_INTMSET |       \
 420           IOART_TRGREDG |       \
 421           IOART_INTAHI |        \
 422           IOART_DESTPHY |       \
 423           IOART_DELLOPRI))
 424
 425 void
 426 io_apic_set_id(int apic, int id)
 427 {
 428         u_int32_t ux;
 429
 430         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 431         if (((ux & APIC_ID_MASK) >> 24) != id) {
 432                 kprintf("Changing APIC ID for IO APIC #%d"
 433                        " from %d to %d on chip\n",
 434                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 435                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 436                 ux |= (id << 24);
 437                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 438                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 439                 if (((ux & APIC_ID_MASK) >> 24) != id)
 440                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 441                               apic, ux);
 442         }
 443 }
 444
 445
 446 int
 447 io_apic_get_id(int apic)
 448 {
 449   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 450 }
 451
 452
 453
 454 /*
 455  * Setup the IO APIC.
 456  */
 457
 458 extern int      apic_pin_trigger;       /* 'opaque' */
 459
 460 void
 461 io_apic_setup_intpin(int apic, int pin)
 462 {
 463         int bus, bustype, irq;
 464         u_char          select;         /* the select register is 8 bits */
 465         u_int32_t       flags;          /* the window register is 32 bits */
 466         u_int32_t       target;         /* the window register is 32 bits */
 467         u_int32_t       vector;         /* the window register is 32 bits */
 468         int             level;
 469
 470         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 471
 472         /*
 473          * Always clear an IO APIC pin before [re]programming it.  This is
 474          * particularly important if the pin is set up for a level interrupt
 475          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 476          * vector any EOI from pending ints on this pin could be lost and
 477          * IRR might never get reset.
 478          *
 479          * To fix this problem, clear the vector and make sure it is
 480          * programmed as an edge interrupt.  This should theoretically
 481          * clear IRR so we can later, safely program it as a level
 482          * interrupt.
 483          */
 484         imen_lock();
 485
 486         flags = io_apic_read(apic, select) & IOART_RESV;
 487         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 488         flags |= IOART_DESTPHY | IOART_DELFIXED;
 489
 490         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 491         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 492
 493         vector = 0;
 494
 495         io_apic_write(apic, select, flags | vector);
 496         io_apic_write(apic, select + 1, target);
 497
 498         imen_unlock();
 499
 500         /*
 501          * We only deal with vectored interrupts here.  ? documentation is
 502          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 503          * vs ExTINT, etc.
 504          *
 505          * This test also catches unconfigured pins.
 506          */
 507         if (apic_int_type(apic, pin) != 0)
 508                 return;
 509
 510         /*
 511          * Leave the pin unprogrammed if it does not correspond to
 512          * an IRQ.
 513          */
 514         irq = apic_irq(apic, pin);
 515         if (irq < 0)
 516                 return;
 517
 518         /* determine the bus type for this pin */
 519         bus = apic_src_bus_id(apic, pin);
 520         if (bus < 0)
 521                 return;
 522         bustype = apic_bus_type(bus);
 523
 524         if ((bustype == ISA) &&
 525             (pin < IOAPIC_ISA_INTS) &&
 526             (irq == pin) &&
 527             (apic_polarity(apic, pin) == 0x1) &&
 528             (apic_trigger(apic, pin) == 0x3)) {
 529                 /*
 530                  * A broken BIOS might describe some ISA
 531                  * interrupts as active-high level-triggered.
 532                  * Use default ISA flags for those interrupts.
 533                  */
 534                 flags = DEFAULT_ISA_FLAGS;
 535         } else {
 536                 /*
 537                  * Program polarity and trigger mode according to
 538                  * interrupt entry.
 539                  */
 540                 flags = DEFAULT_FLAGS;
 541                 level = trigger(apic, pin, &flags);
 542                 if (level == 1)
 543                         apic_pin_trigger |= (1 << irq);
 544                 polarity(apic, pin, &flags, level);
 545         }
 546
 547         if (bootverbose) {
 548                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 549                        apic, pin, irq);
 550         }
 551
 552         /*
 553          * Program the appropriate registers.  This routing may be
 554          * overridden when an interrupt handler for a device is
 555          * actually added (see register_int(), which calls through
 556          * the MACHINTR ABI to set up an interrupt handler/vector).
 557          *
 558          * The order in which we must program the two registers for
 559          * safety is unclear! XXX
 560          */
 561         imen_lock();
 562
 563         vector = IDT_OFFSET + irq;                      /* IDT vec */
 564         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 565         target |= IOART_HI_DEST_BROADCAST;
 566         flags |= io_apic_read(apic, select) & IOART_RESV;
 567         io_apic_write(apic, select, flags | vector);
 568         io_apic_write(apic, select + 1, target);
 569
 570         imen_unlock();
 571 }
 572
 573 int
 574 io_apic_setup(int apic)
 575 {
 576         int             maxpin;
 577         int             pin;
 578
 579         if (apic == 0)
 580                 apic_pin_trigger = 0;   /* default to edge-triggered */
 581
 582         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 583         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 584
 585         for (pin = 0; pin < maxpin; ++pin) {
 586                 io_apic_setup_intpin(apic, pin);
 587         }
 588         while (pin < 32) {
 589                 if (apic_int_type(apic, pin) >= 0) {
 590                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 591                                 " cannot program!\n", apic, pin);
 592                 }
 593                 ++pin;
 594         }
 595
 596         /* return GOOD status */
 597         return 0;
 598 }
 599 #undef DEFAULT_ISA_FLAGS
 600 #undef DEFAULT_FLAGS
 601
 602
 603 #define DEFAULT_EXTINT_FLAGS    \
 604         ((u_int32_t)            \
 605          (IOART_INTMSET |       \
 606           IOART_TRGREDG |       \
 607           IOART_INTAHI |        \
 608           IOART_DESTPHY |       \
 609           IOART_DELLOPRI))
 610
 611 /*
 612  * Setup the source of External INTerrupts.
 613  */
 614 int
 615 ext_int_setup(int apic, int intr)
 616 {
 617         u_char  select;         /* the select register is 8 bits */
 618         u_int32_t flags;        /* the window register is 32 bits */
 619         u_int32_t target;       /* the window register is 32 bits */
 620         u_int32_t vector;       /* the window register is 32 bits */
 621
 622         if (apic_int_type(apic, intr) != 3)
 623                 return -1;
 624
 625         target = IOART_HI_DEST_BROADCAST;
 626         select = IOAPIC_REDTBL0 + (2 * intr);
 627         vector = IDT_OFFSET + intr;
 628         flags = DEFAULT_EXTINT_FLAGS;
 629
 630         io_apic_write(apic, select, flags | vector);
 631         io_apic_write(apic, select + 1, target);
 632
 633         return 0;
 634 }
 635 #undef DEFAULT_EXTINT_FLAGS
 636
 637
 638 /*
 639  * Set the trigger level for an IO APIC pin.
 640  */
 641 static int
 642 trigger(int apic, int pin, u_int32_t * flags)
 643 {
 644         int     id;
 645         int     eirq;
 646         int     level;
 647         static int intcontrol = -1;
 648
 649         switch (apic_trigger(apic, pin)) {
 650
 651         case 0x00:
 652                 break;
 653
 654         case 0x01:
 655                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 656                 return 0;
 657
 658         case 0x03:
 659                 *flags |= IOART_TRGRLVL;
 660                 return 1;
 661
 662         case -1:
 663         default:
 664                 goto bad;
 665         }
 666
 667         if ((id = apic_src_bus_id(apic, pin)) == -1)
 668                 goto bad;
 669
 670         switch (apic_bus_type(id)) {
 671         case ISA:
 672                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 673                 return 0;
 674
 675         case EISA:
 676                 eirq = apic_src_bus_irq(apic, pin);
 677
 678                 if (eirq < 0 || eirq > 15) {
 679                         kprintf("EISA IRQ %d?!?!\n", eirq);
 680                         goto bad;
 681                 }
 682
 683                 if (intcontrol == -1) {
 684                         intcontrol = inb(ELCR1) << 8;
 685                         intcontrol |= inb(ELCR0);
 686                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 687                 }
 688
 689                 /* Use ELCR settings to determine level or edge mode */
 690                 level = (intcontrol >> eirq) & 1;
 691
 692                 /*
 693                  * Note that on older Neptune chipset based systems, any
 694                  * pci interrupts often show up here and in the ELCR as well
 695                  * as level sensitive interrupts attributed to the EISA bus.
 696                  */
 697
 698                 if (level)
 699                         *flags |= IOART_TRGRLVL;
 700                 else
 701                         *flags &= ~IOART_TRGRLVL;
 702
 703                 return level;
 704
 705         case PCI:
 706                 *flags |= IOART_TRGRLVL;
 707                 return 1;
 708
 709         case -1:
 710         default:
 711                 goto bad;
 712         }
 713
 714 bad:
 715         panic("bad APIC IO INT flags");
 716 }
 717
 718
 719 /*
 720  * Set the polarity value for an IO APIC pin.
 721  */
 722 static void
 723 polarity(int apic, int pin, u_int32_t * flags, int level)
 724 {
 725         int     id;
 726
 727         switch (apic_polarity(apic, pin)) {
 728
 729         case 0x00:
 730                 break;
 731
 732         case 0x01:
 733                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 734                 return;
 735
 736         case 0x03:
 737                 *flags |= IOART_INTALO;
 738                 return;
 739
 740         case -1:
 741         default:
 742                 goto bad;
 743         }
 744
 745         if ((id = apic_src_bus_id(apic, pin)) == -1)
 746                 goto bad;
 747
 748         switch (apic_bus_type(id)) {
 749         case ISA:
 750                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 751                 return;
 752
 753         case EISA:
 754                 /* polarity converter always gives active high */
 755                 *flags &= ~IOART_INTALO;
 756                 return;
 757
 758         case PCI:
 759                 *flags |= IOART_INTALO;
 760                 return;
 761
 762         case -1:
 763         default:
 764                 goto bad;
 765         }
 766
 767 bad:
 768         panic("bad APIC IO INT flags");
 769 }
 770
 771
 772 /*
 773  * Print contents of apic_imen.
 774  */
 775 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 776 void
 777 imen_dump(void)
 778 {
 779         int x;
 780
 781         kprintf("SMP: enabled INTs: ");
 782         for (x = 0; x < 24; ++x)
 783                 if ((apic_imen & (1 << x)) == 0)
 784                         kprintf("%d, ", x);
 785         kprintf("apic_imen: 0x%08x\n", apic_imen);
 786 }
 787
 788
 789 /*
 790  * Inter Processor Interrupt functions.
 791  */
 792
 793 #endif  /* APIC_IO */
 794
 795 /*
 796  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 797  *
 798  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 799  *  vector is any valid SYSTEM INT vector
 800  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 801  *
 802  * A backlog of requests can create a deadlock between cpus.  To avoid this
 803  * we have to be able to accept IPIs at the same time we are trying to send
 804  * them.  The critical section prevents us from attempting to send additional
 805  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 806  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 807  * to occur but fortunately it does not happen too often.
 808  */
 809 int
 810 apic_ipi(int dest_type, int vector, int delivery_mode)
 811 {
 812         u_long  icr_lo;
 813
 814         crit_enter();
 815         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 816             unsigned int eflags = read_eflags();
 817             cpu_enable_intr();
 818             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 819                 lwkt_process_ipiq();
 820             }
 821             write_eflags(eflags);
 822         }
 823
 824         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 825                 delivery_mode | vector;
 826         lapic.icr_lo = icr_lo;
 827         crit_exit();
 828         return 0;
 829 }
 830
 831 void
 832 single_apic_ipi(int cpu, int vector, int delivery_mode)
 833 {
 834         u_long  icr_lo;
 835         u_long  icr_hi;
 836
 837         crit_enter();
 838         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 839             unsigned int eflags = read_eflags();
 840             cpu_enable_intr();
 841             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 842                 lwkt_process_ipiq();
 843             }
 844             write_eflags(eflags);
 845         }
 846         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 847         icr_hi |= (CPU_TO_ID(cpu) << 24);
 848         lapic.icr_hi = icr_hi;
 849
 850         /* build ICR_LOW */
 851         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 852             | APIC_DEST_DESTFLD | delivery_mode | vector;
 853
 854         /* write APIC ICR */
 855         lapic.icr_lo = icr_lo;
 856         crit_exit();
 857 }
 858
 859 #if 0
 860
 861 /*
 862  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 863  *
 864  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 865  * to the target, and the scheduler does not 'poll' for IPI messages.
 866  */
 867 int
 868 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 869 {
 870         u_long  icr_lo;
 871         u_long  icr_hi;
 872
 873         crit_enter();
 874         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 875             crit_exit();
 876             return(0);
 877         }
 878         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 879         icr_hi |= (CPU_TO_ID(cpu) << 24);
 880         lapic.icr_hi = icr_hi;
 881
 882         /* build IRC_LOW */
 883         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 884             | APIC_DEST_DESTFLD | delivery_mode | vector;
 885
 886         /* write APIC ICR */
 887         lapic.icr_lo = icr_lo;
 888         crit_exit();
 889         return(1);
 890 }
 891
 892 #endif
 893
 894 /*
 895  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 896  *
 897  * target is a bitmask of destination cpus.  Vector is any
 898  * valid system INT vector.  Delivery mode may be either
 899  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 900  */
 901 void
 902 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 903 {
 904         crit_enter();
 905         while (target) {
 906                 int n = bsfl(target);
 907                 target &= ~(1 << n);
 908                 single_apic_ipi(n, vector, delivery_mode);
 909         }
 910         crit_exit();
 911 }
 912
 913 /*
 914  * Timer code, in development...
 915  *  - suggested by rgrimes@gndrsh.aac.dev.com
 916  */
 917
 918 /*
 919  * Load a 'downcount time' in uSeconds.
 920  */
 921 void
 922 set_apic_timer(int us)
 923 {
 924         u_int count;
 925
 926         /*
 927          * When we reach here, lapic timer's frequency
 928          * must have been calculated as well as the
 929          * divisor (lapic.dcr_timer is setup during the
 930          * divisor calculation).
 931          */
 932         KKASSERT(lapic_timer_freq != 0 &&
 933                  lapic_timer_divisor_idx >= 0);
 934
 935         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
 936         lapic_timer_oneshot(count);
 937 }
 938
 939
 940 /*
 941  * Read remaining time in timer.
 942  */
 943 int
 944 read_apic_timer(void)
 945 {
 946 #if 0
 947         /** XXX FIXME: we need to return the actual remaining time,
 948          *         for now we just return the remaining count.
 949          */
 950 #else
 951         return lapic.ccr_timer;
 952 #endif
 953 }
 954
 955
 956 /*
 957  * Spin-style delay, set delay time in uS, spin till it drains.
 958  */
 959 void
 960 u_sleep(int count)
 961 {
 962         set_apic_timer(count);
 963         while (read_apic_timer())
 964                  /* spin */ ;
 965 }