sys/dev/netif/msk/if_msk.c

   1 /******************************************************************************
   2  *
   3  * Name   : sky2.c
   4  * Project: Gigabit Ethernet Driver for FreeBSD 5.x/6.x
   5  * Version: $Revision: 1.23 $
   6  * Date   : $Date: 2005/12/22 09:04:11 $
   7  * Purpose: Main driver source file
   8  *
   9  *****************************************************************************/
  10
  11 /******************************************************************************
  12  *
  13  *      LICENSE:
  14  *      Copyright (C) Marvell International Ltd. and/or its affiliates
  15  *
  16  *      The computer program files contained in this folder ("Files")
  17  *      are provided to you under the BSD-type license terms provided
  18  *      below, and any use of such Files and any derivative works
  19  *      thereof created by you shall be governed by the following terms
  20  *      and conditions:
  21  *
  22  *      - Redistributions of source code must retain the above copyright
  23  *        notice, this list of conditions and the following disclaimer.
  24  *      - Redistributions in binary form must reproduce the above
  25  *        copyright notice, this list of conditions and the following
  26  *        disclaimer in the documentation and/or other materials provided
  27  *        with the distribution.
  28  *      - Neither the name of Marvell nor the names of its contributors
  29  *        may be used to endorse or promote products derived from this
  30  *        software without specific prior written permission.
  31  *
  32  *      THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  33  *      "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  34  *      LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
  35  *      FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE
  36  *      COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
  37  *      INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
  38  *      BUT NOT LIMITED TO, PROCUREMENT OF  SUBSTITUTE GOODS OR SERVICES;
  39  *      LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  40  *      HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  41  *      STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  42  *      ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  43  *      OF THE POSSIBILITY OF SUCH DAMAGE.
  44  *      /LICENSE
  45  *
  46  *****************************************************************************/
  47
  48 /*-
  49  * Copyright (c) 1997, 1998, 1999, 2000
  50  *      Bill Paul <wpaul@ctr.columbia.edu>.  All rights reserved.
  51  *
  52  * Redistribution and use in source and binary forms, with or without
  53  * modification, are permitted provided that the following conditions
  54  * are met:
  55  * 1. Redistributions of source code must retain the above copyright
  56  *    notice, this list of conditions and the following disclaimer.
  57  * 2. Redistributions in binary form must reproduce the above copyright
  58  *    notice, this list of conditions and the following disclaimer in the
  59  *    documentation and/or other materials provided with the distribution.
  60  * 3. All advertising materials mentioning features or use of this software
  61  *    must display the following acknowledgement:
  62  *      This product includes software developed by Bill Paul.
  63  * 4. Neither the name of the author nor the names of any co-contributors
  64  *    may be used to endorse or promote products derived from this software
  65  *    without specific prior written permission.
  66  *
  67  * THIS SOFTWARE IS PROVIDED BY Bill Paul AND CONTRIBUTORS ``AS IS'' AND
  68  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  69  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  70  * ARE DISCLAIMED.  IN NO EVENT SHALL Bill Paul OR THE VOICES IN HIS HEAD
  71  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  72  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  73  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  74  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  75  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  76  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
  77  * THE POSSIBILITY OF SUCH DAMAGE.
  78  */
  79 /*-
  80  * Copyright (c) 2003 Nathan L. Binkert <binkertn@umich.edu>
  81  *
  82  * Permission to use, copy, modify, and distribute this software for any
  83  * purpose with or without fee is hereby granted, provided that the above
  84  * copyright notice and this permission notice appear in all copies.
  85  *
  86  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  87  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  88  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  89  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  90  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  91  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  92  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  93  */
  94
  95 /* $FreeBSD: src/sys/dev/msk/if_msk.c,v 1.26 2007/12/05 09:41:58 remko Exp $ */
  96
  97 /*
  98  * Device driver for the Marvell Yukon II Ethernet controller.
  99  * Due to lack of documentation, this driver is based on the code from
 100  * sk(4) and Marvell's myk(4) driver for FreeBSD 5.x.
 101  */
 102
 103 #include <sys/param.h>
 104 #include <sys/endian.h>
 105 #include <sys/kernel.h>
 106 #include <sys/bus.h>
 107 #include <sys/in_cksum.h>
 108 #include <sys/interrupt.h>
 109 #include <sys/malloc.h>
 110 #include <sys/proc.h>
 111 #include <sys/rman.h>
 112 #include <sys/serialize.h>
 113 #include <sys/socket.h>
 114 #include <sys/sockio.h>
 115 #include <sys/sysctl.h>
 116
 117 #include <net/ethernet.h>
 118 #include <net/if.h>
 119 #include <net/bpf.h>
 120 #include <net/if_arp.h>
 121 #include <net/if_dl.h>
 122 #include <net/if_media.h>
 123 #include <net/ifq_var.h>
 124 #include <net/vlan/if_vlan_var.h>
 125
 126 #include <netinet/ip.h>
 127 #include <netinet/ip_var.h>
 128
 129 #include <dev/netif/mii_layer/miivar.h>
 130
 131 #include <bus/pci/pcireg.h>
 132 #include <bus/pci/pcivar.h>
 133
 134 #include "if_mskreg.h"
 135
 136 /* "device miibus" required.  See GENERIC if you get errors here. */
 137 #include "miibus_if.h"
 138
 139 #define MSK_CSUM_FEATURES       (CSUM_TCP | CSUM_UDP)
 140
 141 /*
 142  * Devices supported by this driver.
 143  */
 144 static const struct msk_product {
 145         uint16_t        msk_vendorid;
 146         uint16_t        msk_deviceid;
 147         const char      *msk_name;
 148 } msk_products[] = {
 149         { VENDORID_SK, DEVICEID_SK_YUKON2,
 150             "SK-9Sxx Gigabit Ethernet" },
 151         { VENDORID_SK, DEVICEID_SK_YUKON2_EXPR,
 152             "SK-9Exx Gigabit Ethernet"},
 153         { VENDORID_MARVELL, DEVICEID_MRVL_8021CU,
 154             "Marvell Yukon 88E8021CU Gigabit Ethernet" },
 155         { VENDORID_MARVELL, DEVICEID_MRVL_8021X,
 156             "Marvell Yukon 88E8021 SX/LX Gigabit Ethernet" },
 157         { VENDORID_MARVELL, DEVICEID_MRVL_8022CU,
 158             "Marvell Yukon 88E8022CU Gigabit Ethernet" },
 159         { VENDORID_MARVELL, DEVICEID_MRVL_8022X,
 160             "Marvell Yukon 88E8022 SX/LX Gigabit Ethernet" },
 161         { VENDORID_MARVELL, DEVICEID_MRVL_8061CU,
 162             "Marvell Yukon 88E8061CU Gigabit Ethernet" },
 163         { VENDORID_MARVELL, DEVICEID_MRVL_8061X,
 164             "Marvell Yukon 88E8061 SX/LX Gigabit Ethernet" },
 165         { VENDORID_MARVELL, DEVICEID_MRVL_8062CU,
 166             "Marvell Yukon 88E8062CU Gigabit Ethernet" },
 167         { VENDORID_MARVELL, DEVICEID_MRVL_8062X,
 168             "Marvell Yukon 88E8062 SX/LX Gigabit Ethernet" },
 169         { VENDORID_MARVELL, DEVICEID_MRVL_8035,
 170             "Marvell Yukon 88E8035 Fast Ethernet" },
 171         { VENDORID_MARVELL, DEVICEID_MRVL_8036,
 172             "Marvell Yukon 88E8036 Fast Ethernet" },
 173         { VENDORID_MARVELL, DEVICEID_MRVL_8038,
 174             "Marvell Yukon 88E8038 Fast Ethernet" },
 175         { VENDORID_MARVELL, DEVICEID_MRVL_8039,
 176             "Marvell Yukon 88E8039 Fast Ethernet" },
 177         { VENDORID_MARVELL, DEVICEID_MRVL_8040,
 178             "Marvell Yukon 88E8040 Fast Ethernet" },
 179         { VENDORID_MARVELL, DEVICEID_MRVL_8040T,
 180             "Marvell Yukon 88E8040T Fast Ethernet" },
 181         { VENDORID_MARVELL, DEVICEID_MRVL_8042,
 182             "Marvell Yukon 88E8042 Fast Ethernet" },
 183         { VENDORID_MARVELL, DEVICEID_MRVL_8048,
 184             "Marvell Yukon 88E8048 Fast Ethernet" },
 185         { VENDORID_MARVELL, DEVICEID_MRVL_4361,
 186             "Marvell Yukon 88E8050 Gigabit Ethernet" },
 187         { VENDORID_MARVELL, DEVICEID_MRVL_4360,
 188             "Marvell Yukon 88E8052 Gigabit Ethernet" },
 189         { VENDORID_MARVELL, DEVICEID_MRVL_4362,
 190             "Marvell Yukon 88E8053 Gigabit Ethernet" },
 191         { VENDORID_MARVELL, DEVICEID_MRVL_4363,
 192             "Marvell Yukon 88E8055 Gigabit Ethernet" },
 193         { VENDORID_MARVELL, DEVICEID_MRVL_4364,
 194             "Marvell Yukon 88E8056 Gigabit Ethernet" },
 195         { VENDORID_MARVELL, DEVICEID_MRVL_4365,
 196             "Marvell Yukon 88E8070 Gigabit Ethernet" },
 197         { VENDORID_MARVELL, DEVICEID_MRVL_436A,
 198             "Marvell Yukon 88E8058 Gigabit Ethernet" },
 199         { VENDORID_MARVELL, DEVICEID_MRVL_436B,
 200             "Marvell Yukon 88E8071 Gigabit Ethernet" },
 201         { VENDORID_MARVELL, DEVICEID_MRVL_436C,
 202             "Marvell Yukon 88E8072 Gigabit Ethernet" },
 203         { VENDORID_MARVELL, DEVICEID_MRVL_4380,
 204             "Marvell Yukon 88E8057 Gigabit Ethernet" },
 205         { VENDORID_MARVELL, DEVICEID_MRVL_4381,
 206             "Marvell Yukon 88E8059 Gigabit Ethernet" },
 207         { VENDORID_DLINK, DEVICEID_DLINK_DGE550SX,
 208             "D-Link 550SX Gigabit Ethernet" },
 209         { VENDORID_DLINK, DEVICEID_DLINK_DGE560T,
 210             "D-Link 560T Gigabit Ethernet" },
 211         { 0, 0, NULL }
 212 };
 213
 214 static const char *model_name[] = {
 215         "Yukon XL",
 216         "Yukon EC Ultra",
 217         "Yukon EX",
 218         "Yukon EC",
 219         "Yukon FE",
 220         "Yukon FE+",
 221         "Yukon Supreme",
 222         "Yukon Ultra 2",
 223         "Yukon Unknown",
 224         "Yukon Optima"
 225 };
 226
 227 static int      mskc_probe(device_t);
 228 static int      mskc_attach(device_t);
 229 static int      mskc_detach(device_t);
 230 static int      mskc_shutdown(device_t);
 231 static int      mskc_suspend(device_t);
 232 static int      mskc_resume(device_t);
 233 static void     mskc_intr(void *);
 234
 235 static void     mskc_reset(struct msk_softc *);
 236 static void     mskc_set_imtimer(struct msk_softc *);
 237 static void     mskc_intr_hwerr(struct msk_softc *);
 238 static int      mskc_handle_events(struct msk_softc *);
 239 static void     mskc_phy_power(struct msk_softc *, int);
 240 static int      mskc_setup_rambuffer(struct msk_softc *);
 241 static int      mskc_status_dma_alloc(struct msk_softc *);
 242 static void     mskc_status_dma_free(struct msk_softc *);
 243 static int      mskc_sysctl_proc_limit(SYSCTL_HANDLER_ARGS);
 244 static int      mskc_sysctl_intr_rate(SYSCTL_HANDLER_ARGS);
 245
 246 static int      msk_probe(device_t);
 247 static int      msk_attach(device_t);
 248 static int      msk_detach(device_t);
 249 static int      msk_miibus_readreg(device_t, int, int);
 250 static int      msk_miibus_writereg(device_t, int, int, int);
 251 static void     msk_miibus_statchg(device_t);
 252
 253 static void     msk_init(void *);
 254 static int      msk_ioctl(struct ifnet *, u_long, caddr_t, struct ucred *);
 255 static void     msk_start(struct ifnet *);
 256 static void     msk_watchdog(struct ifnet *);
 257 static int      msk_mediachange(struct ifnet *);
 258 static void     msk_mediastatus(struct ifnet *, struct ifmediareq *);
 259
 260 static void     msk_tick(void *);
 261 static void     msk_intr_phy(struct msk_if_softc *);
 262 static void     msk_intr_gmac(struct msk_if_softc *);
 263 static __inline void
 264                 msk_rxput(struct msk_if_softc *);
 265 static void     msk_handle_hwerr(struct msk_if_softc *, uint32_t);
 266 static void     msk_rxeof(struct msk_if_softc *, uint32_t, int,
 267                           struct mbuf_chain *);
 268 static void     msk_txeof(struct msk_if_softc *, int);
 269 static void     msk_set_prefetch(struct msk_softc *, int, bus_addr_t, uint32_t);
 270 static void     msk_set_rambuffer(struct msk_if_softc *);
 271 static void     msk_stop(struct msk_if_softc *);
 272
 273 static int      msk_txrx_dma_alloc(struct msk_if_softc *);
 274 static void     msk_txrx_dma_free(struct msk_if_softc *);
 275 static int      msk_init_rx_ring(struct msk_if_softc *);
 276 static void     msk_init_tx_ring(struct msk_if_softc *);
 277 static __inline void
 278                 msk_discard_rxbuf(struct msk_if_softc *, int);
 279 static int      msk_newbuf(struct msk_if_softc *, int, int);
 280 static int      msk_encap(struct msk_if_softc *, struct mbuf **);
 281
 282 #ifdef MSK_JUMBO
 283 static int msk_init_jumbo_rx_ring(struct msk_if_softc *);
 284 static __inline void msk_discard_jumbo_rxbuf(struct msk_if_softc *, int);
 285 static int msk_jumbo_newbuf(struct msk_if_softc *, int);
 286 static void msk_jumbo_rxeof(struct msk_if_softc *, uint32_t, int);
 287 static void *msk_jalloc(struct msk_if_softc *);
 288 static void msk_jfree(void *, void *);
 289 #endif
 290
 291 static int      msk_phy_readreg(struct msk_if_softc *, int, int);
 292 static int      msk_phy_writereg(struct msk_if_softc *, int, int, int);
 293
 294 static void     msk_rxfilter(struct msk_if_softc *);
 295 static void     msk_setvlan(struct msk_if_softc *, struct ifnet *);
 296 static void     msk_set_tx_stfwd(struct msk_if_softc *);
 297
 298 static int      msk_dmamem_create(device_t, bus_size_t, bus_dma_tag_t *,
 299                                   void **, bus_addr_t *, bus_dmamap_t *);
 300 static void     msk_dmamem_destroy(bus_dma_tag_t, void *, bus_dmamap_t);
 301
 302 static device_method_t mskc_methods[] = {
 303         /* Device interface */
 304         DEVMETHOD(device_probe,         mskc_probe),
 305         DEVMETHOD(device_attach,        mskc_attach),
 306         DEVMETHOD(device_detach,        mskc_detach),
 307         DEVMETHOD(device_suspend,       mskc_suspend),
 308         DEVMETHOD(device_resume,        mskc_resume),
 309         DEVMETHOD(device_shutdown,      mskc_shutdown),
 310
 311         /* bus interface */
 312         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 313         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 314
 315         { NULL, NULL }
 316 };
 317
 318 static DEFINE_CLASS_0(mskc, mskc_driver, mskc_methods, sizeof(struct msk_softc));
 319 static devclass_t mskc_devclass;
 320
 321 static device_method_t msk_methods[] = {
 322         /* Device interface */
 323         DEVMETHOD(device_probe,         msk_probe),
 324         DEVMETHOD(device_attach,        msk_attach),
 325         DEVMETHOD(device_detach,        msk_detach),
 326         DEVMETHOD(device_shutdown,      bus_generic_shutdown),
 327
 328         /* bus interface */
 329         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 330         DEVMETHOD(bus_driver_added,     bus_generic_driver_added),
 331
 332         /* MII interface */
 333         DEVMETHOD(miibus_readreg,       msk_miibus_readreg),
 334         DEVMETHOD(miibus_writereg,      msk_miibus_writereg),
 335         DEVMETHOD(miibus_statchg,       msk_miibus_statchg),
 336
 337         { NULL, NULL }
 338 };
 339
 340 static DEFINE_CLASS_0(msk, msk_driver, msk_methods, sizeof(struct msk_if_softc));
 341 static devclass_t msk_devclass;
 342
 343 DECLARE_DUMMY_MODULE(if_msk);
 344 DRIVER_MODULE(if_msk, pci, mskc_driver, mskc_devclass, NULL, NULL);
 345 DRIVER_MODULE(if_msk, mskc, msk_driver, msk_devclass, NULL, NULL);
 346 DRIVER_MODULE(miibus, msk, miibus_driver, miibus_devclass, NULL, NULL);
 347
 348 static int      mskc_intr_rate = 0;
 349 static int      mskc_process_limit = MSK_PROC_DEFAULT;
 350
 351 TUNABLE_INT("hw.mskc.intr_rate", &mskc_intr_rate);
 352 TUNABLE_INT("hw.mskc.process_limit", &mskc_process_limit);
 353
 354 static int
 355 msk_miibus_readreg(device_t dev, int phy, int reg)
 356 {
 357         struct msk_if_softc *sc_if;
 358
 359         if (phy != PHY_ADDR_MARV)
 360                 return (0);
 361
 362         sc_if = device_get_softc(dev);
 363
 364         return (msk_phy_readreg(sc_if, phy, reg));
 365 }
 366
 367 static int
 368 msk_phy_readreg(struct msk_if_softc *sc_if, int phy, int reg)
 369 {
 370         struct msk_softc *sc;
 371         int i, val;
 372
 373         sc = sc_if->msk_softc;
 374
 375         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 376             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 377
 378         for (i = 0; i < MSK_TIMEOUT; i++) {
 379                 DELAY(1);
 380                 val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL);
 381                 if ((val & GM_SMI_CT_RD_VAL) != 0) {
 382                         val = GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_DATA);
 383                         break;
 384                 }
 385         }
 386
 387         if (i == MSK_TIMEOUT) {
 388                 if_printf(sc_if->msk_ifp, "phy failed to come ready\n");
 389                 val = 0;
 390         }
 391
 392         return (val);
 393 }
 394
 395 static int
 396 msk_miibus_writereg(device_t dev, int phy, int reg, int val)
 397 {
 398         struct msk_if_softc *sc_if;
 399
 400         if (phy != PHY_ADDR_MARV)
 401                 return (0);
 402
 403         sc_if = device_get_softc(dev);
 404
 405         return (msk_phy_writereg(sc_if, phy, reg, val));
 406 }
 407
 408 static int
 409 msk_phy_writereg(struct msk_if_softc *sc_if, int phy, int reg, int val)
 410 {
 411         struct msk_softc *sc;
 412         int i;
 413
 414         sc = sc_if->msk_softc;
 415
 416         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_DATA, val);
 417         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SMI_CTRL,
 418             GM_SMI_CT_PHY_AD(phy) | GM_SMI_CT_REG_AD(reg));
 419         for (i = 0; i < MSK_TIMEOUT; i++) {
 420                 DELAY(1);
 421                 if ((GMAC_READ_2(sc, sc_if->msk_port, GM_SMI_CTRL) &
 422                     GM_SMI_CT_BUSY) == 0)
 423                         break;
 424         }
 425         if (i == MSK_TIMEOUT)
 426                 if_printf(sc_if->msk_ifp, "phy write timeout\n");
 427
 428         return (0);
 429 }
 430
 431 static void
 432 msk_miibus_statchg(device_t dev)
 433 {
 434         struct msk_if_softc *sc_if;
 435         struct msk_softc *sc;
 436         struct mii_data *mii;
 437         struct ifnet *ifp;
 438         uint32_t gmac;
 439
 440         sc_if = device_get_softc(dev);
 441         sc = sc_if->msk_softc;
 442
 443         mii = device_get_softc(sc_if->msk_miibus);
 444         ifp = sc_if->msk_ifp;
 445
 446         sc_if->msk_link = 0;
 447         if ((mii->mii_media_status & (IFM_AVALID | IFM_ACTIVE)) ==
 448             (IFM_AVALID | IFM_ACTIVE)) {
 449                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 450                 case IFM_10_T:
 451                 case IFM_100_TX:
 452                         sc_if->msk_link = 1;
 453                         break;
 454                 case IFM_1000_T:
 455                 case IFM_1000_SX:
 456                 case IFM_1000_LX:
 457                 case IFM_1000_CX:
 458                         if ((sc_if->msk_flags & MSK_FLAG_FASTETHER) == 0)
 459                                 sc_if->msk_link = 1;
 460                         break;
 461                 }
 462         }
 463
 464         if (sc_if->msk_link != 0) {
 465                 /* Enable Tx FIFO Underrun. */
 466                 CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK),
 467                     GM_IS_TX_FF_UR | GM_IS_RX_FF_OR);
 468                 /*
 469                  * Because mii(4) notify msk(4) that it detected link status
 470                  * change, there is no need to enable automatic
 471                  * speed/flow-control/duplex updates.
 472                  */
 473                 gmac = GM_GPCR_AU_ALL_DIS;
 474                 switch (IFM_SUBTYPE(mii->mii_media_active)) {
 475                 case IFM_1000_SX:
 476                 case IFM_1000_T:
 477                         gmac |= GM_GPCR_SPEED_1000;
 478                         break;
 479                 case IFM_100_TX:
 480                         gmac |= GM_GPCR_SPEED_100;
 481                         break;
 482                 case IFM_10_T:
 483                         break;
 484                 }
 485
 486                 if ((mii->mii_media_active & IFM_GMASK) & IFM_FDX)
 487                         gmac |= GM_GPCR_DUP_FULL;
 488                 else
 489                         gmac |= GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS;
 490                 /* Disable Rx flow control. */
 491                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG0) == 0)
 492                         gmac |= GM_GPCR_FC_RX_DIS;
 493                 /* Disable Tx flow control. */
 494                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG1) == 0)
 495                         gmac |= GM_GPCR_FC_TX_DIS;
 496                 gmac |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
 497                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 498                 /* Read again to ensure writing. */
 499                 GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 500
 501                 gmac = GMC_PAUSE_OFF;
 502                 if (((mii->mii_media_active & IFM_GMASK) & IFM_FLAG0) &&
 503                     ((mii->mii_media_active & IFM_GMASK) & IFM_FDX))
 504                         gmac = GMC_PAUSE_ON;
 505                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), gmac);
 506
 507                 /* Enable PHY interrupt for FIFO underrun/overflow. */
 508                 msk_phy_writereg(sc_if, PHY_ADDR_MARV,
 509                     PHY_MARV_INT_MASK, PHY_M_IS_FIFO_ERROR);
 510         } else {
 511                 /*
 512                  * Link state changed to down.
 513                  * Disable PHY interrupts.
 514                  */
 515                 msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
 516                 /* Disable Rx/Tx MAC. */
 517                 gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 518                 if (gmac & (GM_GPCR_RX_ENA | GM_GPCR_TX_ENA)) {
 519                         gmac &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
 520                         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, gmac);
 521                         /* Read again to ensure writing. */
 522                         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
 523                 }
 524         }
 525 }
 526
 527 static void
 528 msk_rxfilter(struct msk_if_softc *sc_if)
 529 {
 530         struct msk_softc *sc;
 531         struct ifnet *ifp;
 532         struct ifmultiaddr *ifma;
 533         uint32_t mchash[2];
 534         uint32_t crc;
 535         uint16_t mode;
 536
 537         sc = sc_if->msk_softc;
 538         ifp = sc_if->msk_ifp;
 539
 540         bzero(mchash, sizeof(mchash));
 541         mode = GMAC_READ_2(sc, sc_if->msk_port, GM_RX_CTRL);
 542         if ((ifp->if_flags & IFF_PROMISC) != 0) {
 543                 mode &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
 544         } else if ((ifp->if_flags & IFF_ALLMULTI) != 0) {
 545                 mode |= (GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
 546                 mchash[0] = 0xffff;
 547                 mchash[1] = 0xffff;
 548         } else {
 549                 mode |= GM_RXCR_UCF_ENA;
 550                 TAILQ_FOREACH(ifma, &ifp->if_multiaddrs, ifma_link) {
 551                         if (ifma->ifma_addr->sa_family != AF_LINK)
 552                                 continue;
 553                         crc = ether_crc32_be(LLADDR((struct sockaddr_dl *)
 554                             ifma->ifma_addr), ETHER_ADDR_LEN);
 555                         /* Just want the 6 least significant bits. */
 556                         crc &= 0x3f;
 557                         /* Set the corresponding bit in the hash table. */
 558                         mchash[crc >> 5] |= 1 << (crc & 0x1f);
 559                 }
 560                 if (mchash[0] != 0 || mchash[1] != 0)
 561                         mode |= GM_RXCR_MCF_ENA;
 562         }
 563
 564         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H1,
 565             mchash[0] & 0xffff);
 566         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H2,
 567             (mchash[0] >> 16) & 0xffff);
 568         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H3,
 569             mchash[1] & 0xffff);
 570         GMAC_WRITE_2(sc, sc_if->msk_port, GM_MC_ADDR_H4,
 571             (mchash[1] >> 16) & 0xffff);
 572         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, mode);
 573 }
 574
 575 static void
 576 msk_setvlan(struct msk_if_softc *sc_if, struct ifnet *ifp)
 577 {
 578         struct msk_softc *sc;
 579
 580         sc = sc_if->msk_softc;
 581         if ((ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
 582                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 583                     RX_VLAN_STRIP_ON);
 584                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 585                     TX_VLAN_TAG_ON);
 586         } else {
 587                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
 588                     RX_VLAN_STRIP_OFF);
 589                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
 590                     TX_VLAN_TAG_OFF);
 591         }
 592 }
 593
 594 static int
 595 msk_init_rx_ring(struct msk_if_softc *sc_if)
 596 {
 597         struct msk_ring_data *rd;
 598         struct msk_rxdesc *rxd;
 599         int i, prod;
 600
 601         sc_if->msk_cdata.msk_rx_cons = 0;
 602         sc_if->msk_cdata.msk_rx_prod = 0;
 603         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 604
 605         rd = &sc_if->msk_rdata;
 606         bzero(rd->msk_rx_ring, sizeof(struct msk_rx_desc) * MSK_RX_RING_CNT);
 607         prod = sc_if->msk_cdata.msk_rx_prod;
 608         for (i = 0; i < MSK_RX_RING_CNT; i++) {
 609                 rxd = &sc_if->msk_cdata.msk_rxdesc[prod];
 610                 rxd->rx_m = NULL;
 611                 rxd->rx_le = &rd->msk_rx_ring[prod];
 612                 if (msk_newbuf(sc_if, prod, 1) != 0)
 613                         return (ENOBUFS);
 614                 MSK_INC(prod, MSK_RX_RING_CNT);
 615         }
 616
 617         /* Update prefetch unit. */
 618         sc_if->msk_cdata.msk_rx_prod = MSK_RX_RING_CNT - 1;
 619         CSR_WRITE_2(sc_if->msk_softc,
 620             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 621             sc_if->msk_cdata.msk_rx_prod);
 622
 623         return (0);
 624 }
 625
 626 #ifdef MSK_JUMBO
 627 static int
 628 msk_init_jumbo_rx_ring(struct msk_if_softc *sc_if)
 629 {
 630         struct msk_ring_data *rd;
 631         struct msk_rxdesc *rxd;
 632         int i, prod;
 633
 634         MSK_IF_LOCK_ASSERT(sc_if);
 635
 636         sc_if->msk_cdata.msk_rx_cons = 0;
 637         sc_if->msk_cdata.msk_rx_prod = 0;
 638         sc_if->msk_cdata.msk_rx_putwm = MSK_PUT_WM;
 639
 640         rd = &sc_if->msk_rdata;
 641         bzero(rd->msk_jumbo_rx_ring,
 642             sizeof(struct msk_rx_desc) * MSK_JUMBO_RX_RING_CNT);
 643         prod = sc_if->msk_cdata.msk_rx_prod;
 644         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
 645                 rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[prod];
 646                 rxd->rx_m = NULL;
 647                 rxd->rx_le = &rd->msk_jumbo_rx_ring[prod];
 648                 if (msk_jumbo_newbuf(sc_if, prod) != 0)
 649                         return (ENOBUFS);
 650                 MSK_INC(prod, MSK_JUMBO_RX_RING_CNT);
 651         }
 652
 653         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
 654             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
 655             BUS_DMASYNC_PREREAD | BUS_DMASYNC_PREWRITE);
 656
 657         sc_if->msk_cdata.msk_rx_prod = MSK_JUMBO_RX_RING_CNT - 1;
 658         CSR_WRITE_2(sc_if->msk_softc,
 659             Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_PUT_IDX_REG),
 660             sc_if->msk_cdata.msk_rx_prod);
 661
 662         return (0);
 663 }
 664 #endif
 665
 666 static void
 667 msk_init_tx_ring(struct msk_if_softc *sc_if)
 668 {
 669         struct msk_ring_data *rd;
 670         struct msk_txdesc *txd;
 671         int i;
 672
 673         sc_if->msk_cdata.msk_tx_prod = 0;
 674         sc_if->msk_cdata.msk_tx_cons = 0;
 675         sc_if->msk_cdata.msk_tx_cnt = 0;
 676
 677         rd = &sc_if->msk_rdata;
 678         bzero(rd->msk_tx_ring, sizeof(struct msk_tx_desc) * MSK_TX_RING_CNT);
 679         for (i = 0; i < MSK_TX_RING_CNT; i++) {
 680                 txd = &sc_if->msk_cdata.msk_txdesc[i];
 681                 txd->tx_m = NULL;
 682                 txd->tx_le = &rd->msk_tx_ring[i];
 683         }
 684 }
 685
 686 static __inline void
 687 msk_discard_rxbuf(struct msk_if_softc *sc_if, int idx)
 688 {
 689         struct msk_rx_desc *rx_le;
 690         struct msk_rxdesc *rxd;
 691         struct mbuf *m;
 692
 693         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 694         m = rxd->rx_m;
 695         rx_le = rxd->rx_le;
 696         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 697 }
 698
 699 #ifdef MSK_JUMBO
 700 static __inline void
 701 msk_discard_jumbo_rxbuf(struct msk_if_softc *sc_if, int idx)
 702 {
 703         struct msk_rx_desc *rx_le;
 704         struct msk_rxdesc *rxd;
 705         struct mbuf *m;
 706
 707         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 708         m = rxd->rx_m;
 709         rx_le = rxd->rx_le;
 710         rx_le->msk_control = htole32(m->m_len | OP_PACKET | HW_OWNER);
 711 }
 712 #endif
 713
 714 static int
 715 msk_newbuf(struct msk_if_softc *sc_if, int idx, int init)
 716 {
 717         struct msk_rx_desc *rx_le;
 718         struct msk_rxdesc *rxd;
 719         struct mbuf *m;
 720         bus_dma_segment_t seg;
 721         bus_dmamap_t map;
 722         int error, nseg;
 723
 724         m = m_getcl(init ? MB_WAIT : MB_DONTWAIT, MT_DATA, M_PKTHDR);
 725         if (m == NULL)
 726                 return (ENOBUFS);
 727
 728         m->m_len = m->m_pkthdr.len = MCLBYTES;
 729         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
 730                 m_adj(m, ETHER_ALIGN);
 731
 732         error = bus_dmamap_load_mbuf_segment(sc_if->msk_cdata.msk_rx_tag,
 733                         sc_if->msk_cdata.msk_rx_sparemap,
 734                         m, &seg, 1, &nseg, BUS_DMA_NOWAIT);
 735         if (error) {
 736                 m_freem(m);
 737                 if (init)
 738                         if_printf(&sc_if->arpcom.ac_if, "can't load RX mbuf\n");
 739                 return (error);
 740         }
 741
 742         rxd = &sc_if->msk_cdata.msk_rxdesc[idx];
 743         if (rxd->rx_m != NULL) {
 744                 bus_dmamap_sync(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap,
 745                     BUS_DMASYNC_POSTREAD);
 746                 bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag, rxd->rx_dmamap);
 747         }
 748
 749         map = rxd->rx_dmamap;
 750         rxd->rx_dmamap = sc_if->msk_cdata.msk_rx_sparemap;
 751         sc_if->msk_cdata.msk_rx_sparemap = map;
 752
 753         rxd->rx_m = m;
 754         rx_le = rxd->rx_le;
 755         rx_le->msk_addr = htole32(MSK_ADDR_LO(seg.ds_addr));
 756         rx_le->msk_control = htole32(seg.ds_len | OP_PACKET | HW_OWNER);
 757
 758         return (0);
 759 }
 760
 761 #ifdef MSK_JUMBO
 762 static int
 763 msk_jumbo_newbuf(struct msk_if_softc *sc_if, int idx)
 764 {
 765         struct msk_rx_desc *rx_le;
 766         struct msk_rxdesc *rxd;
 767         struct mbuf *m;
 768         bus_dma_segment_t segs[1];
 769         bus_dmamap_t map;
 770         int nsegs;
 771         void *buf;
 772
 773         MGETHDR(m, M_DONTWAIT, MT_DATA);
 774         if (m == NULL)
 775                 return (ENOBUFS);
 776         buf = msk_jalloc(sc_if);
 777         if (buf == NULL) {
 778                 m_freem(m);
 779                 return (ENOBUFS);
 780         }
 781         /* Attach the buffer to the mbuf. */
 782         MEXTADD(m, buf, MSK_JLEN, msk_jfree, (struct msk_if_softc *)sc_if, 0,
 783             EXT_NET_DRV);
 784         if ((m->m_flags & M_EXT) == 0) {
 785                 m_freem(m);
 786                 return (ENOBUFS);
 787         }
 788         m->m_pkthdr.len = m->m_len = MSK_JLEN;
 789         m_adj(m, ETHER_ALIGN);
 790
 791         if (bus_dmamap_load_mbuf_sg(sc_if->msk_cdata.msk_jumbo_rx_tag,
 792             sc_if->msk_cdata.msk_jumbo_rx_sparemap, m, segs, &nsegs,
 793             BUS_DMA_NOWAIT) != 0) {
 794                 m_freem(m);
 795                 return (ENOBUFS);
 796         }
 797         KASSERT(nsegs == 1, ("%s: %d segments returned!", __func__, nsegs));
 798
 799         rxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[idx];
 800         if (rxd->rx_m != NULL) {
 801                 bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
 802                     rxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
 803                 bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
 804                     rxd->rx_dmamap);
 805         }
 806         map = rxd->rx_dmamap;
 807         rxd->rx_dmamap = sc_if->msk_cdata.msk_jumbo_rx_sparemap;
 808         sc_if->msk_cdata.msk_jumbo_rx_sparemap = map;
 809         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag, rxd->rx_dmamap,
 810             BUS_DMASYNC_PREREAD);
 811         rxd->rx_m = m;
 812         rx_le = rxd->rx_le;
 813         rx_le->msk_addr = htole32(MSK_ADDR_LO(segs[0].ds_addr));
 814         rx_le->msk_control =
 815             htole32(segs[0].ds_len | OP_PACKET | HW_OWNER);
 816
 817         return (0);
 818 }
 819 #endif
 820
 821 /*
 822  * Set media options.
 823  */
 824 static int
 825 msk_mediachange(struct ifnet *ifp)
 826 {
 827         struct msk_if_softc *sc_if = ifp->if_softc;
 828         struct mii_data *mii;
 829         int error;
 830
 831         mii = device_get_softc(sc_if->msk_miibus);
 832         error = mii_mediachg(mii);
 833
 834         return (error);
 835 }
 836
 837 /*
 838  * Report current media status.
 839  */
 840 static void
 841 msk_mediastatus(struct ifnet *ifp, struct ifmediareq *ifmr)
 842 {
 843         struct msk_if_softc *sc_if = ifp->if_softc;
 844         struct mii_data *mii;
 845
 846         mii = device_get_softc(sc_if->msk_miibus);
 847         mii_pollstat(mii);
 848
 849         ifmr->ifm_active = mii->mii_media_active;
 850         ifmr->ifm_status = mii->mii_media_status;
 851 }
 852
 853 static int
 854 msk_ioctl(struct ifnet *ifp, u_long command, caddr_t data, struct ucred *cr)
 855 {
 856         struct msk_if_softc *sc_if;
 857         struct ifreq *ifr;
 858         struct mii_data *mii;
 859         int error, mask;
 860
 861         sc_if = ifp->if_softc;
 862         ifr = (struct ifreq *)data;
 863         error = 0;
 864
 865         switch(command) {
 866         case SIOCSIFMTU:
 867 #ifdef MSK_JUMBO
 868                 if (ifr->ifr_mtu > MSK_JUMBO_MTU || ifr->ifr_mtu < ETHERMIN) {
 869                         error = EINVAL;
 870                         break;
 871                 }
 872                 if (sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_FE &&
 873                     ifr->ifr_mtu > MSK_MAX_FRAMELEN) {
 874                         error = EINVAL;
 875                         break;
 876                 }
 877                 ifp->if_mtu = ifr->ifr_mtu;
 878                 if ((ifp->if_flags & IFF_RUNNING) != 0)
 879                         msk_init(sc_if);
 880 #else
 881                 error = EOPNOTSUPP;
 882 #endif
 883                 break;
 884
 885         case SIOCSIFFLAGS:
 886                 if (ifp->if_flags & IFF_UP) {
 887                         if (ifp->if_flags & IFF_RUNNING) {
 888                                 if (((ifp->if_flags ^ sc_if->msk_if_flags)
 889                                     & (IFF_PROMISC | IFF_ALLMULTI)) != 0)
 890                                         msk_rxfilter(sc_if);
 891                         } else {
 892                                 if (sc_if->msk_detach == 0)
 893                                         msk_init(sc_if);
 894                         }
 895                 } else {
 896                         if (ifp->if_flags & IFF_RUNNING)
 897                                 msk_stop(sc_if);
 898                 }
 899                 sc_if->msk_if_flags = ifp->if_flags;
 900                 break;
 901
 902         case SIOCADDMULTI:
 903         case SIOCDELMULTI:
 904                 if (ifp->if_flags & IFF_RUNNING)
 905                         msk_rxfilter(sc_if);
 906                 break;
 907
 908         case SIOCGIFMEDIA:
 909         case SIOCSIFMEDIA:
 910                 mii = device_get_softc(sc_if->msk_miibus);
 911                 error = ifmedia_ioctl(ifp, ifr, &mii->mii_media, command);
 912                 break;
 913
 914         case SIOCSIFCAP:
 915                 mask = ifr->ifr_reqcap ^ ifp->if_capenable;
 916                 if ((mask & IFCAP_TXCSUM) != 0) {
 917                         ifp->if_capenable ^= IFCAP_TXCSUM;
 918                         if ((IFCAP_TXCSUM & ifp->if_capenable) != 0 &&
 919                             (IFCAP_TXCSUM & ifp->if_capabilities) != 0)
 920                                 ifp->if_hwassist |= MSK_CSUM_FEATURES;
 921                         else
 922                                 ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
 923                 }
 924 #ifdef notyet
 925                 if ((mask & IFCAP_VLAN_HWTAGGING) != 0) {
 926                         ifp->if_capenable ^= IFCAP_VLAN_HWTAGGING;
 927                         msk_setvlan(sc_if, ifp);
 928                 }
 929 #endif
 930
 931                 if (sc_if->msk_framesize > MSK_MAX_FRAMELEN &&
 932                     sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_EC_U) {
 933                         /*
 934                          * In Yukon EC Ultra, TSO & checksum offload is not
 935                          * supported for jumbo frame.
 936                          */
 937                         ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
 938                         ifp->if_capenable &= ~IFCAP_TXCSUM;
 939                 }
 940                 break;
 941
 942         default:
 943                 error = ether_ioctl(ifp, command, data);
 944                 break;
 945         }
 946
 947         return (error);
 948 }
 949
 950 static int
 951 mskc_probe(device_t dev)
 952 {
 953         const struct msk_product *mp;
 954         uint16_t vendor, devid;
 955
 956         vendor = pci_get_vendor(dev);
 957         devid = pci_get_device(dev);
 958         for (mp = msk_products; mp->msk_name != NULL; ++mp) {
 959                 if (vendor == mp->msk_vendorid && devid == mp->msk_deviceid) {
 960                         device_set_desc(dev, mp->msk_name);
 961                         return (0);
 962                 }
 963         }
 964         return (ENXIO);
 965 }
 966
 967 static int
 968 mskc_setup_rambuffer(struct msk_softc *sc)
 969 {
 970         int next;
 971         int i;
 972
 973         /* Get adapter SRAM size. */
 974         sc->msk_ramsize = CSR_READ_1(sc, B2_E_0) * 4;
 975         if (bootverbose) {
 976                 device_printf(sc->msk_dev,
 977                     "RAM buffer size : %dKB\n", sc->msk_ramsize);
 978         }
 979         if (sc->msk_ramsize == 0)
 980                 return (0);
 981         sc->msk_pflags |= MSK_FLAG_RAMBUF;
 982
 983         /*
 984          * Give receiver 2/3 of memory and round down to the multiple
 985          * of 1024. Tx/Rx RAM buffer size of Yukon II shoud be multiple
 986          * of 1024.
 987          */
 988         sc->msk_rxqsize = rounddown((sc->msk_ramsize * 1024 * 2) / 3, 1024);
 989         sc->msk_txqsize = (sc->msk_ramsize * 1024) - sc->msk_rxqsize;
 990         for (i = 0, next = 0; i < sc->msk_num_port; i++) {
 991                 sc->msk_rxqstart[i] = next;
 992                 sc->msk_rxqend[i] = next + sc->msk_rxqsize - 1;
 993                 next = sc->msk_rxqend[i] + 1;
 994                 sc->msk_txqstart[i] = next;
 995                 sc->msk_txqend[i] = next + sc->msk_txqsize - 1;
 996                 next = sc->msk_txqend[i] + 1;
 997                 if (bootverbose) {
 998                         device_printf(sc->msk_dev,
 999                             "Port %d : Rx Queue %dKB(0x%08x:0x%08x)\n", i,
1000                             sc->msk_rxqsize / 1024, sc->msk_rxqstart[i],
1001                             sc->msk_rxqend[i]);
1002                         device_printf(sc->msk_dev,
1003                             "Port %d : Tx Queue %dKB(0x%08x:0x%08x)\n", i,
1004                             sc->msk_txqsize / 1024, sc->msk_txqstart[i],
1005                             sc->msk_txqend[i]);
1006                 }
1007         }
1008
1009         return (0);
1010 }
1011
1012 static void
1013 mskc_phy_power(struct msk_softc *sc, int mode)
1014 {
1015         uint32_t val, our;
1016         int i;
1017
1018         switch (mode) {
1019         case MSK_PHY_POWERUP:
1020                 /* Switch power to VCC (WA for VAUX problem). */
1021                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1022                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
1023                 /* Disable Core Clock Division, set Clock Select to 0. */
1024                 CSR_WRITE_4(sc, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
1025
1026                 val = 0;
1027                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1028                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1029                         /* Enable bits are inverted. */
1030                         val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1031                               Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1032                               Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1033                 }
1034                 /*
1035                  * Enable PCI & Core Clock, enable clock gating for both Links.
1036                  */
1037                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1038
1039                 val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1040                 val &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
1041                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
1042                         if (sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1043                                 /* Deassert Low Power for 1st PHY. */
1044                                 val |= PCI_Y2_PHY1_COMA;
1045                                 if (sc->msk_num_port > 1)
1046                                         val |= PCI_Y2_PHY2_COMA;
1047                         }
1048                 }
1049                 /* Release PHY from PowerDown/COMA mode. */
1050                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1051                 switch (sc->msk_hw_id) {
1052                 case CHIP_ID_YUKON_EC_U:
1053                 case CHIP_ID_YUKON_EX:
1054                 case CHIP_ID_YUKON_FE_P:
1055                 case CHIP_ID_YUKON_UL_2:
1056                 case CHIP_ID_YUKON_OPT:
1057                         CSR_WRITE_2(sc, B0_CTST, Y2_HW_WOL_OFF);
1058
1059                         /* Enable all clocks. */
1060                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_3, 0);
1061                         our = CSR_PCI_READ_4(sc, PCI_OUR_REG_4);
1062                         our &= (PCI_FORCE_ASPM_REQUEST|PCI_ASPM_GPHY_LINK_DOWN|
1063                             PCI_ASPM_INT_FIFO_EMPTY|PCI_ASPM_CLKRUN_REQUEST);
1064                         /* Set all bits to 0 except bits 15..12. */
1065                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_4, our);
1066                         our = CSR_PCI_READ_4(sc, PCI_OUR_REG_5);
1067                         our &= PCI_CTL_TIM_VMAIN_AV_MSK;
1068                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_5, our);
1069                         CSR_PCI_WRITE_4(sc, PCI_CFG_REG_1, 0);
1070                         /*
1071                          * Disable status race, workaround for
1072                          * Yukon EC Ultra & Yukon EX.
1073                          */
1074                         val = CSR_READ_4(sc, B2_GP_IO);
1075                         val |= GLB_GPIO_STAT_RACE_DIS;
1076                         CSR_WRITE_4(sc, B2_GP_IO, val);
1077                         CSR_READ_4(sc, B2_GP_IO);
1078                         break;
1079                 }
1080                 for (i = 0; i < sc->msk_num_port; i++) {
1081                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1082                             GMLC_RST_SET);
1083                         CSR_WRITE_2(sc, MR_ADDR(i, GMAC_LINK_CTRL),
1084                             GMLC_RST_CLR);
1085                 }
1086                 break;
1087         case MSK_PHY_POWERDOWN:
1088                 val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1089                 val |= PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD;
1090                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1091                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1092                         val &= ~PCI_Y2_PHY1_COMA;
1093                         if (sc->msk_num_port > 1)
1094                                 val &= ~PCI_Y2_PHY2_COMA;
1095                 }
1096                 CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1097
1098                 val = Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
1099                       Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
1100                       Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS;
1101                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1102                     sc->msk_hw_rev > CHIP_REV_YU_XL_A1) {
1103                         /* Enable bits are inverted. */
1104                         val = 0;
1105                 }
1106                 /*
1107                  * Disable PCI & Core Clock, disable clock gating for
1108                  * both Links.
1109                  */
1110                 CSR_WRITE_1(sc, B2_Y2_CLK_GATE, val);
1111                 CSR_WRITE_1(sc, B0_POWER_CTRL,
1112                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
1113                 break;
1114         default:
1115                 break;
1116         }
1117 }
1118
1119 static void
1120 mskc_reset(struct msk_softc *sc)
1121 {
1122         bus_addr_t addr;
1123         uint16_t status;
1124         uint32_t val;
1125         int i;
1126
1127         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1128
1129         /* Disable ASF. */
1130         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
1131                 status = CSR_READ_2(sc, B28_Y2_ASF_HCU_CCSR);
1132                 /* Clear AHB bridge & microcontroller reset. */
1133                 status &= ~(Y2_ASF_HCU_CCSR_AHB_RST |
1134                     Y2_ASF_HCU_CCSR_CPU_RST_MODE);
1135                 /* Clear ASF microcontroller state. */
1136                 status &= ~ Y2_ASF_HCU_CCSR_UC_STATE_MSK;
1137                 CSR_WRITE_2(sc, B28_Y2_ASF_HCU_CCSR, status);
1138         } else {
1139                 CSR_WRITE_1(sc, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
1140         }
1141         CSR_WRITE_2(sc, B0_CTST, Y2_ASF_DISABLE);
1142
1143         /*
1144          * Since we disabled ASF, S/W reset is required for Power Management.
1145          */
1146         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1147         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1148
1149         /* Clear all error bits in the PCI status register. */
1150         status = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
1151         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1152
1153         pci_write_config(sc->msk_dev, PCIR_STATUS, status |
1154             PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
1155             PCIM_STATUS_RTABORT | PCIM_STATUS_PERRREPORT, 2);
1156         CSR_WRITE_2(sc, B0_CTST, CS_MRST_CLR);
1157
1158         switch (sc->msk_bustype) {
1159         case MSK_PEX_BUS:
1160                 /* Clear all PEX errors. */
1161                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
1162                 val = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
1163                 if ((val & PEX_RX_OV) != 0) {
1164                         sc->msk_intrmask &= ~Y2_IS_HW_ERR;
1165                         sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
1166                 }
1167                 break;
1168         case MSK_PCI_BUS:
1169         case MSK_PCIX_BUS:
1170                 /* Set Cache Line Size to 2(8bytes) if configured to 0. */
1171                 val = pci_read_config(sc->msk_dev, PCIR_CACHELNSZ, 1);
1172                 if (val == 0)
1173                         pci_write_config(sc->msk_dev, PCIR_CACHELNSZ, 2, 1);
1174                 if (sc->msk_bustype == MSK_PCIX_BUS) {
1175                         /* Set Cache Line Size opt. */
1176                         val = CSR_PCI_READ_4(sc, PCI_OUR_REG_1);
1177                         val |= PCI_CLS_OPT;
1178                         CSR_PCI_WRITE_4(sc, PCI_OUR_REG_1, val);
1179                 }
1180                 break;
1181         }
1182         /* Set PHY power state. */
1183         mskc_phy_power(sc, MSK_PHY_POWERUP);
1184
1185         /* Reset GPHY/GMAC Control */
1186         for (i = 0; i < sc->msk_num_port; i++) {
1187                 /* GPHY Control reset. */
1188                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_SET);
1189                 CSR_WRITE_1(sc, MR_ADDR(i, GPHY_CTRL), GPC_RST_CLR);
1190                 /* GMAC Control reset. */
1191                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_SET);
1192                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_RST_CLR);
1193                 CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL), GMC_F_LOOPB_OFF);
1194                 if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
1195                         CSR_WRITE_4(sc, MR_ADDR(i, GMAC_CTRL),
1196                             GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
1197                             GMC_BYP_RETR_ON);
1198                 }
1199         }
1200         if (sc->msk_hw_id == CHIP_ID_YUKON_OPT && sc->msk_hw_rev == 0) {
1201                 /* Disable PCIe PHY powerdown(reg 0x80, bit7). */
1202                 CSR_WRITE_4(sc, Y2_PEX_PHY_DATA, (0x0080 << 16) | 0x0080);
1203         }
1204         CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1205
1206         /* LED On. */
1207         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_ON);
1208
1209         /* Clear TWSI IRQ. */
1210         CSR_WRITE_4(sc, B2_I2C_IRQ, I2C_CLR_IRQ);
1211
1212         /* Turn off hardware timer. */
1213         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_STOP);
1214         CSR_WRITE_1(sc, B2_TI_CTRL, TIM_CLR_IRQ);
1215
1216         /* Turn off descriptor polling. */
1217         CSR_WRITE_1(sc, B28_DPT_CTRL, DPT_STOP);
1218
1219         /* Turn off time stamps. */
1220         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_STOP);
1221         CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1222
1223         /* Configure timeout values. */
1224         for (i = 0; i < sc->msk_num_port; i++) {
1225                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL), RI_RST_SET);
1226                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
1227                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R1),
1228                     MSK_RI_TO_53);
1229                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA1),
1230                     MSK_RI_TO_53);
1231                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS1),
1232                     MSK_RI_TO_53);
1233                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R1),
1234                     MSK_RI_TO_53);
1235                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA1),
1236                     MSK_RI_TO_53);
1237                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS1),
1238                     MSK_RI_TO_53);
1239                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_R2),
1240                     MSK_RI_TO_53);
1241                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XA2),
1242                     MSK_RI_TO_53);
1243                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_WTO_XS2),
1244                     MSK_RI_TO_53);
1245                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_R2),
1246                     MSK_RI_TO_53);
1247                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XA2),
1248                     MSK_RI_TO_53);
1249                 CSR_WRITE_1(sc, SELECT_RAM_BUFFER(i, B3_RI_RTO_XS2),
1250                     MSK_RI_TO_53);
1251         }
1252
1253         /* Disable all interrupts. */
1254         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
1255         CSR_READ_4(sc, B0_HWE_IMSK);
1256         CSR_WRITE_4(sc, B0_IMSK, 0);
1257         CSR_READ_4(sc, B0_IMSK);
1258
1259         /*
1260          * On dual port PCI-X card, there is an problem where status
1261          * can be received out of order due to split transactions.
1262          */
1263         if (sc->msk_pcixcap != 0 && sc->msk_num_port > 1) {
1264                 uint16_t pcix_cmd;
1265
1266                 pcix_cmd = pci_read_config(sc->msk_dev,
1267                     sc->msk_pcixcap + PCIXR_COMMAND, 2);
1268                 /* Clear Max Outstanding Split Transactions. */
1269                 pcix_cmd &= ~PCIXM_COMMAND_MAX_SPLITS;
1270                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1271                 pci_write_config(sc->msk_dev,
1272                     sc->msk_pcixcap + PCIXR_COMMAND, pcix_cmd, 2);
1273                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1274         }
1275         if (sc->msk_pciecap != 0) {
1276                 /* Change Max. Read Request Size to 2048 bytes. */
1277                 if (pcie_get_max_readrq(sc->msk_dev) ==
1278                     PCIEM_DEVCTL_MAX_READRQ_512) {
1279                         pcie_set_max_readrq(sc->msk_dev,
1280                             PCIEM_DEVCTL_MAX_READRQ_2048);
1281                 }
1282         }
1283
1284         /* Clear status list. */
1285         bzero(sc->msk_stat_ring,
1286             sizeof(struct msk_stat_desc) * MSK_STAT_RING_CNT);
1287         sc->msk_stat_cons = 0;
1288         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_SET);
1289         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_RST_CLR);
1290         /* Set the status list base address. */
1291         addr = sc->msk_stat_ring_paddr;
1292         CSR_WRITE_4(sc, STAT_LIST_ADDR_LO, MSK_ADDR_LO(addr));
1293         CSR_WRITE_4(sc, STAT_LIST_ADDR_HI, MSK_ADDR_HI(addr));
1294         /* Set the status list last index. */
1295         CSR_WRITE_2(sc, STAT_LAST_IDX, MSK_STAT_RING_CNT - 1);
1296         if (sc->msk_hw_id == CHIP_ID_YUKON_EC &&
1297             sc->msk_hw_rev == CHIP_REV_YU_EC_A1) {
1298                 /* WA for dev. #4.3 */
1299                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, ST_TXTH_IDX_MASK);
1300                 /* WA for dev. #4.18 */
1301                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x21);
1302                 CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x07);
1303         } else {
1304                 CSR_WRITE_2(sc, STAT_TX_IDX_TH, 0x0a);
1305                 CSR_WRITE_1(sc, STAT_FIFO_WM, 0x10);
1306                 if (sc->msk_hw_id == CHIP_ID_YUKON_XL &&
1307                     sc->msk_hw_rev == CHIP_REV_YU_XL_A0)
1308                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x04);
1309                 else
1310                         CSR_WRITE_1(sc, STAT_FIFO_ISR_WM, 0x10);
1311                 CSR_WRITE_4(sc, STAT_ISR_TIMER_INI, 0x0190);
1312         }
1313         /*
1314          * Use default value for STAT_ISR_TIMER_INI, STAT_LEV_TIMER_INI.
1315          */
1316         CSR_WRITE_4(sc, STAT_TX_TIMER_INI, MSK_USECS(sc, 1000));
1317
1318         /* Enable status unit. */
1319         CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_OP_ON);
1320
1321         CSR_WRITE_1(sc, STAT_TX_TIMER_CTRL, TIM_START);
1322         CSR_WRITE_1(sc, STAT_LEV_TIMER_CTRL, TIM_START);
1323         CSR_WRITE_1(sc, STAT_ISR_TIMER_CTRL, TIM_START);
1324 }
1325
1326 static int
1327 msk_probe(device_t dev)
1328 {
1329         struct msk_softc *sc = device_get_softc(device_get_parent(dev));
1330         char desc[100];
1331
1332         /*
1333          * Not much to do here. We always know there will be
1334          * at least one GMAC present, and if there are two,
1335          * mskc_attach() will create a second device instance
1336          * for us.
1337          */
1338         ksnprintf(desc, sizeof(desc),
1339             "Marvell Technology Group Ltd. %s Id 0x%02x Rev 0x%02x",
1340             model_name[sc->msk_hw_id - CHIP_ID_YUKON_XL], sc->msk_hw_id,
1341             sc->msk_hw_rev);
1342         device_set_desc_copy(dev, desc);
1343
1344         return (0);
1345 }
1346
1347 static int
1348 msk_attach(device_t dev)
1349 {
1350         struct msk_softc *sc = device_get_softc(device_get_parent(dev));
1351         struct msk_if_softc *sc_if = device_get_softc(dev);
1352         struct ifnet *ifp = &sc_if->arpcom.ac_if;
1353         int i, port, error;
1354         uint8_t eaddr[ETHER_ADDR_LEN];
1355
1356         port = *(int *)device_get_ivars(dev);
1357         KKASSERT(port == MSK_PORT_A || port == MSK_PORT_B);
1358
1359         kfree(device_get_ivars(dev), M_DEVBUF);
1360         device_set_ivars(dev, NULL);
1361
1362         callout_init(&sc_if->msk_tick_ch);
1363         if_initname(ifp, device_get_name(dev), device_get_unit(dev));
1364
1365         sc_if->msk_if_dev = dev;
1366         sc_if->msk_port = port;
1367         sc_if->msk_softc = sc;
1368         sc_if->msk_ifp = ifp;
1369         sc_if->msk_flags = sc->msk_pflags;
1370         sc->msk_if[port] = sc_if;
1371
1372         /* Setup Tx/Rx queue register offsets. */
1373         if (port == MSK_PORT_A) {
1374                 sc_if->msk_txq = Q_XA1;
1375                 sc_if->msk_txsq = Q_XS1;
1376                 sc_if->msk_rxq = Q_R1;
1377         } else {
1378                 sc_if->msk_txq = Q_XA2;
1379                 sc_if->msk_txsq = Q_XS2;
1380                 sc_if->msk_rxq = Q_R2;
1381         }
1382
1383         error = msk_txrx_dma_alloc(sc_if);
1384         if (error)
1385                 goto fail;
1386
1387         ifp->if_softc = sc_if;
1388         ifp->if_mtu = ETHERMTU;
1389         ifp->if_flags = IFF_BROADCAST | IFF_SIMPLEX | IFF_MULTICAST;
1390         ifp->if_init = msk_init;
1391         ifp->if_ioctl = msk_ioctl;
1392         ifp->if_start = msk_start;
1393         ifp->if_watchdog = msk_watchdog;
1394         ifq_set_maxlen(&ifp->if_snd, MSK_TX_RING_CNT - 1);
1395         ifq_set_ready(&ifp->if_snd);
1396
1397 #ifdef notyet
1398         /*
1399          * IFCAP_RXCSUM capability is intentionally disabled as the hardware
1400          * has serious bug in Rx checksum offload for all Yukon II family
1401          * hardware. It seems there is a workaround to make it work somtimes.
1402          * However, the workaround also have to check OP code sequences to
1403          * verify whether the OP code is correct. Sometimes it should compute
1404          * IP/TCP/UDP checksum in driver in order to verify correctness of
1405          * checksum computed by hardware. If you have to compute checksum
1406          * with software to verify the hardware's checksum why have hardware
1407          * compute the checksum? I think there is no reason to spend time to
1408          * make Rx checksum offload work on Yukon II hardware.
1409          */
1410         ifp->if_capabilities = IFCAP_TXCSUM | IFCAP_VLAN_MTU |
1411                                IFCAP_VLAN_HWTAGGING | IFCAP_VLAN_HWCSUM;
1412         ifp->if_hwassist = MSK_CSUM_FEATURES;
1413         ifp->if_capenable = ifp->if_capabilities;
1414 #endif
1415
1416         /*
1417          * Get station address for this interface. Note that
1418          * dual port cards actually come with three station
1419          * addresses: one for each port, plus an extra. The
1420          * extra one is used by the SysKonnect driver software
1421          * as a 'virtual' station address for when both ports
1422          * are operating in failover mode. Currently we don't
1423          * use this extra address.
1424          */
1425         for (i = 0; i < ETHER_ADDR_LEN; i++)
1426                 eaddr[i] = CSR_READ_1(sc, B2_MAC_1 + (port * 8) + i);
1427
1428         sc_if->msk_framesize = ifp->if_mtu + ETHER_HDR_LEN + EVL_ENCAPLEN;
1429
1430         /*
1431          * Do miibus setup.
1432          */
1433         error = mii_phy_probe(dev, &sc_if->msk_miibus,
1434                               msk_mediachange, msk_mediastatus);
1435         if (error) {
1436                 device_printf(sc_if->msk_if_dev, "no PHY found!\n");
1437                 goto fail;
1438         }
1439
1440         /*
1441          * Call MI attach routine.  Can't hold locks when calling into ether_*.
1442          */
1443         ether_ifattach(ifp, eaddr, &sc->msk_serializer);
1444 #if 0
1445         /*
1446          * Tell the upper layer(s) we support long frames.
1447          * Must appear after the call to ether_ifattach() because
1448          * ether_ifattach() sets ifi_hdrlen to the default value.
1449          */
1450         ifp->if_data.ifi_hdrlen = sizeof(struct ether_vlan_header);
1451 #endif
1452
1453         return 0;
1454 fail:
1455         msk_detach(dev);
1456         sc->msk_if[port] = NULL;
1457         return (error);
1458 }
1459
1460 /*
1461  * Attach the interface. Allocate softc structures, do ifmedia
1462  * setup and ethernet/BPF attach.
1463  */
1464 static int
1465 mskc_attach(device_t dev)
1466 {
1467         struct msk_softc *sc;
1468         int error, *port, cpuid;
1469
1470         sc = device_get_softc(dev);
1471         sc->msk_dev = dev;
1472         lwkt_serialize_init(&sc->msk_serializer);
1473
1474         /*
1475          * Initailize sysctl variables
1476          */
1477         sc->msk_process_limit = mskc_process_limit;
1478         sc->msk_intr_rate = mskc_intr_rate;
1479
1480 #ifndef BURN_BRIDGES
1481         /*
1482          * Handle power management nonsense.
1483          */
1484         if (pci_get_powerstate(dev) != PCI_POWERSTATE_D0) {
1485                 uint32_t irq, bar0, bar1;
1486
1487                 /* Save important PCI config data. */
1488                 bar0 = pci_read_config(dev, PCIR_BAR(0), 4);
1489                 bar1 = pci_read_config(dev, PCIR_BAR(1), 4);
1490                 irq = pci_read_config(dev, PCIR_INTLINE, 4);
1491
1492                 /* Reset the power state. */
1493                 device_printf(dev, "chip is in D%d power mode "
1494                               "-- setting to D0\n", pci_get_powerstate(dev));
1495
1496                 pci_set_powerstate(dev, PCI_POWERSTATE_D0);
1497
1498                 /* Restore PCI config data. */
1499                 pci_write_config(dev, PCIR_BAR(0), bar0, 4);
1500                 pci_write_config(dev, PCIR_BAR(1), bar1, 4);
1501                 pci_write_config(dev, PCIR_INTLINE, irq, 4);
1502         }
1503 #endif  /* BURN_BRIDGES */
1504
1505         /*
1506          * Map control/status registers.
1507          */
1508         pci_enable_busmaster(dev);
1509
1510         /*
1511          * Allocate I/O resource
1512          */
1513 #ifdef MSK_USEIOSPACE
1514         sc->msk_res_type = SYS_RES_IOPORT;
1515         sc->msk_res_rid = PCIR_BAR(1);
1516 #else
1517         sc->msk_res_type = SYS_RES_MEMORY;
1518         sc->msk_res_rid = PCIR_BAR(0);
1519 #endif
1520         sc->msk_res = bus_alloc_resource_any(dev, sc->msk_res_type,
1521                                              &sc->msk_res_rid, RF_ACTIVE);
1522         if (sc->msk_res == NULL) {
1523                 if (sc->msk_res_type == SYS_RES_MEMORY) {
1524                         sc->msk_res_type = SYS_RES_IOPORT;
1525                         sc->msk_res_rid = PCIR_BAR(1);
1526                 } else {
1527                         sc->msk_res_type = SYS_RES_MEMORY;
1528                         sc->msk_res_rid = PCIR_BAR(0);
1529                 }
1530                 sc->msk_res = bus_alloc_resource_any(dev, sc->msk_res_type,
1531                                                      &sc->msk_res_rid,
1532                                                      RF_ACTIVE);
1533                 if (sc->msk_res == NULL) {
1534                         device_printf(dev, "couldn't allocate %s resources\n",
1535                         sc->msk_res_type == SYS_RES_MEMORY ? "memory" : "I/O");
1536                         return (ENXIO);
1537                 }
1538         }
1539         sc->msk_res_bt = rman_get_bustag(sc->msk_res);
1540         sc->msk_res_bh = rman_get_bushandle(sc->msk_res);
1541
1542         /*
1543          * Allocate IRQ
1544          */
1545         sc->msk_irq_rid = 0;
1546         sc->msk_irq = bus_alloc_resource_any(dev, SYS_RES_IRQ,
1547                                              &sc->msk_irq_rid,
1548                                              RF_SHAREABLE | RF_ACTIVE);
1549         if (sc->msk_irq == NULL) {
1550                 device_printf(dev, "couldn't allocate IRQ resources\n");
1551                 error = ENXIO;
1552                 goto fail;
1553         }
1554
1555         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1556         sc->msk_hw_id = CSR_READ_1(sc, B2_CHIP_ID);
1557         sc->msk_hw_rev = (CSR_READ_1(sc, B2_MAC_CFG) >> 4) & 0x0f;
1558         /* Bail out if chip is not recognized. */
1559         if (sc->msk_hw_id < CHIP_ID_YUKON_XL ||
1560             sc->msk_hw_id > CHIP_ID_YUKON_OPT ||
1561             sc->msk_hw_id == CHIP_ID_YUKON_SUPR ||
1562             sc->msk_hw_id == CHIP_ID_YUKON_UNKNOWN) {
1563                 device_printf(dev, "unknown device: id=0x%02x, rev=0x%02x\n",
1564                     sc->msk_hw_id, sc->msk_hw_rev);
1565                 error = ENXIO;
1566                 goto fail;
1567         }
1568
1569         /*
1570          * Create sysctl tree
1571          */
1572         sysctl_ctx_init(&sc->msk_sysctl_ctx);
1573         sc->msk_sysctl_tree = SYSCTL_ADD_NODE(&sc->msk_sysctl_ctx,
1574                                               SYSCTL_STATIC_CHILDREN(_hw),
1575                                               OID_AUTO,
1576                                               device_get_nameunit(dev),
1577                                               CTLFLAG_RD, 0, "");
1578         if (sc->msk_sysctl_tree == NULL) {
1579                 device_printf(dev, "can't add sysctl node\n");
1580                 error = ENXIO;
1581                 goto fail;
1582         }
1583
1584         SYSCTL_ADD_PROC(&sc->msk_sysctl_ctx,
1585                         SYSCTL_CHILDREN(sc->msk_sysctl_tree),
1586                         OID_AUTO, "process_limit", CTLTYPE_INT | CTLFLAG_RW,
1587                         &sc->msk_process_limit, 0, mskc_sysctl_proc_limit,
1588                         "I", "max number of Rx events to process");
1589         SYSCTL_ADD_PROC(&sc->msk_sysctl_ctx,
1590                         SYSCTL_CHILDREN(sc->msk_sysctl_tree),
1591                         OID_AUTO, "intr_rate", CTLTYPE_INT | CTLFLAG_RW,
1592                         sc, 0, mskc_sysctl_intr_rate,
1593                         "I", "max number of interrupt per second");
1594         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1595                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1596                        "defrag_avoided", CTLFLAG_RW, &sc->msk_defrag_avoided,
1597                        0, "# of avoided m_defrag on TX path");
1598         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1599                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1600                        "leading_copied", CTLFLAG_RW, &sc->msk_leading_copied,
1601                        0, "# of leading copies on TX path");
1602         SYSCTL_ADD_INT(&sc->msk_sysctl_ctx,
1603                        SYSCTL_CHILDREN(sc->msk_sysctl_tree), OID_AUTO,
1604                        "trailing_copied", CTLFLAG_RW, &sc->msk_trailing_copied,
1605                        0, "# of trailing copies on TX path");
1606
1607         /* Soft reset. */
1608         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1609         CSR_WRITE_2(sc, B0_CTST, CS_RST_CLR);
1610         sc->msk_pmd = CSR_READ_1(sc, B2_PMD_TYP);
1611         if (sc->msk_pmd == 'L' || sc->msk_pmd == 'S')
1612                 sc->msk_coppertype = 0;
1613         else
1614                 sc->msk_coppertype = 1;
1615         /* Check number of MACs. */
1616         sc->msk_num_port = 1;
1617         if ((CSR_READ_1(sc, B2_Y2_HW_RES) & CFG_DUAL_MAC_MSK) ==
1618             CFG_DUAL_MAC_MSK) {
1619                 if (!(CSR_READ_1(sc, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
1620                         sc->msk_num_port++;
1621         }
1622
1623         /* Check bus type. */
1624         if (pci_is_pcie(sc->msk_dev) == 0) {
1625                 sc->msk_bustype = MSK_PEX_BUS;
1626                 sc->msk_pciecap = pci_get_pciecap_ptr(sc->msk_dev);
1627         } else if (pci_is_pcix(sc->msk_dev) == 0) {
1628                 sc->msk_bustype = MSK_PCIX_BUS;
1629                 sc->msk_pcixcap = pci_get_pcixcap_ptr(sc->msk_dev);
1630         } else {
1631                 sc->msk_bustype = MSK_PCI_BUS;
1632         }
1633
1634         switch (sc->msk_hw_id) {
1635         case CHIP_ID_YUKON_EC:
1636         case CHIP_ID_YUKON_EC_U:
1637                 sc->msk_clock = 125;    /* 125 Mhz */
1638                 break;
1639         case CHIP_ID_YUKON_EX:
1640                 sc->msk_clock = 125;    /* 125 Mhz */
1641                 break;
1642         case CHIP_ID_YUKON_FE:
1643                 sc->msk_clock = 100;    /* 100 Mhz */
1644                 sc->msk_pflags |= MSK_FLAG_FASTETHER;
1645                 break;
1646         case CHIP_ID_YUKON_FE_P:
1647                 sc->msk_clock = 50;     /* 50 Mhz */
1648                 /* DESCV2 */
1649                 sc->msk_pflags |= MSK_FLAG_FASTETHER;
1650                 if (sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
1651                         /*
1652                          * XXX
1653                          * FE+ A0 has status LE writeback bug so msk(4)
1654                          * does not rely on status word of received frame
1655                          * in msk_rxeof() which in turn disables all
1656                          * hardware assistance bits reported by the status
1657                          * word as well as validity of the recevied frame.
1658                          * Just pass received frames to upper stack with
1659                          * minimal test and let upper stack handle them.
1660                          */
1661                         sc->msk_pflags |= MSK_FLAG_NORXCHK;
1662                 }
1663                 break;
1664         case CHIP_ID_YUKON_XL:
1665                 sc->msk_clock = 156;    /* 156 Mhz */
1666                 break;
1667         case CHIP_ID_YUKON_UL_2:
1668                 sc->msk_clock = 125;    /* 125 Mhz */
1669                 break;
1670         case CHIP_ID_YUKON_OPT:
1671                 sc->msk_clock = 125;    /* 125 MHz */
1672                 break;
1673         default:
1674                 sc->msk_clock = 156;    /* 156 Mhz */
1675                 break;
1676         }
1677
1678         error = mskc_status_dma_alloc(sc);
1679         if (error)
1680                 goto fail;
1681
1682         /* Set base interrupt mask. */
1683         sc->msk_intrmask = Y2_IS_HW_ERR | Y2_IS_STAT_BMU;
1684         sc->msk_intrhwemask = Y2_IS_TIST_OV | Y2_IS_MST_ERR |
1685             Y2_IS_IRQ_STAT | Y2_IS_PCI_EXP | Y2_IS_PCI_NEXP;
1686
1687         /* Reset the adapter. */
1688         mskc_reset(sc);
1689
1690         error = mskc_setup_rambuffer(sc);
1691         if (error)
1692                 goto fail;
1693
1694         sc->msk_devs[MSK_PORT_A] = device_add_child(dev, "msk", -1);
1695         if (sc->msk_devs[MSK_PORT_A] == NULL) {
1696                 device_printf(dev, "failed to add child for PORT_A\n");
1697                 error = ENXIO;
1698                 goto fail;
1699         }
1700         port = kmalloc(sizeof(*port), M_DEVBUF, M_WAITOK);
1701         *port = MSK_PORT_A;
1702         device_set_ivars(sc->msk_devs[MSK_PORT_A], port);
1703
1704         if (sc->msk_num_port > 1) {
1705                 sc->msk_devs[MSK_PORT_B] = device_add_child(dev, "msk", -1);
1706                 if (sc->msk_devs[MSK_PORT_B] == NULL) {
1707                         device_printf(dev, "failed to add child for PORT_B\n");
1708                         error = ENXIO;
1709                         goto fail;
1710                 }
1711                 port = kmalloc(sizeof(*port), M_DEVBUF, M_WAITOK);
1712                 *port = MSK_PORT_B;
1713                 device_set_ivars(sc->msk_devs[MSK_PORT_B], port);
1714         }
1715
1716         bus_generic_attach(dev);
1717
1718         error = bus_setup_intr(dev, sc->msk_irq, INTR_MPSAFE,
1719                                mskc_intr, sc, &sc->msk_intrhand,
1720                                &sc->msk_serializer);
1721         if (error) {
1722                 device_printf(dev, "couldn't set up interrupt handler\n");
1723                 goto fail;
1724         }
1725
1726         cpuid = ithread_cpuid(rman_get_start(sc->msk_irq));
1727         KKASSERT(cpuid >= 0 && cpuid < ncpus);
1728
1729         if (sc->msk_if[0] != NULL)
1730                 sc->msk_if[0]->msk_ifp->if_cpuid = cpuid;
1731         if (sc->msk_if[1] != NULL)
1732                 sc->msk_if[1]->msk_ifp->if_cpuid = cpuid;
1733         return 0;
1734 fail:
1735         mskc_detach(dev);
1736         return (error);
1737 }
1738
1739 /*
1740  * Shutdown hardware and free up resources. This can be called any
1741  * time after the mutex has been initialized. It is called in both
1742  * the error case in attach and the normal detach case so it needs
1743  * to be careful about only freeing resources that have actually been
1744  * allocated.
1745  */
1746 static int
1747 msk_detach(device_t dev)
1748 {
1749         struct msk_if_softc *sc_if = device_get_softc(dev);
1750
1751         if (device_is_attached(dev)) {
1752                 struct msk_softc *sc = sc_if->msk_softc;
1753                 struct ifnet *ifp = &sc_if->arpcom.ac_if;
1754
1755                 lwkt_serialize_enter(ifp->if_serializer);
1756
1757                 if (sc->msk_intrhand != NULL) {
1758                         if (sc->msk_if[MSK_PORT_A] != NULL)
1759                                 msk_stop(sc->msk_if[MSK_PORT_A]);
1760                         if (sc->msk_if[MSK_PORT_B] != NULL)
1761                                 msk_stop(sc->msk_if[MSK_PORT_B]);
1762
1763                         bus_teardown_intr(sc->msk_dev, sc->msk_irq,
1764                                           sc->msk_intrhand);
1765                         sc->msk_intrhand = NULL;
1766                 }
1767
1768                 lwkt_serialize_exit(ifp->if_serializer);
1769
1770                 ether_ifdetach(ifp);
1771         }
1772
1773         if (sc_if->msk_miibus != NULL)
1774                 device_delete_child(dev, sc_if->msk_miibus);
1775
1776         msk_txrx_dma_free(sc_if);
1777         return (0);
1778 }
1779
1780 static int
1781 mskc_detach(device_t dev)
1782 {
1783         struct msk_softc *sc = device_get_softc(dev);
1784         int *port, i;
1785
1786 #ifdef INVARIANTS
1787         if (device_is_attached(dev)) {
1788                 KASSERT(sc->msk_intrhand == NULL,
1789                         ("intr is not torn down yet\n"));
1790         }
1791 #endif
1792
1793         for (i = 0; i < sc->msk_num_port; ++i) {
1794                 if (sc->msk_devs[i] != NULL) {
1795                         port = device_get_ivars(sc->msk_devs[i]);
1796                         if (port != NULL) {
1797                                 kfree(port, M_DEVBUF);
1798                                 device_set_ivars(sc->msk_devs[i], NULL);
1799                         }
1800                         device_delete_child(dev, sc->msk_devs[i]);
1801                 }
1802         }
1803
1804         /* Disable all interrupts. */
1805         CSR_WRITE_4(sc, B0_IMSK, 0);
1806         CSR_READ_4(sc, B0_IMSK);
1807         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
1808         CSR_READ_4(sc, B0_HWE_IMSK);
1809
1810         /* LED Off. */
1811         CSR_WRITE_2(sc, B0_CTST, Y2_LED_STAT_OFF);
1812
1813         /* Put hardware reset. */
1814         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
1815
1816         mskc_status_dma_free(sc);
1817
1818         if (sc->msk_irq != NULL) {
1819                 bus_release_resource(dev, SYS_RES_IRQ, sc->msk_irq_rid,
1820                                      sc->msk_irq);
1821         }
1822         if (sc->msk_res != NULL) {
1823                 bus_release_resource(dev, sc->msk_res_type, sc->msk_res_rid,
1824                                      sc->msk_res);
1825         }
1826
1827         if (sc->msk_sysctl_tree != NULL)
1828                 sysctl_ctx_free(&sc->msk_sysctl_ctx);
1829
1830         return (0);
1831 }
1832
1833 /* Create status DMA region. */
1834 static int
1835 mskc_status_dma_alloc(struct msk_softc *sc)
1836 {
1837         bus_dmamem_t dmem;
1838         int error;
1839
1840         error = bus_dmamem_coherent(NULL/* XXX parent */, MSK_STAT_ALIGN, 0,
1841                         BUS_SPACE_MAXADDR, BUS_SPACE_MAXADDR,
1842                         MSK_STAT_RING_SZ, BUS_DMA_WAITOK | BUS_DMA_ZERO, &dmem);
1843         if (error) {
1844                 device_printf(sc->msk_dev,
1845                     "failed to create status coherent DMA memory\n");
1846                 return error;
1847         }
1848         sc->msk_stat_tag = dmem.dmem_tag;
1849         sc->msk_stat_map = dmem.dmem_map;
1850         sc->msk_stat_ring = dmem.dmem_addr;
1851         sc->msk_stat_ring_paddr = dmem.dmem_busaddr;
1852
1853         return (0);
1854 }
1855
1856 static void
1857 mskc_status_dma_free(struct msk_softc *sc)
1858 {
1859         /* Destroy status block. */
1860         if (sc->msk_stat_tag) {
1861                 bus_dmamap_unload(sc->msk_stat_tag, sc->msk_stat_map);
1862                 bus_dmamem_free(sc->msk_stat_tag, sc->msk_stat_ring,
1863                                 sc->msk_stat_map);
1864                 bus_dma_tag_destroy(sc->msk_stat_tag);
1865                 sc->msk_stat_tag = NULL;
1866         }
1867 }
1868
1869 static int
1870 msk_txrx_dma_alloc(struct msk_if_softc *sc_if)
1871 {
1872         int error, i, j;
1873 #ifdef MSK_JUMBO
1874         struct msk_rxdesc *jrxd;
1875         struct msk_jpool_entry *entry;
1876         uint8_t *ptr;
1877 #endif
1878         bus_size_t rxalign;
1879
1880         /* Create parent DMA tag. */
1881         /*
1882          * XXX
1883          * It seems that Yukon II supports full 64bits DMA operations. But
1884          * it needs two descriptors(list elements) for 64bits DMA operations.
1885          * Since we don't know what DMA address mappings(32bits or 64bits)
1886          * would be used in advance for each mbufs, we limits its DMA space
1887          * to be in range of 32bits address space. Otherwise, we should check
1888          * what DMA address is used and chain another descriptor for the
1889          * 64bits DMA operation. This also means descriptor ring size is
1890          * variable. Limiting DMA address to be in 32bit address space greatly
1891          * simplyfies descriptor handling and possibly would increase
1892          * performance a bit due to efficient handling of descriptors.
1893          * Apart from harassing checksum offloading mechanisms, it seems
1894          * it's really bad idea to use a seperate descriptor for 64bit
1895          * DMA operation to save small descriptor memory. Anyway, I've
1896          * never seen these exotic scheme on ethernet interface hardware.
1897          */
1898         error = bus_dma_tag_create(
1899                     NULL,                       /* parent */
1900                     1, 0,                       /* alignment, boundary */
1901                     BUS_SPACE_MAXADDR_32BIT,    /* lowaddr */
1902                     BUS_SPACE_MAXADDR,          /* highaddr */
1903                     NULL, NULL,                 /* filter, filterarg */
1904                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsize */
1905                     0,                          /* nsegments */
1906                     BUS_SPACE_MAXSIZE_32BIT,    /* maxsegsize */
1907                     0,                          /* flags */
1908                     &sc_if->msk_cdata.msk_parent_tag);
1909         if (error) {
1910                 device_printf(sc_if->msk_if_dev,
1911                               "failed to create parent DMA tag\n");
1912                 return error;
1913         }
1914
1915         /* Create DMA stuffs for Tx ring. */
1916         error = msk_dmamem_create(sc_if->msk_if_dev, MSK_TX_RING_SZ,
1917                                   &sc_if->msk_cdata.msk_tx_ring_tag,
1918                                   (void *)&sc_if->msk_rdata.msk_tx_ring,
1919                                   &sc_if->msk_rdata.msk_tx_ring_paddr,
1920                                   &sc_if->msk_cdata.msk_tx_ring_map);
1921         if (error) {
1922                 device_printf(sc_if->msk_if_dev,
1923                               "failed to create TX ring DMA stuffs\n");
1924                 return error;
1925         }
1926
1927         /* Create DMA stuffs for Rx ring. */
1928         error = msk_dmamem_create(sc_if->msk_if_dev, MSK_RX_RING_SZ,
1929                                   &sc_if->msk_cdata.msk_rx_ring_tag,
1930                                   (void *)&sc_if->msk_rdata.msk_rx_ring,
1931                                   &sc_if->msk_rdata.msk_rx_ring_paddr,
1932                                   &sc_if->msk_cdata.msk_rx_ring_map);
1933         if (error) {
1934                 device_printf(sc_if->msk_if_dev,
1935                               "failed to create RX ring DMA stuffs\n");
1936                 return error;
1937         }
1938
1939         /* Create tag for Tx buffers. */
1940         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
1941                     1, 0,                       /* alignment, boundary */
1942                     BUS_SPACE_MAXADDR,          /* lowaddr */
1943                     BUS_SPACE_MAXADDR,          /* highaddr */
1944                     NULL, NULL,                 /* filter, filterarg */
1945                     MSK_JUMBO_FRAMELEN,         /* maxsize */
1946                     MSK_MAXTXSEGS,              /* nsegments */
1947                     MSK_MAXSGSIZE,              /* maxsegsize */
1948                     BUS_DMA_ALLOCNOW | BUS_DMA_WAITOK |
1949                     BUS_DMA_ONEBPAGE,           /* flags */
1950                     &sc_if->msk_cdata.msk_tx_tag);
1951         if (error) {
1952                 device_printf(sc_if->msk_if_dev,
1953                               "failed to create Tx DMA tag\n");
1954                 return error;
1955         }
1956
1957         /* Create DMA maps for Tx buffers. */
1958         for (i = 0; i < MSK_TX_RING_CNT; i++) {
1959                 struct msk_txdesc *txd = &sc_if->msk_cdata.msk_txdesc[i];
1960
1961                 error = bus_dmamap_create(sc_if->msk_cdata.msk_tx_tag,
1962                                 BUS_DMA_WAITOK | BUS_DMA_ONEBPAGE,
1963                                 &txd->tx_dmamap);
1964                 if (error) {
1965                         device_printf(sc_if->msk_if_dev,
1966                                       "failed to create %dth Tx dmamap\n", i);
1967
1968                         for (j = 0; j < i; ++j) {
1969                                 txd = &sc_if->msk_cdata.msk_txdesc[j];
1970                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_tx_tag,
1971                                                    txd->tx_dmamap);
1972                         }
1973                         bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_tag);
1974                         sc_if->msk_cdata.msk_tx_tag = NULL;
1975
1976                         return error;
1977                 }
1978         }
1979
1980         /*
1981          * Workaround hardware hang which seems to happen when Rx buffer
1982          * is not aligned on multiple of FIFO word(8 bytes).
1983          */
1984         if (sc_if->msk_flags & MSK_FLAG_RAMBUF)
1985                 rxalign = MSK_RX_BUF_ALIGN;
1986         else
1987                 rxalign = 1;
1988
1989         /* Create tag for Rx buffers. */
1990         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
1991                     rxalign, 0,                 /* alignment, boundary */
1992                     BUS_SPACE_MAXADDR,          /* lowaddr */
1993                     BUS_SPACE_MAXADDR,          /* highaddr */
1994                     NULL, NULL,                 /* filter, filterarg */
1995                     MCLBYTES,                   /* maxsize */
1996                     1,                          /* nsegments */
1997                     MCLBYTES,                   /* maxsegsize */
1998                     BUS_DMA_ALLOCNOW | BUS_DMA_ALIGNED |
1999                     BUS_DMA_WAITOK,             /* flags */
2000                     &sc_if->msk_cdata.msk_rx_tag);
2001         if (error) {
2002                 device_printf(sc_if->msk_if_dev,
2003                               "failed to create Rx DMA tag\n");
2004                 return error;
2005         }
2006
2007         /* Create DMA maps for Rx buffers. */
2008         error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag, BUS_DMA_WAITOK,
2009                                   &sc_if->msk_cdata.msk_rx_sparemap);
2010         if (error) {
2011                 device_printf(sc_if->msk_if_dev,
2012                               "failed to create spare Rx dmamap\n");
2013                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2014                 sc_if->msk_cdata.msk_rx_tag = NULL;
2015                 return error;
2016         }
2017         for (i = 0; i < MSK_RX_RING_CNT; i++) {
2018                 struct msk_rxdesc *rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2019
2020                 error = bus_dmamap_create(sc_if->msk_cdata.msk_rx_tag,
2021                                           BUS_DMA_WAITOK, &rxd->rx_dmamap);
2022                 if (error) {
2023                         device_printf(sc_if->msk_if_dev,
2024                                       "failed to create %dth Rx dmamap\n", i);
2025
2026                         for (j = 0; j < i; ++j) {
2027                                 rxd = &sc_if->msk_cdata.msk_rxdesc[j];
2028                                 bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2029                                                    rxd->rx_dmamap);
2030                         }
2031                         bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2032                                            sc_if->msk_cdata.msk_rx_sparemap);
2033                         bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2034                         sc_if->msk_cdata.msk_rx_tag = NULL;
2035
2036                         return error;
2037                 }
2038         }
2039
2040 #ifdef MSK_JUMBO
2041         SLIST_INIT(&sc_if->msk_jfree_listhead);
2042         SLIST_INIT(&sc_if->msk_jinuse_listhead);
2043
2044         /* Create tag for jumbo Rx ring. */
2045         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2046                     MSK_RING_ALIGN, 0,          /* alignment, boundary */
2047                     BUS_SPACE_MAXADDR,          /* lowaddr */
2048                     BUS_SPACE_MAXADDR,          /* highaddr */
2049                     NULL, NULL,                 /* filter, filterarg */
2050                     MSK_JUMBO_RX_RING_SZ,       /* maxsize */
2051                     1,                          /* nsegments */
2052                     MSK_JUMBO_RX_RING_SZ,       /* maxsegsize */
2053                     0,                          /* flags */
2054                     NULL, NULL,                 /* lockfunc, lockarg */
2055                     &sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2056         if (error != 0) {
2057                 device_printf(sc_if->msk_if_dev,
2058                     "failed to create jumbo Rx ring DMA tag\n");
2059                 goto fail;
2060         }
2061
2062         /* Allocate DMA'able memory and load the DMA map for jumbo Rx ring. */
2063         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2064             (void **)&sc_if->msk_rdata.msk_jumbo_rx_ring,
2065             BUS_DMA_WAITOK | BUS_DMA_COHERENT | BUS_DMA_ZERO,
2066             &sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2067         if (error != 0) {
2068                 device_printf(sc_if->msk_if_dev,
2069                     "failed to allocate DMA'able memory for jumbo Rx ring\n");
2070                 goto fail;
2071         }
2072
2073         ctx.msk_busaddr = 0;
2074         error = bus_dmamap_load(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2075             sc_if->msk_cdata.msk_jumbo_rx_ring_map,
2076             sc_if->msk_rdata.msk_jumbo_rx_ring, MSK_JUMBO_RX_RING_SZ,
2077             msk_dmamap_cb, &ctx, 0);
2078         if (error != 0) {
2079                 device_printf(sc_if->msk_if_dev,
2080                     "failed to load DMA'able memory for jumbo Rx ring\n");
2081                 goto fail;
2082         }
2083         sc_if->msk_rdata.msk_jumbo_rx_ring_paddr = ctx.msk_busaddr;
2084
2085         /* Create tag for jumbo buffer blocks. */
2086         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2087                     PAGE_SIZE, 0,               /* alignment, boundary */
2088                     BUS_SPACE_MAXADDR,          /* lowaddr */
2089                     BUS_SPACE_MAXADDR,          /* highaddr */
2090                     NULL, NULL,                 /* filter, filterarg */
2091                     MSK_JMEM,                   /* maxsize */
2092                     1,                          /* nsegments */
2093                     MSK_JMEM,                   /* maxsegsize */
2094                     0,                          /* flags */
2095                     NULL, NULL,                 /* lockfunc, lockarg */
2096                     &sc_if->msk_cdata.msk_jumbo_tag);
2097         if (error != 0) {
2098                 device_printf(sc_if->msk_if_dev,
2099                     "failed to create jumbo Rx buffer block DMA tag\n");
2100                 goto fail;
2101         }
2102
2103         /* Create tag for jumbo Rx buffers. */
2104         error = bus_dma_tag_create(sc_if->msk_cdata.msk_parent_tag,/* parent */
2105                     PAGE_SIZE, 0,               /* alignment, boundary */
2106                     BUS_SPACE_MAXADDR,          /* lowaddr */
2107                     BUS_SPACE_MAXADDR,          /* highaddr */
2108                     NULL, NULL,                 /* filter, filterarg */
2109                     MCLBYTES * MSK_MAXRXSEGS,   /* maxsize */
2110                     MSK_MAXRXSEGS,              /* nsegments */
2111                     MSK_JLEN,                   /* maxsegsize */
2112                     0,                          /* flags */
2113                     NULL, NULL,                 /* lockfunc, lockarg */
2114                     &sc_if->msk_cdata.msk_jumbo_rx_tag);
2115         if (error != 0) {
2116                 device_printf(sc_if->msk_if_dev,
2117                     "failed to create jumbo Rx DMA tag\n");
2118                 goto fail;
2119         }
2120
2121         /* Create DMA maps for jumbo Rx buffers. */
2122         if ((error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2123             &sc_if->msk_cdata.msk_jumbo_rx_sparemap)) != 0) {
2124                 device_printf(sc_if->msk_if_dev,
2125                     "failed to create spare jumbo Rx dmamap\n");
2126                 goto fail;
2127         }
2128         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2129                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2130                 jrxd->rx_m = NULL;
2131                 jrxd->rx_dmamap = NULL;
2132                 error = bus_dmamap_create(sc_if->msk_cdata.msk_jumbo_rx_tag, 0,
2133                     &jrxd->rx_dmamap);
2134                 if (error != 0) {
2135                         device_printf(sc_if->msk_if_dev,
2136                             "failed to create jumbo Rx dmamap\n");
2137                         goto fail;
2138                 }
2139         }
2140
2141         /* Allocate DMA'able memory and load the DMA map for jumbo buf. */
2142         error = bus_dmamem_alloc(sc_if->msk_cdata.msk_jumbo_tag,
2143             (void **)&sc_if->msk_rdata.msk_jumbo_buf,
2144             BUS_DMA_WAITOK | BUS_DMA_COHERENT | BUS_DMA_ZERO,
2145             &sc_if->msk_cdata.msk_jumbo_map);
2146         if (error != 0) {
2147                 device_printf(sc_if->msk_if_dev,
2148                     "failed to allocate DMA'able memory for jumbo buf\n");
2149                 goto fail;
2150         }
2151
2152         ctx.msk_busaddr = 0;
2153         error = bus_dmamap_load(sc_if->msk_cdata.msk_jumbo_tag,
2154             sc_if->msk_cdata.msk_jumbo_map, sc_if->msk_rdata.msk_jumbo_buf,
2155             MSK_JMEM, msk_dmamap_cb, &ctx, 0);
2156         if (error != 0) {
2157                 device_printf(sc_if->msk_if_dev,
2158                     "failed to load DMA'able memory for jumbobuf\n");
2159                 goto fail;
2160         }
2161         sc_if->msk_rdata.msk_jumbo_buf_paddr = ctx.msk_busaddr;
2162
2163         /*
2164          * Now divide it up into 9K pieces and save the addresses
2165          * in an array.
2166          */
2167         ptr = sc_if->msk_rdata.msk_jumbo_buf;
2168         for (i = 0; i < MSK_JSLOTS; i++) {
2169                 sc_if->msk_cdata.msk_jslots[i] = ptr;
2170                 ptr += MSK_JLEN;
2171                 entry = malloc(sizeof(struct msk_jpool_entry),
2172                     M_DEVBUF, M_WAITOK);
2173                 if (entry == NULL) {
2174                         device_printf(sc_if->msk_if_dev,
2175                             "no memory for jumbo buffers!\n");
2176                         error = ENOMEM;
2177                         goto fail;
2178                 }
2179                 entry->slot = i;
2180                 SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry,
2181                     jpool_entries);
2182         }
2183 #endif
2184         return 0;
2185 }
2186
2187 static void
2188 msk_txrx_dma_free(struct msk_if_softc *sc_if)
2189 {
2190         struct msk_txdesc *txd;
2191         struct msk_rxdesc *rxd;
2192 #ifdef MSK_JUMBO
2193         struct msk_rxdesc *jrxd;
2194         struct msk_jpool_entry *entry;
2195 #endif
2196         int i;
2197
2198 #ifdef MSK_JUMBO
2199         MSK_JLIST_LOCK(sc_if);
2200         while ((entry = SLIST_FIRST(&sc_if->msk_jinuse_listhead))) {
2201                 device_printf(sc_if->msk_if_dev,
2202                     "asked to free buffer that is in use!\n");
2203                 SLIST_REMOVE_HEAD(&sc_if->msk_jinuse_listhead, jpool_entries);
2204                 SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry,
2205                     jpool_entries);
2206         }
2207
2208         while (!SLIST_EMPTY(&sc_if->msk_jfree_listhead)) {
2209                 entry = SLIST_FIRST(&sc_if->msk_jfree_listhead);
2210                 SLIST_REMOVE_HEAD(&sc_if->msk_jfree_listhead, jpool_entries);
2211                 free(entry, M_DEVBUF);
2212         }
2213         MSK_JLIST_UNLOCK(sc_if);
2214
2215         /* Destroy jumbo buffer block. */
2216         if (sc_if->msk_cdata.msk_jumbo_map)
2217                 bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_tag,
2218                     sc_if->msk_cdata.msk_jumbo_map);
2219
2220         if (sc_if->msk_rdata.msk_jumbo_buf) {
2221                 bus_dmamem_free(sc_if->msk_cdata.msk_jumbo_tag,
2222                     sc_if->msk_rdata.msk_jumbo_buf,
2223                     sc_if->msk_cdata.msk_jumbo_map);
2224                 sc_if->msk_rdata.msk_jumbo_buf = NULL;
2225                 sc_if->msk_cdata.msk_jumbo_map = NULL;
2226         }
2227
2228         /* Jumbo Rx ring. */
2229         if (sc_if->msk_cdata.msk_jumbo_rx_ring_tag) {
2230                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map)
2231                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2232                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2233                 if (sc_if->msk_cdata.msk_jumbo_rx_ring_map &&
2234                     sc_if->msk_rdata.msk_jumbo_rx_ring)
2235                         bus_dmamem_free(sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
2236                             sc_if->msk_rdata.msk_jumbo_rx_ring,
2237                             sc_if->msk_cdata.msk_jumbo_rx_ring_map);
2238                 sc_if->msk_rdata.msk_jumbo_rx_ring = NULL;
2239                 sc_if->msk_cdata.msk_jumbo_rx_ring_map = NULL;
2240                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_ring_tag);
2241                 sc_if->msk_cdata.msk_jumbo_rx_ring_tag = NULL;
2242         }
2243
2244         /* Jumbo Rx buffers. */
2245         if (sc_if->msk_cdata.msk_jumbo_rx_tag) {
2246                 for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
2247                         jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
2248                         if (jrxd->rx_dmamap) {
2249                                 bus_dmamap_destroy(
2250                                     sc_if->msk_cdata.msk_jumbo_rx_tag,
2251                                     jrxd->rx_dmamap);
2252                                 jrxd->rx_dmamap = NULL;
2253                         }
2254                 }
2255                 if (sc_if->msk_cdata.msk_jumbo_rx_sparemap) {
2256                         bus_dmamap_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag,
2257                             sc_if->msk_cdata.msk_jumbo_rx_sparemap);
2258                         sc_if->msk_cdata.msk_jumbo_rx_sparemap = 0;
2259                 }
2260                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_jumbo_rx_tag);
2261                 sc_if->msk_cdata.msk_jumbo_rx_tag = NULL;
2262         }
2263 #endif
2264
2265         /* Tx ring. */
2266         msk_dmamem_destroy(sc_if->msk_cdata.msk_tx_ring_tag,
2267                            sc_if->msk_rdata.msk_tx_ring,
2268                            sc_if->msk_cdata.msk_tx_ring_map);
2269
2270         /* Rx ring. */
2271         msk_dmamem_destroy(sc_if->msk_cdata.msk_rx_ring_tag,
2272                            sc_if->msk_rdata.msk_rx_ring,
2273                            sc_if->msk_cdata.msk_rx_ring_map);
2274
2275         /* Tx buffers. */
2276         if (sc_if->msk_cdata.msk_tx_tag) {
2277                 for (i = 0; i < MSK_TX_RING_CNT; i++) {
2278                         txd = &sc_if->msk_cdata.msk_txdesc[i];
2279                         bus_dmamap_destroy(sc_if->msk_cdata.msk_tx_tag,
2280                                            txd->tx_dmamap);
2281                 }
2282                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_tx_tag);
2283                 sc_if->msk_cdata.msk_tx_tag = NULL;
2284         }
2285
2286         /* Rx buffers. */
2287         if (sc_if->msk_cdata.msk_rx_tag) {
2288                 for (i = 0; i < MSK_RX_RING_CNT; i++) {
2289                         rxd = &sc_if->msk_cdata.msk_rxdesc[i];
2290                         bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2291                                            rxd->rx_dmamap);
2292                 }
2293                 bus_dmamap_destroy(sc_if->msk_cdata.msk_rx_tag,
2294                                    sc_if->msk_cdata.msk_rx_sparemap);
2295                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_rx_tag);
2296                 sc_if->msk_cdata.msk_rx_tag = NULL;
2297         }
2298
2299         if (sc_if->msk_cdata.msk_parent_tag) {
2300                 bus_dma_tag_destroy(sc_if->msk_cdata.msk_parent_tag);
2301                 sc_if->msk_cdata.msk_parent_tag = NULL;
2302         }
2303 }
2304
2305 #ifdef MSK_JUMBO
2306 /*
2307  * Allocate a jumbo buffer.
2308  */
2309 static void *
2310 msk_jalloc(struct msk_if_softc *sc_if)
2311 {
2312         struct msk_jpool_entry *entry;
2313
2314         MSK_JLIST_LOCK(sc_if);
2315
2316         entry = SLIST_FIRST(&sc_if->msk_jfree_listhead);
2317
2318         if (entry == NULL) {
2319                 MSK_JLIST_UNLOCK(sc_if);
2320                 return (NULL);
2321         }
2322
2323         SLIST_REMOVE_HEAD(&sc_if->msk_jfree_listhead, jpool_entries);
2324         SLIST_INSERT_HEAD(&sc_if->msk_jinuse_listhead, entry, jpool_entries);
2325
2326         MSK_JLIST_UNLOCK(sc_if);
2327
2328         return (sc_if->msk_cdata.msk_jslots[entry->slot]);
2329 }
2330
2331 /*
2332  * Release a jumbo buffer.
2333  */
2334 static void
2335 msk_jfree(void *buf, void *args)
2336 {
2337         struct msk_if_softc *sc_if;
2338         struct msk_jpool_entry *entry;
2339         int i;
2340
2341         /* Extract the softc struct pointer. */
2342         sc_if = (struct msk_if_softc *)args;
2343         KASSERT(sc_if != NULL, ("%s: can't find softc pointer!", __func__));
2344
2345         MSK_JLIST_LOCK(sc_if);
2346         /* Calculate the slot this buffer belongs to. */
2347         i = ((vm_offset_t)buf
2348              - (vm_offset_t)sc_if->msk_rdata.msk_jumbo_buf) / MSK_JLEN;
2349         KASSERT(i >= 0 && i < MSK_JSLOTS,
2350             ("%s: asked to free buffer that we don't manage!", __func__));
2351
2352         entry = SLIST_FIRST(&sc_if->msk_jinuse_listhead);
2353         KASSERT(entry != NULL, ("%s: buffer not in use!", __func__));
2354         entry->slot = i;
2355         SLIST_REMOVE_HEAD(&sc_if->msk_jinuse_listhead, jpool_entries);
2356         SLIST_INSERT_HEAD(&sc_if->msk_jfree_listhead, entry, jpool_entries);
2357         if (SLIST_EMPTY(&sc_if->msk_jinuse_listhead))
2358                 wakeup(sc_if);
2359
2360         MSK_JLIST_UNLOCK(sc_if);
2361 }
2362 #endif
2363
2364 static int
2365 msk_encap(struct msk_if_softc *sc_if, struct mbuf **m_head)
2366 {
2367         struct msk_txdesc *txd, *txd_last;
2368         struct msk_tx_desc *tx_le;
2369         struct mbuf *m;
2370         bus_dmamap_t map;
2371         bus_dma_segment_t txsegs[MSK_MAXTXSEGS];
2372         uint32_t control, prod, si;
2373         uint16_t offset, tcp_offset;
2374         int error, i, nsegs, maxsegs, defrag;
2375
2376         maxsegs = MSK_TX_RING_CNT - sc_if->msk_cdata.msk_tx_cnt -
2377                   MSK_RESERVED_TX_DESC_CNT;
2378         KASSERT(maxsegs >= MSK_SPARE_TX_DESC_CNT,
2379                 ("not enough spare TX desc\n"));
2380         if (maxsegs > MSK_MAXTXSEGS)
2381                 maxsegs = MSK_MAXTXSEGS;
2382
2383         /*
2384          * Align TX buffer to 64bytes boundary.  This greately improves
2385          * bulk data TX performance on my 88E8053 (+100Mbps) at least.
2386          * Try avoiding m_defrag(), if the mbufs are not chained together
2387          * by m_next (i.e. m->m_len == m->m_pkthdr.len).
2388          */
2389
2390 #define MSK_TXBUF_ALIGN 64
2391 #define MSK_TXBUF_MASK  (MSK_TXBUF_ALIGN - 1)
2392
2393         defrag = 1;
2394         m = *m_head;
2395         if (m->m_len == m->m_pkthdr.len) {
2396                 int space;
2397
2398                 space = ((uintptr_t)m->m_data & MSK_TXBUF_MASK);
2399                 if (space) {
2400                         if (M_WRITABLE(m)) {
2401                                 if (M_TRAILINGSPACE(m) >= space) {
2402                                         /* e.g. TCP ACKs */
2403                                         bcopy(m->m_data, m->m_data + space,
2404                                               m->m_len);
2405                                         m->m_data += space;
2406                                         defrag = 0;
2407                                         sc_if->msk_softc->msk_trailing_copied++;
2408                                 } else {
2409                                         space = MSK_TXBUF_ALIGN - space;
2410                                         if (M_LEADINGSPACE(m) >= space) {
2411                                                 /* e.g. Small UDP datagrams */
2412                                                 bcopy(m->m_data,
2413                                                       m->m_data - space,
2414                                                       m->m_len);
2415                                                 m->m_data -= space;
2416                                                 defrag = 0;
2417                                                 sc_if->msk_softc->
2418                                                 msk_leading_copied++;
2419                                         }
2420                                 }
2421                         }
2422                 } else {
2423                         /* e.g. on forwarding path */
2424                         defrag = 0;
2425                 }
2426         }
2427         if (defrag) {
2428                 m = m_defrag(*m_head, MB_DONTWAIT);
2429                 if (m == NULL) {
2430                         m_freem(*m_head);
2431                         *m_head = NULL;
2432                         return ENOBUFS;
2433                 }
2434                 *m_head = m;
2435         } else {
2436                 sc_if->msk_softc->msk_defrag_avoided++;
2437         }
2438
2439 #undef MSK_TXBUF_MASK
2440 #undef MSK_TXBUF_ALIGN
2441
2442         tcp_offset = offset = 0;
2443         if (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) {
2444                 /*
2445                  * Since mbuf has no protocol specific structure information
2446                  * in it we have to inspect protocol information here to
2447                  * setup TSO and checksum offload. I don't know why Marvell
2448                  * made a such decision in chip design because other GigE
2449                  * hardwares normally takes care of all these chores in
2450                  * hardware. However, TSO performance of Yukon II is very
2451                  * good such that it's worth to implement it.
2452                  */
2453                 struct ether_header *eh;
2454                 struct ip *ip;
2455
2456                 /* TODO check for M_WRITABLE(m) */
2457
2458                 offset = sizeof(struct ether_header);
2459                 m = m_pullup(m, offset);
2460                 if (m == NULL) {
2461                         *m_head = NULL;
2462                         return (ENOBUFS);
2463                 }
2464                 eh = mtod(m, struct ether_header *);
2465                 /* Check if hardware VLAN insertion is off. */
2466                 if (eh->ether_type == htons(ETHERTYPE_VLAN)) {
2467                         offset = sizeof(struct ether_vlan_header);
2468                         m = m_pullup(m, offset);
2469                         if (m == NULL) {
2470                                 *m_head = NULL;
2471                                 return (ENOBUFS);
2472                         }
2473                 }
2474                 m = m_pullup(m, offset + sizeof(struct ip));
2475                 if (m == NULL) {
2476                         *m_head = NULL;
2477                         return (ENOBUFS);
2478                 }
2479                 ip = (struct ip *)(mtod(m, char *) + offset);
2480                 offset += (ip->ip_hl << 2);
2481                 tcp_offset = offset;
2482                 /*
2483                  * It seems that Yukon II has Tx checksum offload bug for
2484                  * small TCP packets that's less than 60 bytes in size
2485                  * (e.g. TCP window probe packet, pure ACK packet).
2486                  * Common work around like padding with zeros to make the
2487                  * frame minimum ethernet frame size didn't work at all.
2488                  * Instead of disabling checksum offload completely we
2489                  * resort to S/W checksum routine when we encounter short
2490                  * TCP frames.
2491                  * Short UDP packets appear to be handled correctly by
2492                  * Yukon II.
2493                  */
2494                 if (m->m_pkthdr.len < MSK_MIN_FRAMELEN &&
2495                     (m->m_pkthdr.csum_flags & CSUM_TCP) != 0) {
2496                         uint16_t csum;
2497
2498                         csum = in_cksum_skip(m, ntohs(ip->ip_len) + offset -
2499                             (ip->ip_hl << 2), offset);
2500                         *(uint16_t *)(m->m_data + offset +
2501                             m->m_pkthdr.csum_data) = csum;
2502                         m->m_pkthdr.csum_flags &= ~CSUM_TCP;
2503                 }
2504                 *m_head = m;
2505         }
2506
2507         prod = sc_if->msk_cdata.msk_tx_prod;
2508         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2509         txd_last = txd;
2510         map = txd->tx_dmamap;
2511
2512         error = bus_dmamap_load_mbuf_defrag(sc_if->msk_cdata.msk_tx_tag, map,
2513                         m_head, txsegs, maxsegs, &nsegs, BUS_DMA_NOWAIT);
2514         if (error) {
2515                 m_freem(*m_head);
2516                 *m_head = NULL;
2517                 return error;
2518         }
2519         bus_dmamap_sync(sc_if->msk_cdata.msk_tx_tag, map, BUS_DMASYNC_PREWRITE);
2520
2521         m = *m_head;
2522         control = 0;
2523         tx_le = NULL;
2524
2525 #ifdef notyet
2526         /* Check if we have a VLAN tag to insert. */
2527         if ((m->m_flags & M_VLANTAG) != 0) {
2528                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2529                 tx_le->msk_addr = htole32(0);
2530                 tx_le->msk_control = htole32(OP_VLAN | HW_OWNER |
2531                     htons(m->m_pkthdr.ether_vtag));
2532                 sc_if->msk_cdata.msk_tx_cnt++;
2533                 MSK_INC(prod, MSK_TX_RING_CNT);
2534                 control |= INS_VLAN;
2535         }
2536 #endif
2537         /* Check if we have to handle checksum offload. */
2538         if (m->m_pkthdr.csum_flags & MSK_CSUM_FEATURES) {
2539                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2540                 tx_le->msk_addr = htole32(((tcp_offset + m->m_pkthdr.csum_data)
2541                     & 0xffff) | ((uint32_t)tcp_offset << 16));
2542                 tx_le->msk_control = htole32(1 << 16 | (OP_TCPLISW | HW_OWNER));
2543                 control = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
2544                 if ((m->m_pkthdr.csum_flags & CSUM_UDP) != 0)
2545                         control |= UDPTCP;
2546                 sc_if->msk_cdata.msk_tx_cnt++;
2547                 MSK_INC(prod, MSK_TX_RING_CNT);
2548         }
2549
2550         si = prod;
2551         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2552         tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[0].ds_addr));
2553         tx_le->msk_control = htole32(txsegs[0].ds_len | control |
2554             OP_PACKET);
2555         sc_if->msk_cdata.msk_tx_cnt++;
2556         MSK_INC(prod, MSK_TX_RING_CNT);
2557
2558         for (i = 1; i < nsegs; i++) {
2559                 tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2560                 tx_le->msk_addr = htole32(MSK_ADDR_LO(txsegs[i].ds_addr));
2561                 tx_le->msk_control = htole32(txsegs[i].ds_len | control |
2562                     OP_BUFFER | HW_OWNER);
2563                 sc_if->msk_cdata.msk_tx_cnt++;
2564                 MSK_INC(prod, MSK_TX_RING_CNT);
2565         }
2566         /* Update producer index. */
2567         sc_if->msk_cdata.msk_tx_prod = prod;
2568
2569         /* Set EOP on the last desciptor. */
2570         prod = (prod + MSK_TX_RING_CNT - 1) % MSK_TX_RING_CNT;
2571         tx_le = &sc_if->msk_rdata.msk_tx_ring[prod];
2572         tx_le->msk_control |= htole32(EOP);
2573
2574         /* Turn the first descriptor ownership to hardware. */
2575         tx_le = &sc_if->msk_rdata.msk_tx_ring[si];
2576         tx_le->msk_control |= htole32(HW_OWNER);
2577
2578         txd = &sc_if->msk_cdata.msk_txdesc[prod];
2579         map = txd_last->tx_dmamap;
2580         txd_last->tx_dmamap = txd->tx_dmamap;
2581         txd->tx_dmamap = map;
2582         txd->tx_m = m;
2583
2584         return (0);
2585 }
2586
2587 static void
2588 msk_start(struct ifnet *ifp)
2589 {
2590         struct msk_if_softc *sc_if;
2591         struct mbuf *m_head;
2592         int enq;
2593
2594         sc_if = ifp->if_softc;
2595
2596         ASSERT_SERIALIZED(ifp->if_serializer);
2597
2598         if (!sc_if->msk_link) {
2599                 ifq_purge(&ifp->if_snd);
2600                 return;
2601         }
2602
2603         if ((ifp->if_flags & (IFF_RUNNING | IFF_OACTIVE)) != IFF_RUNNING)
2604                 return;
2605
2606         enq = 0;
2607         while (!ifq_is_empty(&ifp->if_snd)) {
2608                 if (MSK_IS_OACTIVE(sc_if)) {
2609                         ifp->if_flags |= IFF_OACTIVE;
2610                         break;
2611                 }
2612
2613                 m_head = ifq_dequeue(&ifp->if_snd, NULL);
2614                 if (m_head == NULL)
2615                         break;
2616
2617                 /*
2618                  * Pack the data into the transmit ring. If we
2619                  * don't have room, set the OACTIVE flag and wait
2620                  * for the NIC to drain the ring.
2621                  */
2622                 if (msk_encap(sc_if, &m_head) != 0) {
2623                         ifp->if_oerrors++;
2624                         if (sc_if->msk_cdata.msk_tx_cnt == 0) {
2625                                 continue;
2626                         } else {
2627                                 ifp->if_flags |= IFF_OACTIVE;
2628                                 break;
2629                         }
2630                 }
2631                 enq = 1;
2632
2633                 /*
2634                  * If there's a BPF listener, bounce a copy of this frame
2635                  * to him.
2636                  */
2637                 BPF_MTAP(ifp, m_head);
2638         }
2639
2640         if (enq) {
2641                 /* Transmit */
2642                 CSR_WRITE_2(sc_if->msk_softc,
2643                     Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_PUT_IDX_REG),
2644                     sc_if->msk_cdata.msk_tx_prod);
2645
2646                 /* Set a timeout in case the chip goes out to lunch. */
2647                 ifp->if_timer = MSK_TX_TIMEOUT;
2648         }
2649 }
2650
2651 static void
2652 msk_watchdog(struct ifnet *ifp)
2653 {
2654         struct msk_if_softc *sc_if = ifp->if_softc;
2655         uint32_t ridx;
2656         int idx;
2657
2658         ASSERT_SERIALIZED(ifp->if_serializer);
2659
2660         if (sc_if->msk_link == 0) {
2661                 if (bootverbose)
2662                         if_printf(sc_if->msk_ifp, "watchdog timeout "
2663                            "(missed link)\n");
2664                 ifp->if_oerrors++;
2665                 msk_init(sc_if);
2666                 return;
2667         }
2668
2669         /*
2670          * Reclaim first as there is a possibility of losing Tx completion
2671          * interrupts.
2672          */
2673         ridx = sc_if->msk_port == MSK_PORT_A ? STAT_TXA1_RIDX : STAT_TXA2_RIDX;
2674         idx = CSR_READ_2(sc_if->msk_softc, ridx);
2675         if (sc_if->msk_cdata.msk_tx_cons != idx) {
2676                 msk_txeof(sc_if, idx);
2677                 if (sc_if->msk_cdata.msk_tx_cnt == 0) {
2678                         if_printf(ifp, "watchdog timeout (missed Tx interrupts) "
2679                             "-- recovering\n");
2680                         if (!ifq_is_empty(&ifp->if_snd))
2681                                 if_devstart(ifp);
2682                         return;
2683                 }
2684         }
2685
2686         if_printf(ifp, "watchdog timeout\n");
2687         ifp->if_oerrors++;
2688         msk_init(sc_if);
2689         if (!ifq_is_empty(&ifp->if_snd))
2690                 if_devstart(ifp);
2691 }
2692
2693 static int
2694 mskc_shutdown(device_t dev)
2695 {
2696         struct msk_softc *sc = device_get_softc(dev);
2697         int i;
2698
2699         lwkt_serialize_enter(&sc->msk_serializer);
2700
2701         for (i = 0; i < sc->msk_num_port; i++) {
2702                 if (sc->msk_if[i] != NULL)
2703                         msk_stop(sc->msk_if[i]);
2704         }
2705
2706         /* Put hardware reset. */
2707         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
2708
2709         lwkt_serialize_exit(&sc->msk_serializer);
2710         return (0);
2711 }
2712
2713 static int
2714 mskc_suspend(device_t dev)
2715 {
2716         struct msk_softc *sc = device_get_softc(dev);
2717         int i;
2718
2719         lwkt_serialize_enter(&sc->msk_serializer);
2720
2721         for (i = 0; i < sc->msk_num_port; i++) {
2722                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
2723                     ((sc->msk_if[i]->msk_ifp->if_flags & IFF_RUNNING) != 0))
2724                         msk_stop(sc->msk_if[i]);
2725         }
2726
2727         /* Disable all interrupts. */
2728         CSR_WRITE_4(sc, B0_IMSK, 0);
2729         CSR_READ_4(sc, B0_IMSK);
2730         CSR_WRITE_4(sc, B0_HWE_IMSK, 0);
2731         CSR_READ_4(sc, B0_HWE_IMSK);
2732
2733         mskc_phy_power(sc, MSK_PHY_POWERDOWN);
2734
2735         /* Put hardware reset. */
2736         CSR_WRITE_2(sc, B0_CTST, CS_RST_SET);
2737         sc->msk_suspended = 1;
2738
2739         lwkt_serialize_exit(&sc->msk_serializer);
2740
2741         return (0);
2742 }
2743
2744 static int
2745 mskc_resume(device_t dev)
2746 {
2747         struct msk_softc *sc = device_get_softc(dev);
2748         int i;
2749
2750         lwkt_serialize_enter(&sc->msk_serializer);
2751
2752         mskc_reset(sc);
2753         for (i = 0; i < sc->msk_num_port; i++) {
2754                 if (sc->msk_if[i] != NULL && sc->msk_if[i]->msk_ifp != NULL &&
2755                     ((sc->msk_if[i]->msk_ifp->if_flags & IFF_UP) != 0))
2756                         msk_init(sc->msk_if[i]);
2757         }
2758         sc->msk_suspended = 0;
2759
2760         lwkt_serialize_exit(&sc->msk_serializer);
2761
2762         return (0);
2763 }
2764
2765 static void
2766 msk_rxeof(struct msk_if_softc *sc_if, uint32_t status, int len,
2767           struct mbuf_chain *chain)
2768 {
2769         struct mbuf *m;
2770         struct ifnet *ifp;
2771         struct msk_rxdesc *rxd;
2772         int cons, rxlen;
2773
2774         ifp = sc_if->msk_ifp;
2775
2776         cons = sc_if->msk_cdata.msk_rx_cons;
2777         do {
2778                 rxlen = status >> 16;
2779                 if ((status & GMR_FS_VLAN) != 0 &&
2780                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
2781                         rxlen -= EVL_ENCAPLEN;
2782                 if (sc_if->msk_flags & MSK_FLAG_NORXCHK) {
2783                         /*
2784                          * For controllers that returns bogus status code
2785                          * just do minimal check and let upper stack
2786                          * handle this frame.
2787                          */
2788                         if (len > MSK_MAX_FRAMELEN || len < ETHER_HDR_LEN) {
2789                                 ifp->if_ierrors++;
2790                                 msk_discard_rxbuf(sc_if, cons);
2791                                 break;
2792                         }
2793                 } else if (len > sc_if->msk_framesize ||
2794                     ((status & GMR_FS_ANY_ERR) != 0) ||
2795                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
2796                         /* Don't count flow-control packet as errors. */
2797                         if ((status & GMR_FS_GOOD_FC) == 0)
2798                                 ifp->if_ierrors++;
2799                         msk_discard_rxbuf(sc_if, cons);
2800                         break;
2801                 }
2802                 rxd = &sc_if->msk_cdata.msk_rxdesc[cons];
2803                 m = rxd->rx_m;
2804                 if (msk_newbuf(sc_if, cons, 0) != 0) {
2805                         ifp->if_iqdrops++;
2806                         /* Reuse old buffer. */
2807                         msk_discard_rxbuf(sc_if, cons);
2808                         break;
2809                 }
2810                 m->m_pkthdr.rcvif = ifp;
2811                 m->m_pkthdr.len = m->m_len = len;
2812                 ifp->if_ipackets++;
2813 #ifdef notyet
2814                 /* Check for VLAN tagged packets. */
2815                 if ((status & GMR_FS_VLAN) != 0 &&
2816                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
2817                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
2818                         m->m_flags |= M_VLANTAG;
2819                 }
2820 #endif
2821
2822                 ether_input_chain(ifp, m, NULL, chain);
2823         } while (0);
2824
2825         MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_RX_RING_CNT);
2826         MSK_INC(sc_if->msk_cdata.msk_rx_prod, MSK_RX_RING_CNT);
2827 }
2828
2829 #ifdef MSK_JUMBO
2830 static void
2831 msk_jumbo_rxeof(struct msk_if_softc *sc_if, uint32_t status, int len)
2832 {
2833         struct mbuf *m;
2834         struct ifnet *ifp;
2835         struct msk_rxdesc *jrxd;
2836         int cons, rxlen;
2837
2838         ifp = sc_if->msk_ifp;
2839
2840         MSK_IF_LOCK_ASSERT(sc_if);
2841
2842         cons = sc_if->msk_cdata.msk_rx_cons;
2843         do {
2844                 rxlen = status >> 16;
2845                 if ((status & GMR_FS_VLAN) != 0 &&
2846                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0)
2847                         rxlen -= ETHER_VLAN_ENCAP_LEN;
2848                 if (len > sc_if->msk_framesize ||
2849                     ((status & GMR_FS_ANY_ERR) != 0) ||
2850                     ((status & GMR_FS_RX_OK) == 0) || (rxlen != len)) {
2851                         /* Don't count flow-control packet as errors. */
2852                         if ((status & GMR_FS_GOOD_FC) == 0)
2853                                 ifp->if_ierrors++;
2854                         msk_discard_jumbo_rxbuf(sc_if, cons);
2855                         break;
2856                 }
2857                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[cons];
2858                 m = jrxd->rx_m;
2859                 if (msk_jumbo_newbuf(sc_if, cons) != 0) {
2860                         ifp->if_iqdrops++;
2861                         /* Reuse old buffer. */
2862                         msk_discard_jumbo_rxbuf(sc_if, cons);
2863                         break;
2864                 }
2865                 m->m_pkthdr.rcvif = ifp;
2866                 m->m_pkthdr.len = m->m_len = len;
2867                 ifp->if_ipackets++;
2868                 /* Check for VLAN tagged packets. */
2869                 if ((status & GMR_FS_VLAN) != 0 &&
2870                     (ifp->if_capenable & IFCAP_VLAN_HWTAGGING) != 0) {
2871                         m->m_pkthdr.ether_vtag = sc_if->msk_vtag;
2872                         m->m_flags |= M_VLANTAG;
2873                 }
2874                 MSK_IF_UNLOCK(sc_if);
2875                 (*ifp->if_input)(ifp, m);
2876                 MSK_IF_LOCK(sc_if);
2877         } while (0);
2878
2879         MSK_INC(sc_if->msk_cdata.msk_rx_cons, MSK_JUMBO_RX_RING_CNT);
2880         MSK_INC(sc_if->msk_cdata.msk_rx_prod, MSK_JUMBO_RX_RING_CNT);
2881 }
2882 #endif
2883
2884 static void
2885 msk_txeof(struct msk_if_softc *sc_if, int idx)
2886 {
2887         struct msk_txdesc *txd;
2888         struct msk_tx_desc *cur_tx;
2889         struct ifnet *ifp;
2890         uint32_t control;
2891         int cons, prog;
2892
2893         ifp = sc_if->msk_ifp;
2894
2895         /*
2896          * Go through our tx ring and free mbufs for those
2897          * frames that have been sent.
2898          */
2899         cons = sc_if->msk_cdata.msk_tx_cons;
2900         prog = 0;
2901         for (; cons != idx; MSK_INC(cons, MSK_TX_RING_CNT)) {
2902                 if (sc_if->msk_cdata.msk_tx_cnt <= 0)
2903                         break;
2904                 prog++;
2905                 cur_tx = &sc_if->msk_rdata.msk_tx_ring[cons];
2906                 control = le32toh(cur_tx->msk_control);
2907                 sc_if->msk_cdata.msk_tx_cnt--;
2908                 if ((control & EOP) == 0)
2909                         continue;
2910                 txd = &sc_if->msk_cdata.msk_txdesc[cons];
2911                 bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag, txd->tx_dmamap);
2912
2913                 ifp->if_opackets++;
2914                 KASSERT(txd->tx_m != NULL, ("%s: freeing NULL mbuf!",
2915                     __func__));
2916                 m_freem(txd->tx_m);
2917                 txd->tx_m = NULL;
2918         }
2919
2920         if (prog > 0) {
2921                 sc_if->msk_cdata.msk_tx_cons = cons;
2922                 if (!MSK_IS_OACTIVE(sc_if))
2923                         ifp->if_flags &= ~IFF_OACTIVE;
2924                 if (sc_if->msk_cdata.msk_tx_cnt == 0)
2925                         ifp->if_timer = 0;
2926                 /* No need to sync LEs as we didn't update LEs. */
2927         }
2928 }
2929
2930 static void
2931 msk_tick(void *xsc_if)
2932 {
2933         struct msk_if_softc *sc_if = xsc_if;
2934         struct ifnet *ifp = &sc_if->arpcom.ac_if;
2935         struct mii_data *mii;
2936
2937         lwkt_serialize_enter(ifp->if_serializer);
2938
2939         mii = device_get_softc(sc_if->msk_miibus);
2940
2941         mii_tick(mii);
2942         if (!sc_if->msk_link)
2943                 msk_miibus_statchg(sc_if->msk_if_dev);
2944         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
2945
2946         lwkt_serialize_exit(ifp->if_serializer);
2947 }
2948
2949 static void
2950 msk_intr_phy(struct msk_if_softc *sc_if)
2951 {
2952         uint16_t status;
2953
2954         msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
2955         status = msk_phy_readreg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_STAT);
2956         /* Handle FIFO Underrun/Overflow? */
2957         if (status & PHY_M_IS_FIFO_ERROR) {
2958                 device_printf(sc_if->msk_if_dev,
2959                     "PHY FIFO underrun/overflow.\n");
2960         }
2961 }
2962
2963 static void
2964 msk_intr_gmac(struct msk_if_softc *sc_if)
2965 {
2966         struct msk_softc *sc;
2967         uint8_t status;
2968
2969         sc = sc_if->msk_softc;
2970         status = CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
2971
2972         /* GMAC Rx FIFO overrun. */
2973         if ((status & GM_IS_RX_FF_OR) != 0) {
2974                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
2975                     GMF_CLI_RX_FO);
2976         }
2977         /* GMAC Tx FIFO underrun. */
2978         if ((status & GM_IS_TX_FF_UR) != 0) {
2979                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
2980                     GMF_CLI_TX_FU);
2981                 device_printf(sc_if->msk_if_dev, "Tx FIFO underrun!\n");
2982                 /*
2983                  * XXX
2984                  * In case of Tx underrun, we may need to flush/reset
2985                  * Tx MAC but that would also require resynchronization
2986                  * with status LEs. Reintializing status LEs would
2987                  * affect other port in dual MAC configuration so it
2988                  * should be avoided as possible as we can.
2989                  * Due to lack of documentation it's all vague guess but
2990                  * it needs more investigation.
2991                  */
2992         }
2993 }
2994
2995 static void
2996 msk_handle_hwerr(struct msk_if_softc *sc_if, uint32_t status)
2997 {
2998         struct msk_softc *sc;
2999
3000         sc = sc_if->msk_softc;
3001         if ((status & Y2_IS_PAR_RD1) != 0) {
3002                 device_printf(sc_if->msk_if_dev,
3003                     "RAM buffer read parity error\n");
3004                 /* Clear IRQ. */
3005                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3006                     RI_CLR_RD_PERR);
3007         }
3008         if ((status & Y2_IS_PAR_WR1) != 0) {
3009                 device_printf(sc_if->msk_if_dev,
3010                     "RAM buffer write parity error\n");
3011                 /* Clear IRQ. */
3012                 CSR_WRITE_2(sc, SELECT_RAM_BUFFER(sc_if->msk_port, B3_RI_CTRL),
3013                     RI_CLR_WR_PERR);
3014         }
3015         if ((status & Y2_IS_PAR_MAC1) != 0) {
3016                 device_printf(sc_if->msk_if_dev, "Tx MAC parity error\n");
3017                 /* Clear IRQ. */
3018                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3019                     GMF_CLI_TX_PE);
3020         }
3021         if ((status & Y2_IS_PAR_RX1) != 0) {
3022                 device_printf(sc_if->msk_if_dev, "Rx parity error\n");
3023                 /* Clear IRQ. */
3024                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_IRQ_PAR);
3025         }
3026         if ((status & (Y2_IS_TCP_TXS1 | Y2_IS_TCP_TXA1)) != 0) {
3027                 device_printf(sc_if->msk_if_dev, "TCP segmentation error\n");
3028                 /* Clear IRQ. */
3029                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_IRQ_TCP);
3030         }
3031 }
3032
3033 static void
3034 mskc_intr_hwerr(struct msk_softc *sc)
3035 {
3036         uint32_t status;
3037         uint32_t tlphead[4];
3038
3039         status = CSR_READ_4(sc, B0_HWE_ISRC);
3040         /* Time Stamp timer overflow. */
3041         if ((status & Y2_IS_TIST_OV) != 0)
3042                 CSR_WRITE_1(sc, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3043         if ((status & Y2_IS_PCI_NEXP) != 0) {
3044                 /*
3045                  * PCI Express Error occured which is not described in PEX
3046                  * spec.
3047                  * This error is also mapped either to Master Abort(
3048                  * Y2_IS_MST_ERR) or Target Abort (Y2_IS_IRQ_STAT) bit and
3049                  * can only be cleared there.
3050                  */
3051                 device_printf(sc->msk_dev,
3052                     "PCI Express protocol violation error\n");
3053         }
3054
3055         if ((status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) != 0) {
3056                 uint16_t v16;
3057
3058                 if ((status & Y2_IS_MST_ERR) != 0)
3059                         device_printf(sc->msk_dev,
3060                             "unexpected IRQ Status error\n");
3061                 else
3062                         device_printf(sc->msk_dev,
3063                             "unexpected IRQ Master error\n");
3064                 /* Reset all bits in the PCI status register. */
3065                 v16 = pci_read_config(sc->msk_dev, PCIR_STATUS, 2);
3066                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3067                 pci_write_config(sc->msk_dev, PCIR_STATUS, v16 |
3068                     PCIM_STATUS_PERR | PCIM_STATUS_SERR | PCIM_STATUS_RMABORT |
3069                     PCIM_STATUS_RTABORT | PCIM_STATUS_PERRREPORT, 2);
3070                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3071         }
3072
3073         /* Check for PCI Express Uncorrectable Error. */
3074         if ((status & Y2_IS_PCI_EXP) != 0) {
3075                 uint32_t v32;
3076
3077                 /*
3078                  * On PCI Express bus bridges are called root complexes (RC).
3079                  * PCI Express errors are recognized by the root complex too,
3080                  * which requests the system to handle the problem. After
3081                  * error occurence it may be that no access to the adapter
3082                  * may be performed any longer.
3083                  */
3084
3085                 v32 = CSR_PCI_READ_4(sc, PEX_UNC_ERR_STAT);
3086                 if ((v32 & PEX_UNSUP_REQ) != 0) {
3087                         /* Ignore unsupported request error. */
3088                         if (bootverbose) {
3089                                 device_printf(sc->msk_dev,
3090                                     "Uncorrectable PCI Express error\n");
3091                         }
3092                 }
3093                 if ((v32 & (PEX_FATAL_ERRORS | PEX_POIS_TLP)) != 0) {
3094                         int i;
3095
3096                         /* Get TLP header form Log Registers. */
3097                         for (i = 0; i < 4; i++)
3098                                 tlphead[i] = CSR_PCI_READ_4(sc,
3099                                     PEX_HEADER_LOG + i * 4);
3100                         /* Check for vendor defined broadcast message. */
3101                         if (!(tlphead[0] == 0x73004001 && tlphead[1] == 0x7f)) {
3102                                 sc->msk_intrhwemask &= ~Y2_IS_PCI_EXP;
3103                                 CSR_WRITE_4(sc, B0_HWE_IMSK,
3104                                     sc->msk_intrhwemask);
3105                                 CSR_READ_4(sc, B0_HWE_IMSK);
3106                         }
3107                 }
3108                 /* Clear the interrupt. */
3109                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3110                 CSR_PCI_WRITE_4(sc, PEX_UNC_ERR_STAT, 0xffffffff);
3111                 CSR_WRITE_1(sc, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3112         }
3113
3114         if ((status & Y2_HWE_L1_MASK) != 0 && sc->msk_if[MSK_PORT_A] != NULL)
3115                 msk_handle_hwerr(sc->msk_if[MSK_PORT_A], status);
3116         if ((status & Y2_HWE_L2_MASK) != 0 && sc->msk_if[MSK_PORT_B] != NULL)
3117                 msk_handle_hwerr(sc->msk_if[MSK_PORT_B], status >> 8);
3118 }
3119
3120 static __inline void
3121 msk_rxput(struct msk_if_softc *sc_if)
3122 {
3123         struct msk_softc *sc;
3124
3125         sc = sc_if->msk_softc;
3126 #ifdef MSK_JUMBO
3127         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN)) {
3128                 bus_dmamap_sync(
3129                     sc_if->msk_cdata.msk_jumbo_rx_ring_tag,
3130                     sc_if->msk_cdata.msk_jumbo_rx_ring_map,
3131                     BUS_DMASYNC_PREWRITE);
3132         }
3133 #endif
3134         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq,
3135             PREF_UNIT_PUT_IDX_REG), sc_if->msk_cdata.msk_rx_prod);
3136 }
3137
3138 static int
3139 mskc_handle_events(struct msk_softc *sc)
3140 {
3141         struct msk_if_softc *sc_if;
3142         int rxput[2];
3143         struct msk_stat_desc *sd;
3144         uint32_t control, status;
3145         int cons, idx, len, port, rxprog;
3146         struct mbuf_chain chain[MAXCPU];
3147
3148         idx = CSR_READ_2(sc, STAT_PUT_IDX);
3149         if (idx == sc->msk_stat_cons)
3150                 return (0);
3151
3152         ether_input_chain_init(chain);
3153
3154         rxput[MSK_PORT_A] = rxput[MSK_PORT_B] = 0;
3155
3156         rxprog = 0;
3157         for (cons = sc->msk_stat_cons; cons != idx;) {
3158                 sd = &sc->msk_stat_ring[cons];
3159                 control = le32toh(sd->msk_control);
3160                 if ((control & HW_OWNER) == 0)
3161                         break;
3162                 /*
3163                  * Marvell's FreeBSD driver updates status LE after clearing
3164                  * HW_OWNER. However we don't have a way to sync single LE
3165                  * with bus_dma(9) API. bus_dma(9) provides a way to sync
3166                  * an entire DMA map. So don't sync LE until we have a better
3167                  * way to sync LEs.
3168                  */
3169                 control &= ~HW_OWNER;
3170                 sd->msk_control = htole32(control);
3171                 status = le32toh(sd->msk_status);
3172                 len = control & STLE_LEN_MASK;
3173                 port = (control >> 16) & 0x01;
3174                 sc_if = sc->msk_if[port];
3175                 if (sc_if == NULL) {
3176                         device_printf(sc->msk_dev, "invalid port opcode "
3177                             "0x%08x\n", control & STLE_OP_MASK);
3178                         continue;
3179                 }
3180
3181                 switch (control & STLE_OP_MASK) {
3182                 case OP_RXVLAN:
3183                         sc_if->msk_vtag = ntohs(len);
3184                         break;
3185                 case OP_RXCHKSVLAN:
3186                         sc_if->msk_vtag = ntohs(len);
3187                         break;
3188                 case OP_RXSTAT:
3189                         if ((sc_if->msk_ifp->if_flags & IFF_RUNNING) == 0)
3190                                 break;
3191 #ifdef MSK_JUMBO
3192                         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN))
3193                                 msk_jumbo_rxeof(sc_if, status, len);
3194                         else
3195 #endif
3196                                 msk_rxeof(sc_if, status, len, chain);
3197                         rxprog++;
3198                         /*
3199                          * Because there is no way to sync single Rx LE
3200                          * put the DMA sync operation off until the end of
3201                          * event processing.
3202                          */
3203                         rxput[port]++;
3204                         /* Update prefetch unit if we've passed water mark. */
3205                         if (rxput[port] >= sc_if->msk_cdata.msk_rx_putwm) {
3206                                 msk_rxput(sc_if);
3207                                 rxput[port] = 0;
3208                         }
3209                         break;
3210                 case OP_TXINDEXLE:
3211                         if (sc->msk_if[MSK_PORT_A] != NULL) {
3212                                 msk_txeof(sc->msk_if[MSK_PORT_A],
3213                                     status & STLE_TXA1_MSKL);
3214                         }
3215                         if (sc->msk_if[MSK_PORT_B] != NULL) {
3216                                 msk_txeof(sc->msk_if[MSK_PORT_B],
3217                                     ((status & STLE_TXA2_MSKL) >>
3218                                     STLE_TXA2_SHIFTL) |
3219                                     ((len & STLE_TXA2_MSKH) <<
3220                                     STLE_TXA2_SHIFTH));
3221                         }
3222                         break;
3223                 default:
3224                         device_printf(sc->msk_dev, "unhandled opcode 0x%08x\n",
3225                             control & STLE_OP_MASK);
3226                         break;
3227                 }
3228                 MSK_INC(cons, MSK_STAT_RING_CNT);
3229                 if (rxprog > sc->msk_process_limit)
3230                         break;
3231         }
3232
3233         if (rxprog > 0)
3234                 ether_input_dispatch(chain);
3235
3236         sc->msk_stat_cons = cons;
3237         /* XXX We should sync status LEs here. See above notes. */
3238
3239         if (rxput[MSK_PORT_A] > 0)
3240                 msk_rxput(sc->msk_if[MSK_PORT_A]);
3241         if (rxput[MSK_PORT_B] > 0)
3242                 msk_rxput(sc->msk_if[MSK_PORT_B]);
3243
3244         return (sc->msk_stat_cons != CSR_READ_2(sc, STAT_PUT_IDX));
3245 }
3246
3247 /* Legacy interrupt handler for shared interrupt. */
3248 static void
3249 mskc_intr(void *xsc)
3250 {
3251         struct msk_softc *sc;
3252         struct msk_if_softc *sc_if0, *sc_if1;
3253         struct ifnet *ifp0, *ifp1;
3254         uint32_t status;
3255
3256         sc = xsc;
3257         ASSERT_SERIALIZED(&sc->msk_serializer);
3258
3259         /* Reading B0_Y2_SP_ISRC2 masks further interrupts. */
3260         status = CSR_READ_4(sc, B0_Y2_SP_ISRC2);
3261         if (status == 0 || status == 0xffffffff || sc->msk_suspended != 0 ||
3262             (status & sc->msk_intrmask) == 0) {
3263                 CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3264                 return;
3265         }
3266
3267         sc_if0 = sc->msk_if[MSK_PORT_A];
3268         sc_if1 = sc->msk_if[MSK_PORT_B];
3269         ifp0 = ifp1 = NULL;
3270         if (sc_if0 != NULL)
3271                 ifp0 = sc_if0->msk_ifp;
3272         if (sc_if1 != NULL)
3273                 ifp1 = sc_if1->msk_ifp;
3274
3275         if ((status & Y2_IS_IRQ_PHY1) != 0 && sc_if0 != NULL)
3276                 msk_intr_phy(sc_if0);
3277         if ((status & Y2_IS_IRQ_PHY2) != 0 && sc_if1 != NULL)
3278                 msk_intr_phy(sc_if1);
3279         if ((status & Y2_IS_IRQ_MAC1) != 0 && sc_if0 != NULL)
3280                 msk_intr_gmac(sc_if0);
3281         if ((status & Y2_IS_IRQ_MAC2) != 0 && sc_if1 != NULL)
3282                 msk_intr_gmac(sc_if1);
3283         if ((status & (Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2)) != 0) {
3284                 device_printf(sc->msk_dev, "Rx descriptor error\n");
3285                 sc->msk_intrmask &= ~(Y2_IS_CHK_RX1 | Y2_IS_CHK_RX2);
3286                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3287                 CSR_READ_4(sc, B0_IMSK);
3288         }
3289         if ((status & (Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2)) != 0) {
3290                 device_printf(sc->msk_dev, "Tx descriptor error\n");
3291                 sc->msk_intrmask &= ~(Y2_IS_CHK_TXA1 | Y2_IS_CHK_TXA2);
3292                 CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3293                 CSR_READ_4(sc, B0_IMSK);
3294         }
3295         if ((status & Y2_IS_HW_ERR) != 0)
3296                 mskc_intr_hwerr(sc);
3297
3298         while (mskc_handle_events(sc) != 0)
3299                 ;
3300         if ((status & Y2_IS_STAT_BMU) != 0)
3301                 CSR_WRITE_4(sc, STAT_CTRL, SC_STAT_CLR_IRQ);
3302
3303         /* Reenable interrupts. */
3304         CSR_WRITE_4(sc, B0_Y2_SP_ICR, 2);
3305
3306         if (ifp0 != NULL && (ifp0->if_flags & IFF_RUNNING) != 0 &&
3307             !ifq_is_empty(&ifp0->if_snd))
3308                 if_devstart(ifp0);
3309         if (ifp1 != NULL && (ifp1->if_flags & IFF_RUNNING) != 0 &&
3310             !ifq_is_empty(&ifp1->if_snd))
3311                 if_devstart(ifp1);
3312 }
3313
3314 static void
3315 msk_set_tx_stfwd(struct msk_if_softc *sc_if)
3316 {
3317         struct msk_softc *sc = sc_if->msk_softc;
3318         struct ifnet *ifp = sc_if->msk_ifp;
3319
3320         if ((sc->msk_hw_id == CHIP_ID_YUKON_EX &&
3321             sc->msk_hw_rev != CHIP_REV_YU_EX_A0) ||
3322             sc->msk_hw_id >= CHIP_ID_YUKON_SUPR) {
3323                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3324                     TX_STFW_ENA);
3325         } else {
3326                 if (ifp->if_mtu > ETHERMTU) {
3327                         /* Set Tx GMAC FIFO Almost Empty Threshold. */
3328                         CSR_WRITE_4(sc,
3329                             MR_ADDR(sc_if->msk_port, TX_GMF_AE_THR),
3330                             MSK_ECU_JUMBO_WM << 16 | MSK_ECU_AE_THR);
3331                         /* Disable Store & Forward mode for Tx. */
3332                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3333                             TX_STFW_DIS);
3334                 } else {
3335                         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T),
3336                             TX_STFW_ENA);
3337                 }
3338         }
3339 }
3340
3341 static void
3342 msk_init(void *xsc)
3343 {
3344         struct msk_if_softc *sc_if = xsc;
3345         struct msk_softc *sc = sc_if->msk_softc;
3346         struct ifnet *ifp = sc_if->msk_ifp;
3347         struct mii_data  *mii;
3348         uint16_t eaddr[ETHER_ADDR_LEN / 2];
3349         uint16_t gmac;
3350         uint32_t reg;
3351         int error, i;
3352
3353         ASSERT_SERIALIZED(ifp->if_serializer);
3354
3355         mii = device_get_softc(sc_if->msk_miibus);
3356
3357         error = 0;
3358         /* Cancel pending I/O and free all Rx/Tx buffers. */
3359         msk_stop(sc_if);
3360
3361         sc_if->msk_framesize = ifp->if_mtu + ETHER_HDR_LEN + EVL_ENCAPLEN;
3362         if (sc_if->msk_framesize > MSK_MAX_FRAMELEN &&
3363             sc_if->msk_softc->msk_hw_id == CHIP_ID_YUKON_EC_U) {
3364                 /*
3365                  * In Yukon EC Ultra, TSO & checksum offload is not
3366                  * supported for jumbo frame.
3367                  */
3368                 ifp->if_hwassist &= ~MSK_CSUM_FEATURES;
3369                 ifp->if_capenable &= ~IFCAP_TXCSUM;
3370         }
3371
3372         /* GMAC Control reset. */
3373         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_SET);
3374         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_RST_CLR);
3375         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_F_LOOPB_OFF);
3376         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
3377                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL),
3378                     GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON |
3379                     GMC_BYP_RETR_ON);
3380         }
3381
3382         /*
3383          * Initialize GMAC first such that speed/duplex/flow-control
3384          * parameters are renegotiated when interface is brought up.
3385          */
3386         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, 0);
3387
3388         /* Dummy read the Interrupt Source Register. */
3389         CSR_READ_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_SRC));
3390
3391         /* Set MIB Clear Counter Mode. */
3392         gmac = GMAC_READ_2(sc, sc_if->msk_port, GM_PHY_ADDR);
3393         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac | GM_PAR_MIB_CLR);
3394         /* Read all MIB Counters with Clear Mode set. */
3395         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
3396                 GMAC_READ_2(sc, sc_if->msk_port, GM_MIB_CNT_BASE + 8 * i);
3397         /* Clear MIB Clear Counter Mode. */
3398         gmac &= ~GM_PAR_MIB_CLR;
3399         GMAC_WRITE_2(sc, sc_if->msk_port, GM_PHY_ADDR, gmac);
3400
3401         /* Disable FCS. */
3402         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_CTRL, GM_RXCR_CRC_DIS);
3403
3404         /* Setup Transmit Control Register. */
3405         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
3406
3407         /* Setup Transmit Flow Control Register. */
3408         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_FLOW_CTRL, 0xffff);
3409
3410         /* Setup Transmit Parameter Register. */
3411         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_PARAM,
3412             TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) | TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
3413             TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) | TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
3414
3415         gmac = DATA_BLIND_VAL(DATA_BLIND_DEF) |
3416             GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
3417
3418         if (sc_if->msk_framesize > MSK_MAX_FRAMELEN)
3419                 gmac |= GM_SMOD_JUMBO_ENA;
3420         GMAC_WRITE_2(sc, sc_if->msk_port, GM_SERIAL_MODE, gmac);
3421
3422         /* Set station address. */
3423         bcopy(IF_LLADDR(ifp), eaddr, ETHER_ADDR_LEN);
3424         for (i = 0; i < ETHER_ADDR_LEN /2; i++)
3425                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_1L + i * 4,
3426                     eaddr[i]);
3427         for (i = 0; i < ETHER_ADDR_LEN /2; i++)
3428                 GMAC_WRITE_2(sc, sc_if->msk_port, GM_SRC_ADDR_2L + i * 4,
3429                     eaddr[i]);
3430
3431         /* Disable interrupts for counter overflows. */
3432         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TX_IRQ_MSK, 0);
3433         GMAC_WRITE_2(sc, sc_if->msk_port, GM_RX_IRQ_MSK, 0);
3434         GMAC_WRITE_2(sc, sc_if->msk_port, GM_TR_IRQ_MSK, 0);
3435
3436         /* Configure Rx MAC FIFO. */
3437         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
3438         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_CLR);
3439         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
3440         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P ||
3441             sc->msk_hw_id == CHIP_ID_YUKON_EX)
3442                 reg |= GMF_RX_OVER_ON;
3443         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), reg);
3444
3445         /* Set receive filter. */
3446         msk_rxfilter(sc_if);
3447
3448         if (sc->msk_hw_id == CHIP_ID_YUKON_XL) {
3449                 /* Clear flush mask - HW bug. */
3450                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK), 0);
3451         } else {
3452                 /* Flush Rx MAC FIFO on any flow control or error. */
3453                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_MSK),
3454                     GMR_FS_ANY_ERR);
3455         }
3456
3457         /*
3458          * Set Rx FIFO flush threshold to 64 bytes 1 FIFO word
3459          * due to hardware hang on receipt of pause frames.
3460          */
3461         reg = RX_GMF_FL_THR_DEF + 1;
3462         /* Another magic for Yukon FE+ - From Linux. */
3463         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3464             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0)
3465                 reg = 0x178;
3466         CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_FL_THR), reg);
3467
3468
3469         /* Configure Tx MAC FIFO. */
3470         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
3471         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_CLR);
3472         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_OPER_ON);
3473
3474         /* Configure hardware VLAN tag insertion/stripping. */
3475         msk_setvlan(sc_if, ifp);
3476
3477         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0) {
3478                 /* Set Rx Pause threshould. */
3479                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_LP_THR),
3480                     MSK_ECU_LLPP);
3481                 CSR_WRITE_2(sc, MR_ADDR(sc_if->msk_port, RX_GMF_UP_THR),
3482                     MSK_ECU_ULPP);
3483                 /* Configure store-and-forward for Tx. */
3484                 msk_set_tx_stfwd(sc_if);
3485         }
3486
3487         if (sc->msk_hw_id == CHIP_ID_YUKON_FE_P &&
3488             sc->msk_hw_rev == CHIP_REV_YU_FE_P_A0) {
3489                 /* Disable dynamic watermark - from Linux. */
3490                 reg = CSR_READ_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA));
3491                 reg &= ~0x03;
3492                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_EA), reg);
3493         }
3494
3495         /*
3496          * Disable Force Sync bit and Alloc bit in Tx RAM interface
3497          * arbiter as we don't use Sync Tx queue.
3498          */
3499         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL),
3500             TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
3501         /* Enable the RAM Interface Arbiter. */
3502         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_ENA_ARB);
3503
3504         /* Setup RAM buffer. */
3505         msk_set_rambuffer(sc_if);
3506
3507         /* Disable Tx sync Queue. */
3508         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txsq, RB_CTRL), RB_RST_SET);
3509
3510         /* Setup Tx Queue Bus Memory Interface. */
3511         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_CLR_RESET);
3512         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_OPER_INIT);
3513         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_FIFO_OP_ON);
3514         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_WM), MSK_BMU_TX_WM);
3515         switch (sc->msk_hw_id) {
3516         case CHIP_ID_YUKON_EC_U:
3517                 if (sc->msk_hw_rev == CHIP_REV_YU_EC_U_A0) {
3518                         /* Fix for Yukon-EC Ultra: set BMU FIFO level */
3519                         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_txq, Q_AL),
3520                             MSK_ECU_TXFF_LEV);
3521                 }
3522                 break;
3523         case CHIP_ID_YUKON_EX:
3524                 /*
3525                  * Yukon Extreme seems to have silicon bug for
3526                  * automatic Tx checksum calculation capability.
3527                  */
3528                 if (sc->msk_hw_rev == CHIP_REV_YU_EX_B0) {
3529                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_F),
3530                             F_TX_CHK_AUTO_OFF);
3531                 }
3532                 break;
3533         }
3534
3535         /* Setup Rx Queue Bus Memory Interface. */
3536         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_CLR_RESET);
3537         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_OPER_INIT);
3538         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR), BMU_FIFO_OP_ON);
3539         CSR_WRITE_2(sc, Q_ADDR(sc_if->msk_rxq, Q_WM), MSK_BMU_RX_WM);
3540         if (sc->msk_hw_id == CHIP_ID_YUKON_EC_U &&
3541             sc->msk_hw_rev >= CHIP_REV_YU_EC_U_A1) {
3542                 /* MAC Rx RAM Read is controlled by hardware. */
3543                 CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_F), F_M_RX_RAM_DIS);
3544         }
3545
3546         msk_set_prefetch(sc, sc_if->msk_txq,
3547             sc_if->msk_rdata.msk_tx_ring_paddr, MSK_TX_RING_CNT - 1);
3548         msk_init_tx_ring(sc_if);
3549
3550         /* Disable Rx checksum offload and RSS hash. */
3551         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR),
3552             BMU_DIS_RX_CHKSUM | BMU_DIS_RX_RSS_HASH);
3553 #ifdef MSK_JUMBO
3554         if (sc_if->msk_framesize > (MCLBYTES - ETHER_HDR_LEN)) {
3555                 msk_set_prefetch(sc, sc_if->msk_rxq,
3556                     sc_if->msk_rdata.msk_jumbo_rx_ring_paddr,
3557                     MSK_JUMBO_RX_RING_CNT - 1);
3558                 error = msk_init_jumbo_rx_ring(sc_if);
3559         } else
3560 #endif
3561         {
3562                 msk_set_prefetch(sc, sc_if->msk_rxq,
3563                     sc_if->msk_rdata.msk_rx_ring_paddr,
3564                     MSK_RX_RING_CNT - 1);
3565                 error = msk_init_rx_ring(sc_if);
3566         }
3567         if (error != 0) {
3568                 device_printf(sc_if->msk_if_dev,
3569                     "initialization failed: no memory for Rx buffers\n");
3570                 msk_stop(sc_if);
3571                 return;
3572         }
3573         if (sc->msk_hw_id == CHIP_ID_YUKON_EX) {
3574                 /* Disable flushing of non-ASF packets. */
3575                 CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T),
3576                     GMF_RX_MACSEC_FLUSH_OFF);
3577         }
3578
3579         /* Configure interrupt handling. */
3580         if (sc_if->msk_port == MSK_PORT_A) {
3581                 sc->msk_intrmask |= Y2_IS_PORT_A;
3582                 sc->msk_intrhwemask |= Y2_HWE_L1_MASK;
3583         } else {
3584                 sc->msk_intrmask |= Y2_IS_PORT_B;
3585                 sc->msk_intrhwemask |= Y2_HWE_L2_MASK;
3586         }
3587         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
3588         CSR_READ_4(sc, B0_HWE_IMSK);
3589         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3590         CSR_READ_4(sc, B0_IMSK);
3591
3592         sc_if->msk_link = 0;
3593         mii_mediachg(mii);
3594
3595         mskc_set_imtimer(sc);
3596
3597         ifp->if_flags |= IFF_RUNNING;
3598         ifp->if_flags &= ~IFF_OACTIVE;
3599
3600         callout_reset(&sc_if->msk_tick_ch, hz, msk_tick, sc_if);
3601 }
3602
3603 static void
3604 msk_set_rambuffer(struct msk_if_softc *sc_if)
3605 {
3606         struct msk_softc *sc;
3607         int ltpp, utpp;
3608
3609         if ((sc_if->msk_flags & MSK_FLAG_RAMBUF) == 0)
3610                 return;
3611
3612         sc = sc_if->msk_softc;
3613
3614         /* Setup Rx Queue. */
3615         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_CLR);
3616         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_START),
3617             sc->msk_rxqstart[sc_if->msk_port] / 8);
3618         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_END),
3619             sc->msk_rxqend[sc_if->msk_port] / 8);
3620         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_WP),
3621             sc->msk_rxqstart[sc_if->msk_port] / 8);
3622         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RP),
3623             sc->msk_rxqstart[sc_if->msk_port] / 8);
3624
3625         utpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
3626             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_ULPP) / 8;
3627         ltpp = (sc->msk_rxqend[sc_if->msk_port] + 1 -
3628             sc->msk_rxqstart[sc_if->msk_port] - MSK_RB_LLPP_B) / 8;
3629         if (sc->msk_rxqsize < MSK_MIN_RXQ_SIZE)
3630                 ltpp += (MSK_RB_LLPP_B - MSK_RB_LLPP_S) / 8;
3631         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_UTPP), utpp);
3632         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_rxq, RB_RX_LTPP), ltpp);
3633         /* Set Rx priority(RB_RX_UTHP/RB_RX_LTHP) thresholds? */
3634
3635         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_ENA_OP_MD);
3636         CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL));
3637
3638         /* Setup Tx Queue. */
3639         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_CLR);
3640         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_START),
3641             sc->msk_txqstart[sc_if->msk_port] / 8);
3642         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_END),
3643             sc->msk_txqend[sc_if->msk_port] / 8);
3644         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_WP),
3645             sc->msk_txqstart[sc_if->msk_port] / 8);
3646         CSR_WRITE_4(sc, RB_ADDR(sc_if->msk_txq, RB_RP),
3647             sc->msk_txqstart[sc_if->msk_port] / 8);
3648         /* Enable Store & Forward for Tx side. */
3649         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_STFWD);
3650         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_ENA_OP_MD);
3651         CSR_READ_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL));
3652 }
3653
3654 static void
3655 msk_set_prefetch(struct msk_softc *sc, int qaddr, bus_addr_t addr,
3656     uint32_t count)
3657 {
3658
3659         /* Reset the prefetch unit. */
3660         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3661             PREF_UNIT_RST_SET);
3662         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3663             PREF_UNIT_RST_CLR);
3664         /* Set LE base address. */
3665         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_LOW_REG),
3666             MSK_ADDR_LO(addr));
3667         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_ADDR_HI_REG),
3668             MSK_ADDR_HI(addr));
3669         /* Set the list last index. */
3670         CSR_WRITE_2(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_LAST_IDX_REG),
3671             count);
3672         /* Turn on prefetch unit. */
3673         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG),
3674             PREF_UNIT_OP_ON);
3675         /* Dummy read to ensure write. */
3676         CSR_READ_4(sc, Y2_PREF_Q_ADDR(qaddr, PREF_UNIT_CTRL_REG));
3677 }
3678
3679 static void
3680 msk_stop(struct msk_if_softc *sc_if)
3681 {
3682         struct msk_softc *sc = sc_if->msk_softc;
3683         struct ifnet *ifp = sc_if->msk_ifp;
3684         struct msk_txdesc *txd;
3685         struct msk_rxdesc *rxd;
3686 #ifdef MSK_JUMBO
3687         struct msk_rxdesc *jrxd;
3688 #endif
3689         uint32_t val;
3690         int i;
3691
3692         ASSERT_SERIALIZED(ifp->if_serializer);
3693
3694         callout_stop(&sc_if->msk_tick_ch);
3695         ifp->if_timer = 0;
3696
3697         /* Disable interrupts. */
3698         if (sc_if->msk_port == MSK_PORT_A) {
3699                 sc->msk_intrmask &= ~Y2_IS_PORT_A;
3700                 sc->msk_intrhwemask &= ~Y2_HWE_L1_MASK;
3701         } else {
3702                 sc->msk_intrmask &= ~Y2_IS_PORT_B;
3703                 sc->msk_intrhwemask &= ~Y2_HWE_L2_MASK;
3704         }
3705         CSR_WRITE_4(sc, B0_HWE_IMSK, sc->msk_intrhwemask);
3706         CSR_READ_4(sc, B0_HWE_IMSK);
3707         CSR_WRITE_4(sc, B0_IMSK, sc->msk_intrmask);
3708         CSR_READ_4(sc, B0_IMSK);
3709
3710         /* Disable Tx/Rx MAC. */
3711         val = GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
3712         val &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
3713         GMAC_WRITE_2(sc, sc_if->msk_port, GM_GP_CTRL, val);
3714         /* Read again to ensure writing. */
3715         GMAC_READ_2(sc, sc_if->msk_port, GM_GP_CTRL);
3716
3717         /* Stop Tx BMU. */
3718         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR), BMU_STOP);
3719         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
3720         for (i = 0; i < MSK_TIMEOUT; i++) {
3721                 if ((val & (BMU_STOP | BMU_IDLE)) == 0) {
3722                         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
3723                             BMU_STOP);
3724                         val = CSR_READ_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR));
3725                 } else
3726                         break;
3727                 DELAY(1);
3728         }
3729         if (i == MSK_TIMEOUT)
3730                 device_printf(sc_if->msk_if_dev, "Tx BMU stop failed\n");
3731         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL),
3732             RB_RST_SET | RB_DIS_OP_MD);
3733
3734         /* Disable all GMAC interrupt. */
3735         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, GMAC_IRQ_MSK), 0);
3736         /* Disable PHY interrupt. */
3737         msk_phy_writereg(sc_if, PHY_ADDR_MARV, PHY_MARV_INT_MASK, 0);
3738
3739         /* Disable the RAM Interface Arbiter. */
3740         CSR_WRITE_1(sc, MR_ADDR(sc_if->msk_port, TXA_CTRL), TXA_DIS_ARB);
3741
3742         /* Reset the PCI FIFO of the async Tx queue */
3743         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_txq, Q_CSR),
3744             BMU_RST_SET | BMU_FIFO_RST);
3745
3746         /* Reset the Tx prefetch units. */
3747         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_txq, PREF_UNIT_CTRL_REG),
3748             PREF_UNIT_RST_SET);
3749
3750         /* Reset the RAM Buffer async Tx queue. */
3751         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_txq, RB_CTRL), RB_RST_SET);
3752
3753         /* Reset Tx MAC FIFO. */
3754         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, TX_GMF_CTRL_T), GMF_RST_SET);
3755         /* Set Pause Off. */
3756         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, GMAC_CTRL), GMC_PAUSE_OFF);
3757
3758         /*
3759          * The Rx Stop command will not work for Yukon-2 if the BMU does not
3760          * reach the end of packet and since we can't make sure that we have
3761          * incoming data, we must reset the BMU while it is not during a DMA
3762          * transfer. Since it is possible that the Rx path is still active,
3763          * the Rx RAM buffer will be stopped first, so any possible incoming
3764          * data will not trigger a DMA. After the RAM buffer is stopped, the
3765          * BMU is polled until any DMA in progress is ended and only then it
3766          * will be reset.
3767          */
3768
3769         /* Disable the RAM Buffer receive queue. */
3770         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_DIS_OP_MD);
3771         for (i = 0; i < MSK_TIMEOUT; i++) {
3772                 if (CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RSL)) ==
3773                     CSR_READ_1(sc, RB_ADDR(sc_if->msk_rxq, Q_RL)))
3774                         break;
3775                 DELAY(1);
3776         }
3777         if (i == MSK_TIMEOUT)
3778                 device_printf(sc_if->msk_if_dev, "Rx BMU stop failed\n");
3779         CSR_WRITE_4(sc, Q_ADDR(sc_if->msk_rxq, Q_CSR),
3780             BMU_RST_SET | BMU_FIFO_RST);
3781         /* Reset the Rx prefetch unit. */
3782         CSR_WRITE_4(sc, Y2_PREF_Q_ADDR(sc_if->msk_rxq, PREF_UNIT_CTRL_REG),
3783             PREF_UNIT_RST_SET);
3784         /* Reset the RAM Buffer receive queue. */
3785         CSR_WRITE_1(sc, RB_ADDR(sc_if->msk_rxq, RB_CTRL), RB_RST_SET);
3786         /* Reset Rx MAC FIFO. */
3787         CSR_WRITE_4(sc, MR_ADDR(sc_if->msk_port, RX_GMF_CTRL_T), GMF_RST_SET);
3788
3789         /* Free Rx and Tx mbufs still in the queues. */
3790         for (i = 0; i < MSK_RX_RING_CNT; i++) {
3791                 rxd = &sc_if->msk_cdata.msk_rxdesc[i];
3792                 if (rxd->rx_m != NULL) {
3793                         bus_dmamap_unload(sc_if->msk_cdata.msk_rx_tag,
3794                             rxd->rx_dmamap);
3795                         m_freem(rxd->rx_m);
3796                         rxd->rx_m = NULL;
3797                 }
3798         }
3799 #ifdef MSK_JUMBO
3800         for (i = 0; i < MSK_JUMBO_RX_RING_CNT; i++) {
3801                 jrxd = &sc_if->msk_cdata.msk_jumbo_rxdesc[i];
3802                 if (jrxd->rx_m != NULL) {
3803                         bus_dmamap_sync(sc_if->msk_cdata.msk_jumbo_rx_tag,
3804                             jrxd->rx_dmamap, BUS_DMASYNC_POSTREAD);
3805                         bus_dmamap_unload(sc_if->msk_cdata.msk_jumbo_rx_tag,
3806                             jrxd->rx_dmamap);
3807                         m_freem(jrxd->rx_m);
3808                         jrxd->rx_m = NULL;
3809                 }
3810         }
3811 #endif
3812         for (i = 0; i < MSK_TX_RING_CNT; i++) {
3813                 txd = &sc_if->msk_cdata.msk_txdesc[i];
3814                 if (txd->tx_m != NULL) {
3815                         bus_dmamap_unload(sc_if->msk_cdata.msk_tx_tag,
3816                             txd->tx_dmamap);
3817                         m_freem(txd->tx_m);
3818                         txd->tx_m = NULL;
3819                 }
3820         }
3821
3822         /*
3823          * Mark the interface down.
3824          */
3825         ifp->if_flags &= ~(IFF_RUNNING | IFF_OACTIVE);
3826         sc_if->msk_link = 0;
3827 }
3828
3829 static int
3830 mskc_sysctl_proc_limit(SYSCTL_HANDLER_ARGS)
3831 {
3832         return sysctl_int_range(oidp, arg1, arg2, req,
3833                                 MSK_PROC_MIN, MSK_PROC_MAX);
3834 }
3835
3836 static int
3837 mskc_sysctl_intr_rate(SYSCTL_HANDLER_ARGS)
3838 {
3839         struct msk_softc *sc = arg1;
3840         struct lwkt_serialize *serializer = &sc->msk_serializer;
3841         int error = 0, v;
3842
3843         lwkt_serialize_enter(serializer);
3844
3845         v = sc->msk_intr_rate;
3846         error = sysctl_handle_int(oidp, &v, 0, req);
3847         if (error || req->newptr == NULL)
3848                 goto back;
3849         if (v < 0) {
3850                 error = EINVAL;
3851                 goto back;
3852         }
3853
3854         if (sc->msk_intr_rate != v) {
3855                 int flag = 0, i;
3856
3857                 sc->msk_intr_rate = v;
3858                 for (i = 0; i < 2; ++i) {
3859                         if (sc->msk_if[i] != NULL) {
3860                                 flag |= sc->msk_if[i]->
3861                                         arpcom.ac_if.if_flags & IFF_RUNNING;
3862                         }
3863                 }
3864                 if (flag)
3865                         mskc_set_imtimer(sc);
3866         }
3867 back:
3868         lwkt_serialize_exit(serializer);
3869         return error;
3870 }
3871
3872 static int
3873 msk_dmamem_create(device_t dev, bus_size_t size, bus_dma_tag_t *dtag,
3874                   void **addr, bus_addr_t *paddr, bus_dmamap_t *dmap)
3875 {
3876         struct msk_if_softc *sc_if = device_get_softc(dev);
3877         bus_dmamem_t dmem;
3878         int error;
3879
3880         error = bus_dmamem_coherent(sc_if->msk_cdata.msk_parent_tag,
3881                         MSK_RING_ALIGN, 0,
3882                         BUS_SPACE_MAXADDR, BUS_SPACE_MAXADDR,
3883                         size, BUS_DMA_WAITOK | BUS_DMA_ZERO, &dmem);
3884         if (error) {
3885                 device_printf(dev, "can't create coherent DMA memory\n");
3886                 return error;
3887         }
3888
3889         *dtag = dmem.dmem_tag;
3890         *dmap = dmem.dmem_map;
3891         *addr = dmem.dmem_addr;
3892         *paddr = dmem.dmem_busaddr;
3893
3894         return 0;
3895 }
3896
3897 static void
3898 msk_dmamem_destroy(bus_dma_tag_t dtag, void *addr, bus_dmamap_t dmap)
3899 {
3900         if (dtag != NULL) {
3901                 bus_dmamap_unload(dtag, dmap);
3902                 bus_dmamem_free(dtag, addr, dmap);
3903                 bus_dma_tag_destroy(dtag);
3904         }
3905 }
3906
3907 static void
3908 mskc_set_imtimer(struct msk_softc *sc)
3909 {
3910         if (sc->msk_intr_rate > 0) {
3911                 /*
3912                  * XXX myk(4) seems to use 125MHz for EC/FE/XL
3913                  *     and 78.125MHz for rest of chip types
3914                  */
3915                 CSR_WRITE_4(sc, B2_IRQM_INI,
3916                             MSK_USECS(sc, 1000000 / sc->msk_intr_rate));
3917                 CSR_WRITE_4(sc, B2_IRQM_MSK, sc->msk_intrmask);
3918                 CSR_WRITE_4(sc, B2_IRQM_CTRL, TIM_START);
3919         } else {
3920                 CSR_WRITE_4(sc, B2_IRQM_CTRL, TIM_STOP);
3921         }
3922 }