sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_intr_reload(sysclock_t);
  48 static void     lapic_timer_fixup_handler(void *);
  49
  50 void            lapic_timer_fixup(void);
  51 void            lapic_timer_process(void);
  52 void            lapic_timer_process_frame(struct intrframe *);
  53 void            lapic_timer_intr_test(void);
  54 void            lapic_timer_oneshot_intr_enable(void);
  55
  56 int             lapic_timer_test;
  57 int             lapic_timer_enable;
  58
  59 TUNABLE_INT("hw.lapic_timer_test", &lapic_timer_test);
  60 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  61
  62 /*
  63  * pointers to pmapped apic hardware.
  64  */
  65
  66 volatile ioapic_t       **ioapic;
  67
  68 static sysclock_t       lapic_timer_freq;
  69 static int              lapic_timer_divisor_idx = -1;
  70 static const uint32_t   lapic_timer_divisors[] = {
  71         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  72         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  73 };
  74 #define APIC_TIMER_NDIVISORS \
  75         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  76
  77
  78 /*
  79  * Enable APIC, configure interrupts.
  80  */
  81 void
  82 apic_initialize(boolean_t bsp)
  83 {
  84         uint32_t timer;
  85         u_int   temp;
  86
  87         /*
  88          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  89          * aggregate interrupt input from the 8259.  The INTA cycle
  90          * will be routed to the external controller (the 8259) which
  91          * is expected to supply the vector.
  92          *
  93          * Must be setup edge triggered, active high.
  94          *
  95          * Disable LVT1 on the APs.  It doesn't matter what delivery
  96          * mode we use because we leave it masked.
  97          */
  98         temp = lapic.lvt_lint0;
  99         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 100                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 101         if (mycpu->gd_cpuid == 0)
 102                 temp |= APIC_LVT_DM_EXTINT;
 103         else
 104                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 105         lapic.lvt_lint0 = temp;
 106
 107         /*
 108          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 109          */
 110         temp = lapic.lvt_lint1;
 111         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 112                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 113         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 114         lapic.lvt_lint1 = temp;
 115
 116         /*
 117          * Mask the apic error interrupt, apic performance counter
 118          * interrupt.
 119          */
 120         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 121         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 122
 123         /* Set apic timer vector and mask the apic timer interrupt. */
 124         timer = lapic.lvt_timer;
 125         timer &= ~APIC_LVTT_VECTOR;
 126         timer |= XTIMER_OFFSET;
 127         timer |= APIC_LVTT_MASKED;
 128         lapic.lvt_timer = timer;
 129
 130         /*
 131          * Set the Task Priority Register as needed.   At the moment allow
 132          * interrupts on all cpus (the APs will remain CLId until they are
 133          * ready to deal).  We could disable all but IPIs by setting
 134          * temp |= TPR_IPI_ONLY for cpu != 0.
 135          */
 136         temp = lapic.tpr;
 137         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 138 #ifndef APIC_IO
 139         /*
 140          * If we are NOT running the IO APICs, the LAPIC will only be used
 141          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 142          */
 143         temp |= TPR_IPI_ONLY;
 144 #endif
 145
 146         lapic.tpr = temp;
 147
 148         /*
 149          * enable the local APIC
 150          */
 151         temp = lapic.svr;
 152         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 153         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 154
 155         /*
 156          * Set the spurious interrupt vector.  The low 4 bits of the vector
 157          * must be 1111.
 158          */
 159         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 160                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 161         temp &= ~APIC_SVR_VECTOR;
 162         temp |= XSPURIOUSINT_OFFSET;
 163
 164         lapic.svr = temp;
 165
 166         /*
 167          * Pump out a few EOIs to clean out interrupts that got through
 168          * before we were able to set the TPR.
 169          */
 170         lapic.eoi = 0;
 171         lapic.eoi = 0;
 172         lapic.eoi = 0;
 173
 174         if (bsp) {
 175                 lapic_timer_calibrate();
 176                 if (lapic_timer_enable)
 177                         cputimer_intr_reload = lapic_timer_intr_reload;
 178         } else {
 179                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 180         }
 181
 182         if (bootverbose)
 183                 apic_dump("apic_initialize()");
 184 }
 185
 186
 187 static void
 188 lapic_timer_set_divisor(int divisor_idx)
 189 {
 190         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 191         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 192 }
 193
 194 static void
 195 lapic_timer_oneshot(u_int count)
 196 {
 197         uint32_t value;
 198
 199         value = lapic.lvt_timer;
 200         value &= ~APIC_LVTT_PERIODIC;
 201         lapic.lvt_timer = value;
 202         lapic.icr_timer = count;
 203 }
 204
 205 static void
 206 lapic_timer_oneshot_quick(u_int count)
 207 {
 208         lapic.icr_timer = count;
 209 }
 210
 211 static void
 212 lapic_timer_calibrate(void)
 213 {
 214         sysclock_t value;
 215
 216         /* Try to calibrate the local APIC timer. */
 217         for (lapic_timer_divisor_idx = 0;
 218              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 219              lapic_timer_divisor_idx++) {
 220                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 221                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 222                 DELAY(2000000);
 223                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 224                 if (value != APIC_TIMER_MAX_COUNT)
 225                         break;
 226         }
 227         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 228                 panic("lapic: no proper timer divisor?!\n");
 229         lapic_timer_freq = value / 2;
 230
 231         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 232                 lapic_timer_divisor_idx, lapic_timer_freq);
 233 }
 234
 235 static void
 236 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 237 {
 238         sysclock_t count;
 239
 240         gd->gd_timer_running = 0;
 241
 242         count = sys_cputimer->count();
 243         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 244                 systimer_intr(&count, 0, frame);
 245 }
 246
 247 void
 248 lapic_timer_process(void)
 249 {
 250         struct globaldata *gd = mycpu;
 251
 252         if (__predict_false(lapic_timer_test)) {
 253                 gd->gd_timer_running = 0;
 254                 kprintf("%d proc\n", gd->gd_cpuid);
 255         } else {
 256                 lapic_timer_process_oncpu(gd, NULL);
 257         }
 258 }
 259
 260 void
 261 lapic_timer_process_frame(struct intrframe *frame)
 262 {
 263         struct globaldata *gd = mycpu;
 264
 265         if (__predict_false(lapic_timer_test)) {
 266                 gd->gd_timer_running = 0;
 267                 kprintf("%d proc frame\n", gd->gd_cpuid);
 268         } else {
 269                 lapic_timer_process_oncpu(gd, frame);
 270         }
 271 }
 272
 273 void
 274 lapic_timer_intr_test(void)
 275 {
 276         struct globaldata *gd = mycpu;
 277
 278         if (!gd->gd_timer_running) {
 279                 gd->gd_timer_running = 1;
 280                 KKASSERT(lapic_timer_freq != 0);
 281                 lapic_timer_oneshot_quick(lapic_timer_freq);
 282         }
 283 }
 284
 285 static void
 286 lapic_timer_intr_reload(sysclock_t reload)
 287 {
 288         struct globaldata *gd = mycpu;
 289
 290         reload = (int64_t)reload * lapic_timer_freq / sys_cputimer->freq;
 291         if (reload < 2)
 292                 reload = 2;
 293
 294         if (gd->gd_timer_running) {
 295                 if (reload < lapic.ccr_timer)
 296                         lapic_timer_oneshot_quick(reload);
 297         } else {
 298                 gd->gd_timer_running = 1;
 299                 lapic_timer_oneshot_quick(reload);
 300         }
 301 }
 302
 303 void
 304 lapic_timer_oneshot_intr_enable(void)
 305 {
 306         uint32_t timer;
 307
 308         timer = lapic.lvt_timer;
 309         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 310         lapic.lvt_timer = timer;
 311
 312         lapic_timer_fixup_handler(NULL);
 313 }
 314
 315 static void
 316 lapic_timer_fixup_handler(void *dummy __unused)
 317 {
 318         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 319                 /*
 320                  * Detect the presence of C1E capability mostly on latest
 321                  * dual-cores (or future) k8 family.  This feature renders
 322                  * the local APIC timer dead, so we disable it by reading
 323                  * the Interrupt Pending Message register and clearing both
 324                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 325                  *
 326                  * Reference:
 327                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 328                  *    Family 0Fh Processors"
 329                  *   #32559 revision 3.00
 330                  */
 331                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 332                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 333                         uint64_t msr;
 334
 335                         msr = rdmsr(0xc0010055);
 336                         if (msr & 0x18000000) {
 337                                 struct globaldata *gd = mycpu;
 338
 339                                 kprintf("cpu%d: AMD C1E detected\n",
 340                                         gd->gd_cpuid);
 341                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 342
 343                                 /*
 344                                  * We are kinda stalled;
 345                                  * kick start again.
 346                                  */
 347                                 gd->gd_timer_running = 1;
 348                                 lapic_timer_oneshot_quick(2);
 349                         }
 350                 }
 351         }
 352 }
 353
 354 /*
 355  * This function is called only by ACPI-CA code currently:
 356  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 357  *   module controls PM.  So once ACPI-CA is attached, we try
 358  *   to apply the fixup to prevent LAPIC timer from hanging.
 359  */
 360 void
 361 lapic_timer_fixup(void)
 362 {
 363         if (lapic_timer_test || lapic_timer_enable) {
 364                 lwkt_send_ipiq_mask(smp_active_mask,
 365                                     lapic_timer_fixup_handler, NULL);
 366         }
 367 }
 368
 369
 370 /*
 371  * dump contents of local APIC registers
 372  */
 373 void
 374 apic_dump(char* str)
 375 {
 376         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 377         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 378                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 379 }
 380
 381
 382 #if defined(APIC_IO)
 383
 384 /*
 385  * IO APIC code,
 386  */
 387
 388 #define IOAPIC_ISA_INTS         16
 389 #define REDIRCNT_IOAPIC(A) \
 390             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 391
 392 static int trigger (int apic, int pin, u_int32_t * flags);
 393 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 394
 395 #define DEFAULT_FLAGS           \
 396         ((u_int32_t)            \
 397          (IOART_INTMSET |       \
 398           IOART_DESTPHY |       \
 399           IOART_DELLOPRI))
 400
 401 #define DEFAULT_ISA_FLAGS       \
 402         ((u_int32_t)            \
 403          (IOART_INTMSET |       \
 404           IOART_TRGREDG |       \
 405           IOART_INTAHI |        \
 406           IOART_DESTPHY |       \
 407           IOART_DELLOPRI))
 408
 409 void
 410 io_apic_set_id(int apic, int id)
 411 {
 412         u_int32_t ux;
 413
 414         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 415         if (((ux & APIC_ID_MASK) >> 24) != id) {
 416                 kprintf("Changing APIC ID for IO APIC #%d"
 417                        " from %d to %d on chip\n",
 418                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 419                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 420                 ux |= (id << 24);
 421                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 422                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 423                 if (((ux & APIC_ID_MASK) >> 24) != id)
 424                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 425                               apic, ux);
 426         }
 427 }
 428
 429
 430 int
 431 io_apic_get_id(int apic)
 432 {
 433   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 434 }
 435
 436
 437
 438 /*
 439  * Setup the IO APIC.
 440  */
 441
 442 extern int      apic_pin_trigger;       /* 'opaque' */
 443
 444 void
 445 io_apic_setup_intpin(int apic, int pin)
 446 {
 447         int bus, bustype, irq;
 448         u_char          select;         /* the select register is 8 bits */
 449         u_int32_t       flags;          /* the window register is 32 bits */
 450         u_int32_t       target;         /* the window register is 32 bits */
 451         u_int32_t       vector;         /* the window register is 32 bits */
 452         int             level;
 453
 454         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 455
 456         /*
 457          * Always clear an IO APIC pin before [re]programming it.  This is
 458          * particularly important if the pin is set up for a level interrupt
 459          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 460          * vector any EOI from pending ints on this pin could be lost and
 461          * IRR might never get reset.
 462          *
 463          * To fix this problem, clear the vector and make sure it is
 464          * programmed as an edge interrupt.  This should theoretically
 465          * clear IRR so we can later, safely program it as a level
 466          * interrupt.
 467          */
 468         imen_lock();
 469
 470         flags = io_apic_read(apic, select) & IOART_RESV;
 471         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 472         flags |= IOART_DESTPHY | IOART_DELFIXED;
 473
 474         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 475         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 476
 477         vector = 0;
 478
 479         io_apic_write(apic, select, flags | vector);
 480         io_apic_write(apic, select + 1, target);
 481
 482         imen_unlock();
 483
 484         /*
 485          * We only deal with vectored interrupts here.  ? documentation is
 486          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 487          * vs ExTINT, etc.
 488          *
 489          * This test also catches unconfigured pins.
 490          */
 491         if (apic_int_type(apic, pin) != 0)
 492                 return;
 493
 494         /*
 495          * Leave the pin unprogrammed if it does not correspond to
 496          * an IRQ.
 497          */
 498         irq = apic_irq(apic, pin);
 499         if (irq < 0)
 500                 return;
 501
 502         /* determine the bus type for this pin */
 503         bus = apic_src_bus_id(apic, pin);
 504         if (bus < 0)
 505                 return;
 506         bustype = apic_bus_type(bus);
 507
 508         if ((bustype == ISA) &&
 509             (pin < IOAPIC_ISA_INTS) &&
 510             (irq == pin) &&
 511             (apic_polarity(apic, pin) == 0x1) &&
 512             (apic_trigger(apic, pin) == 0x3)) {
 513                 /*
 514                  * A broken BIOS might describe some ISA
 515                  * interrupts as active-high level-triggered.
 516                  * Use default ISA flags for those interrupts.
 517                  */
 518                 flags = DEFAULT_ISA_FLAGS;
 519         } else {
 520                 /*
 521                  * Program polarity and trigger mode according to
 522                  * interrupt entry.
 523                  */
 524                 flags = DEFAULT_FLAGS;
 525                 level = trigger(apic, pin, &flags);
 526                 if (level == 1)
 527                         apic_pin_trigger |= (1 << irq);
 528                 polarity(apic, pin, &flags, level);
 529         }
 530
 531         if (bootverbose) {
 532                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 533                        apic, pin, irq);
 534         }
 535
 536         /*
 537          * Program the appropriate registers.  This routing may be
 538          * overridden when an interrupt handler for a device is
 539          * actually added (see register_int(), which calls through
 540          * the MACHINTR ABI to set up an interrupt handler/vector).
 541          *
 542          * The order in which we must program the two registers for
 543          * safety is unclear! XXX
 544          */
 545         imen_lock();
 546
 547         vector = IDT_OFFSET + irq;                      /* IDT vec */
 548         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 549         target |= IOART_HI_DEST_BROADCAST;
 550         flags |= io_apic_read(apic, select) & IOART_RESV;
 551         io_apic_write(apic, select, flags | vector);
 552         io_apic_write(apic, select + 1, target);
 553
 554         imen_unlock();
 555 }
 556
 557 int
 558 io_apic_setup(int apic)
 559 {
 560         int             maxpin;
 561         int             pin;
 562
 563         if (apic == 0)
 564                 apic_pin_trigger = 0;   /* default to edge-triggered */
 565
 566         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 567         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 568
 569         for (pin = 0; pin < maxpin; ++pin) {
 570                 io_apic_setup_intpin(apic, pin);
 571         }
 572         while (pin < 32) {
 573                 if (apic_int_type(apic, pin) >= 0) {
 574                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 575                                 " cannot program!\n", apic, pin);
 576                 }
 577                 ++pin;
 578         }
 579
 580         /* return GOOD status */
 581         return 0;
 582 }
 583 #undef DEFAULT_ISA_FLAGS
 584 #undef DEFAULT_FLAGS
 585
 586
 587 #define DEFAULT_EXTINT_FLAGS    \
 588         ((u_int32_t)            \
 589          (IOART_INTMSET |       \
 590           IOART_TRGREDG |       \
 591           IOART_INTAHI |        \
 592           IOART_DESTPHY |       \
 593           IOART_DELLOPRI))
 594
 595 /*
 596  * Setup the source of External INTerrupts.
 597  */
 598 int
 599 ext_int_setup(int apic, int intr)
 600 {
 601         u_char  select;         /* the select register is 8 bits */
 602         u_int32_t flags;        /* the window register is 32 bits */
 603         u_int32_t target;       /* the window register is 32 bits */
 604         u_int32_t vector;       /* the window register is 32 bits */
 605
 606         if (apic_int_type(apic, intr) != 3)
 607                 return -1;
 608
 609         target = IOART_HI_DEST_BROADCAST;
 610         select = IOAPIC_REDTBL0 + (2 * intr);
 611         vector = IDT_OFFSET + intr;
 612         flags = DEFAULT_EXTINT_FLAGS;
 613
 614         io_apic_write(apic, select, flags | vector);
 615         io_apic_write(apic, select + 1, target);
 616
 617         return 0;
 618 }
 619 #undef DEFAULT_EXTINT_FLAGS
 620
 621
 622 /*
 623  * Set the trigger level for an IO APIC pin.
 624  */
 625 static int
 626 trigger(int apic, int pin, u_int32_t * flags)
 627 {
 628         int     id;
 629         int     eirq;
 630         int     level;
 631         static int intcontrol = -1;
 632
 633         switch (apic_trigger(apic, pin)) {
 634
 635         case 0x00:
 636                 break;
 637
 638         case 0x01:
 639                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 640                 return 0;
 641
 642         case 0x03:
 643                 *flags |= IOART_TRGRLVL;
 644                 return 1;
 645
 646         case -1:
 647         default:
 648                 goto bad;
 649         }
 650
 651         if ((id = apic_src_bus_id(apic, pin)) == -1)
 652                 goto bad;
 653
 654         switch (apic_bus_type(id)) {
 655         case ISA:
 656                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 657                 return 0;
 658
 659         case EISA:
 660                 eirq = apic_src_bus_irq(apic, pin);
 661
 662                 if (eirq < 0 || eirq > 15) {
 663                         kprintf("EISA IRQ %d?!?!\n", eirq);
 664                         goto bad;
 665                 }
 666
 667                 if (intcontrol == -1) {
 668                         intcontrol = inb(ELCR1) << 8;
 669                         intcontrol |= inb(ELCR0);
 670                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 671                 }
 672
 673                 /* Use ELCR settings to determine level or edge mode */
 674                 level = (intcontrol >> eirq) & 1;
 675
 676                 /*
 677                  * Note that on older Neptune chipset based systems, any
 678                  * pci interrupts often show up here and in the ELCR as well
 679                  * as level sensitive interrupts attributed to the EISA bus.
 680                  */
 681
 682                 if (level)
 683                         *flags |= IOART_TRGRLVL;
 684                 else
 685                         *flags &= ~IOART_TRGRLVL;
 686
 687                 return level;
 688
 689         case PCI:
 690                 *flags |= IOART_TRGRLVL;
 691                 return 1;
 692
 693         case -1:
 694         default:
 695                 goto bad;
 696         }
 697
 698 bad:
 699         panic("bad APIC IO INT flags");
 700 }
 701
 702
 703 /*
 704  * Set the polarity value for an IO APIC pin.
 705  */
 706 static void
 707 polarity(int apic, int pin, u_int32_t * flags, int level)
 708 {
 709         int     id;
 710
 711         switch (apic_polarity(apic, pin)) {
 712
 713         case 0x00:
 714                 break;
 715
 716         case 0x01:
 717                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 718                 return;
 719
 720         case 0x03:
 721                 *flags |= IOART_INTALO;
 722                 return;
 723
 724         case -1:
 725         default:
 726                 goto bad;
 727         }
 728
 729         if ((id = apic_src_bus_id(apic, pin)) == -1)
 730                 goto bad;
 731
 732         switch (apic_bus_type(id)) {
 733         case ISA:
 734                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 735                 return;
 736
 737         case EISA:
 738                 /* polarity converter always gives active high */
 739                 *flags &= ~IOART_INTALO;
 740                 return;
 741
 742         case PCI:
 743                 *flags |= IOART_INTALO;
 744                 return;
 745
 746         case -1:
 747         default:
 748                 goto bad;
 749         }
 750
 751 bad:
 752         panic("bad APIC IO INT flags");
 753 }
 754
 755
 756 /*
 757  * Print contents of apic_imen.
 758  */
 759 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 760 void
 761 imen_dump(void)
 762 {
 763         int x;
 764
 765         kprintf("SMP: enabled INTs: ");
 766         for (x = 0; x < 24; ++x)
 767                 if ((apic_imen & (1 << x)) == 0)
 768                         kprintf("%d, ", x);
 769         kprintf("apic_imen: 0x%08x\n", apic_imen);
 770 }
 771
 772
 773 /*
 774  * Inter Processor Interrupt functions.
 775  */
 776
 777 #endif  /* APIC_IO */
 778
 779 /*
 780  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 781  *
 782  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 783  *  vector is any valid SYSTEM INT vector
 784  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 785  *
 786  * A backlog of requests can create a deadlock between cpus.  To avoid this
 787  * we have to be able to accept IPIs at the same time we are trying to send
 788  * them.  The critical section prevents us from attempting to send additional
 789  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 790  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 791  * to occur but fortunately it does not happen too often.
 792  */
 793 int
 794 apic_ipi(int dest_type, int vector, int delivery_mode)
 795 {
 796         u_long  icr_lo;
 797
 798         crit_enter();
 799         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 800             unsigned int eflags = read_eflags();
 801             cpu_enable_intr();
 802             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 803                 lwkt_process_ipiq();
 804             }
 805             write_eflags(eflags);
 806         }
 807
 808         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 809                 delivery_mode | vector;
 810         lapic.icr_lo = icr_lo;
 811         crit_exit();
 812         return 0;
 813 }
 814
 815 void
 816 single_apic_ipi(int cpu, int vector, int delivery_mode)
 817 {
 818         u_long  icr_lo;
 819         u_long  icr_hi;
 820
 821         crit_enter();
 822         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 823             unsigned int eflags = read_eflags();
 824             cpu_enable_intr();
 825             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 826                 lwkt_process_ipiq();
 827             }
 828             write_eflags(eflags);
 829         }
 830         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 831         icr_hi |= (CPU_TO_ID(cpu) << 24);
 832         lapic.icr_hi = icr_hi;
 833
 834         /* build ICR_LOW */
 835         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 836             | APIC_DEST_DESTFLD | delivery_mode | vector;
 837
 838         /* write APIC ICR */
 839         lapic.icr_lo = icr_lo;
 840         crit_exit();
 841 }
 842
 843 #if 0
 844
 845 /*
 846  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 847  *
 848  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 849  * to the target, and the scheduler does not 'poll' for IPI messages.
 850  */
 851 int
 852 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 853 {
 854         u_long  icr_lo;
 855         u_long  icr_hi;
 856
 857         crit_enter();
 858         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 859             crit_exit();
 860             return(0);
 861         }
 862         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 863         icr_hi |= (CPU_TO_ID(cpu) << 24);
 864         lapic.icr_hi = icr_hi;
 865
 866         /* build IRC_LOW */
 867         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 868             | APIC_DEST_DESTFLD | delivery_mode | vector;
 869
 870         /* write APIC ICR */
 871         lapic.icr_lo = icr_lo;
 872         crit_exit();
 873         return(1);
 874 }
 875
 876 #endif
 877
 878 /*
 879  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 880  *
 881  * target is a bitmask of destination cpus.  Vector is any
 882  * valid system INT vector.  Delivery mode may be either
 883  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 884  */
 885 void
 886 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 887 {
 888         crit_enter();
 889         while (target) {
 890                 int n = bsfl(target);
 891                 target &= ~(1 << n);
 892                 single_apic_ipi(n, vector, delivery_mode);
 893         }
 894         crit_exit();
 895 }
 896
 897 /*
 898  * Timer code, in development...
 899  *  - suggested by rgrimes@gndrsh.aac.dev.com
 900  */
 901
 902 /*
 903  * Load a 'downcount time' in uSeconds.
 904  */
 905 void
 906 set_apic_timer(int us)
 907 {
 908         u_int count;
 909
 910         /*
 911          * When we reach here, lapic timer's frequency
 912          * must have been calculated as well as the
 913          * divisor (lapic.dcr_timer is setup during the
 914          * divisor calculation).
 915          */
 916         KKASSERT(lapic_timer_freq != 0 &&
 917                  lapic_timer_divisor_idx >= 0);
 918
 919         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
 920         lapic_timer_oneshot(count);
 921 }
 922
 923
 924 /*
 925  * Read remaining time in timer.
 926  */
 927 int
 928 read_apic_timer(void)
 929 {
 930 #if 0
 931         /** XXX FIXME: we need to return the actual remaining time,
 932          *         for now we just return the remaining count.
 933          */
 934 #else
 935         return lapic.ccr_timer;
 936 #endif
 937 }
 938
 939
 940 /*
 941  * Spin-style delay, set delay time in uS, spin till it drains.
 942  */
 943 void
 944 u_sleep(int count)
 945 {
 946         set_apic_timer(count);
 947         while (read_apic_timer())
 948                  /* spin */ ;
 949 }