b60f4970dc39263467e7bcf69fb79791230d327e
[dragonfly.git] / sys / platform / pc32 / apic / mpapic.c
1 /*
2  * Copyright (c) 1996, by Steve Passe
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. The name of the developer may NOT be used to endorse or promote products
11  *    derived from this software without specific prior written permission.
12  *
13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
23  * SUCH DAMAGE.
24  *
25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
27  */
28
29 #include <sys/param.h>
30 #include <sys/systm.h>
31 #include <machine/globaldata.h>
32 #include <machine/smp.h>
33 #include <machine/md_var.h>
34 #include <machine_base/apic/mpapic.h>
35 #include <machine/segments.h>
36 #include <sys/thread2.h>
37
38 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
39
40 /* EISA Edge/Level trigger control registers */
41 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
42 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
43
44 static void     lapic_timer_calibrate(void);
45 static void     lapic_timer_set_divisor(int);
46
47 /*
48  * pointers to pmapped apic hardware.
49  */
50
51 volatile ioapic_t       **ioapic;
52
53 static sysclock_t       lapic_timer_freq;
54 static int              lapic_timer_divisor_idx = -1;
55 static const uint32_t   lapic_timer_divisors[] = {
56         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
57         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
58 };
59 #define APIC_TIMER_NDIVISORS \
60         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
61
62
63 /*
64  * Enable APIC, configure interrupts.
65  */
66 void
67 apic_initialize(boolean_t bsp)
68 {
69         u_int   temp;
70
71         /*
72          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
73          * aggregate interrupt input from the 8259.  The INTA cycle
74          * will be routed to the external controller (the 8259) which
75          * is expected to supply the vector.
76          *
77          * Must be setup edge triggered, active high.
78          *
79          * Disable LVT1 on the APs.  It doesn't matter what delivery
80          * mode we use because we leave it masked.
81          */
82         temp = lapic.lvt_lint0;
83         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
84                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
85         if (mycpu->gd_cpuid == 0)
86                 temp |= APIC_LVT_DM_EXTINT;
87         else
88                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
89         lapic.lvt_lint0 = temp;
90
91         /*
92          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
93          */
94         temp = lapic.lvt_lint1;
95         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
96                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
97         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
98         lapic.lvt_lint1 = temp;
99
100         /*
101          * Mask the apic error interrupt, apic performance counter
102          * interrupt, and the apic timer interrupt.
103          */
104         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
105         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
106         lapic.lvt_timer = lapic.lvt_timer | APIC_LVT_MASKED;
107
108         /*
109          * Set the Task Priority Register as needed.   At the moment allow
110          * interrupts on all cpus (the APs will remain CLId until they are
111          * ready to deal).  We could disable all but IPIs by setting
112          * temp |= TPR_IPI_ONLY for cpu != 0.
113          */
114         temp = lapic.tpr;
115         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
116 #ifndef APIC_IO
117         /*
118          * If we are NOT running the IO APICs, the LAPIC will only be used
119          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
120          */
121         temp |= TPR_IPI_ONLY;
122 #endif
123
124         lapic.tpr = temp;
125
126         /* 
127          * enable the local APIC 
128          */
129         temp = lapic.svr;
130         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
131         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
132
133         /*
134          * Set the spurious interrupt vector.  The low 4 bits of the vector
135          * must be 1111.
136          */
137         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
138                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
139         temp &= ~APIC_SVR_VECTOR;
140         temp |= XSPURIOUSINT_OFFSET;
141
142         lapic.svr = temp;
143
144         /*
145          * Pump out a few EOIs to clean out interrupts that got through
146          * before we were able to set the TPR.
147          */
148         lapic.eoi = 0;
149         lapic.eoi = 0;
150         lapic.eoi = 0;
151
152         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
153                 /*
154                  * Detect the presence of C1E capability mostly on latest
155                  * dual-cores (or future) k8 family.  This feature renders
156                  * the local APIC timer dead, so we disable it by reading
157                  * the Interrupt Pending Message register and clearing both
158                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
159                  * 
160                  * Reference:
161                  *   "BIOS and Kernel Developer's Guide for AMD NPT
162                  *    Family 0Fh Processors"
163                  *   #32559 revision 3.00
164                  */
165                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
166                     (cpu_id & 0x0fff0000) >=  0x00040000) {
167                         uint64_t msr;
168
169                         msr = rdmsr(0xc0010055);
170                         if (msr & 0x18000000)
171                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
172                 }
173         }
174
175         if (bsp)
176                 lapic_timer_calibrate();
177         else
178                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
179
180         if (bootverbose)
181                 apic_dump("apic_initialize()");
182 }
183
184
185 static void
186 lapic_timer_set_divisor(int divisor_idx)
187 {
188         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
189         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
190 }
191
192 static void
193 lapic_timer_oneshot(u_int count)
194 {
195         uint32_t value;
196
197         value = lapic.lvt_timer;
198         value &= ~APIC_LVTT_PERIODIC;
199         lapic.lvt_timer = value;
200         lapic.icr_timer = count;
201 }
202
203 static void
204 lapic_timer_calibrate(void)
205 {
206         sysclock_t value;
207
208         /* Try to calibrate the local APIC timer. */
209         for (lapic_timer_divisor_idx = 0;
210              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
211              lapic_timer_divisor_idx++) {
212                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
213                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
214                 DELAY(2000000);
215                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
216                 if (value != APIC_TIMER_MAX_COUNT)
217                         break;
218         }
219         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
220                 panic("lapic: no proper timer divisor?!\n");
221         lapic_timer_freq = value / 2;
222
223         kprintf("lapic: divisor index %d, frequency %u Hz\n",
224                 lapic_timer_divisor_idx, lapic_timer_freq);
225 }
226
227
228 /*
229  * dump contents of local APIC registers
230  */
231 void
232 apic_dump(char* str)
233 {
234         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
235         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
236                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
237 }
238
239
240 #if defined(APIC_IO)
241
242 /*
243  * IO APIC code,
244  */
245
246 #define IOAPIC_ISA_INTS         16
247 #define REDIRCNT_IOAPIC(A) \
248             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
249
250 static int trigger (int apic, int pin, u_int32_t * flags);
251 static void polarity (int apic, int pin, u_int32_t * flags, int level);
252
253 #define DEFAULT_FLAGS           \
254         ((u_int32_t)            \
255          (IOART_INTMSET |       \
256           IOART_DESTPHY |       \
257           IOART_DELLOPRI))
258
259 #define DEFAULT_ISA_FLAGS       \
260         ((u_int32_t)            \
261          (IOART_INTMSET |       \
262           IOART_TRGREDG |       \
263           IOART_INTAHI |        \
264           IOART_DESTPHY |       \
265           IOART_DELLOPRI))
266
267 void
268 io_apic_set_id(int apic, int id)
269 {
270         u_int32_t ux;
271         
272         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
273         if (((ux & APIC_ID_MASK) >> 24) != id) {
274                 kprintf("Changing APIC ID for IO APIC #%d"
275                        " from %d to %d on chip\n",
276                        apic, ((ux & APIC_ID_MASK) >> 24), id);
277                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
278                 ux |= (id << 24);
279                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
280                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
281                 if (((ux & APIC_ID_MASK) >> 24) != id)
282                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
283                               apic, ux);
284         }
285 }
286
287
288 int
289 io_apic_get_id(int apic)
290 {
291   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
292 }
293   
294
295
296 /*
297  * Setup the IO APIC.
298  */
299
300 extern int      apic_pin_trigger;       /* 'opaque' */
301
302 void
303 io_apic_setup_intpin(int apic, int pin)
304 {
305         int bus, bustype, irq;
306         u_char          select;         /* the select register is 8 bits */
307         u_int32_t       flags;          /* the window register is 32 bits */
308         u_int32_t       target;         /* the window register is 32 bits */
309         u_int32_t       vector;         /* the window register is 32 bits */
310         int             level;
311
312         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
313
314         /*
315          * Always clear an IO APIC pin before [re]programming it.  This is
316          * particularly important if the pin is set up for a level interrupt
317          * as the IOART_REM_IRR bit might be set.   When we reprogram the
318          * vector any EOI from pending ints on this pin could be lost and
319          * IRR might never get reset.
320          *
321          * To fix this problem, clear the vector and make sure it is 
322          * programmed as an edge interrupt.  This should theoretically
323          * clear IRR so we can later, safely program it as a level 
324          * interrupt.
325          */
326         imen_lock();
327
328         flags = io_apic_read(apic, select) & IOART_RESV;
329         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
330         flags |= IOART_DESTPHY | IOART_DELFIXED;
331
332         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
333         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
334
335         vector = 0;
336
337         io_apic_write(apic, select, flags | vector);
338         io_apic_write(apic, select + 1, target);
339
340         imen_unlock();
341
342         /*
343          * We only deal with vectored interrupts here.  ? documentation is
344          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
345          * vs ExTINT, etc.
346          *
347          * This test also catches unconfigured pins.
348          */
349         if (apic_int_type(apic, pin) != 0)
350                 return;
351
352         /*
353          * Leave the pin unprogrammed if it does not correspond to
354          * an IRQ.
355          */
356         irq = apic_irq(apic, pin);
357         if (irq < 0)
358                 return;
359         
360         /* determine the bus type for this pin */
361         bus = apic_src_bus_id(apic, pin);
362         if (bus < 0)
363                 return;
364         bustype = apic_bus_type(bus);
365         
366         if ((bustype == ISA) &&
367             (pin < IOAPIC_ISA_INTS) && 
368             (irq == pin) &&
369             (apic_polarity(apic, pin) == 0x1) &&
370             (apic_trigger(apic, pin) == 0x3)) {
371                 /* 
372                  * A broken BIOS might describe some ISA 
373                  * interrupts as active-high level-triggered.
374                  * Use default ISA flags for those interrupts.
375                  */
376                 flags = DEFAULT_ISA_FLAGS;
377         } else {
378                 /* 
379                  * Program polarity and trigger mode according to 
380                  * interrupt entry.
381                  */
382                 flags = DEFAULT_FLAGS;
383                 level = trigger(apic, pin, &flags);
384                 if (level == 1)
385                         apic_pin_trigger |= (1 << irq);
386                 polarity(apic, pin, &flags, level);
387         }
388         
389         if (bootverbose) {
390                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
391                        apic, pin, irq);
392         }
393
394         /*
395          * Program the appropriate registers.  This routing may be 
396          * overridden when an interrupt handler for a device is
397          * actually added (see register_int(), which calls through
398          * the MACHINTR ABI to set up an interrupt handler/vector).
399          *
400          * The order in which we must program the two registers for
401          * safety is unclear! XXX
402          */
403         imen_lock();
404
405         vector = IDT_OFFSET + irq;                      /* IDT vec */
406         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
407         target |= IOART_HI_DEST_BROADCAST;
408         flags |= io_apic_read(apic, select) & IOART_RESV;
409         io_apic_write(apic, select, flags | vector);
410         io_apic_write(apic, select + 1, target);
411
412         imen_unlock();
413 }
414
415 int
416 io_apic_setup(int apic)
417 {
418         int             maxpin;
419         int             pin;
420
421         if (apic == 0)
422                 apic_pin_trigger = 0;   /* default to edge-triggered */
423
424         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
425         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
426         
427         for (pin = 0; pin < maxpin; ++pin) {
428                 io_apic_setup_intpin(apic, pin);
429         }
430         while (pin < 32) {
431                 if (apic_int_type(apic, pin) >= 0) {
432                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
433                                 " cannot program!\n", apic, pin);
434                 }
435                 ++pin;
436         }
437
438         /* return GOOD status */
439         return 0;
440 }
441 #undef DEFAULT_ISA_FLAGS
442 #undef DEFAULT_FLAGS
443
444
445 #define DEFAULT_EXTINT_FLAGS    \
446         ((u_int32_t)            \
447          (IOART_INTMSET |       \
448           IOART_TRGREDG |       \
449           IOART_INTAHI |        \
450           IOART_DESTPHY |       \
451           IOART_DELLOPRI))
452
453 /*
454  * Setup the source of External INTerrupts.
455  */
456 int
457 ext_int_setup(int apic, int intr)
458 {
459         u_char  select;         /* the select register is 8 bits */
460         u_int32_t flags;        /* the window register is 32 bits */
461         u_int32_t target;       /* the window register is 32 bits */
462         u_int32_t vector;       /* the window register is 32 bits */
463
464         if (apic_int_type(apic, intr) != 3)
465                 return -1;
466
467         target = IOART_HI_DEST_BROADCAST;
468         select = IOAPIC_REDTBL0 + (2 * intr);
469         vector = IDT_OFFSET + intr;
470         flags = DEFAULT_EXTINT_FLAGS;
471
472         io_apic_write(apic, select, flags | vector);
473         io_apic_write(apic, select + 1, target);
474
475         return 0;
476 }
477 #undef DEFAULT_EXTINT_FLAGS
478
479
480 /*
481  * Set the trigger level for an IO APIC pin.
482  */
483 static int
484 trigger(int apic, int pin, u_int32_t * flags)
485 {
486         int     id;
487         int     eirq;
488         int     level;
489         static int intcontrol = -1;
490
491         switch (apic_trigger(apic, pin)) {
492
493         case 0x00:
494                 break;
495
496         case 0x01:
497                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
498                 return 0;
499
500         case 0x03:
501                 *flags |= IOART_TRGRLVL;
502                 return 1;
503
504         case -1:
505         default:
506                 goto bad;
507         }
508
509         if ((id = apic_src_bus_id(apic, pin)) == -1)
510                 goto bad;
511
512         switch (apic_bus_type(id)) {
513         case ISA:
514                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
515                 return 0;
516
517         case EISA:
518                 eirq = apic_src_bus_irq(apic, pin);
519
520                 if (eirq < 0 || eirq > 15) {
521                         kprintf("EISA IRQ %d?!?!\n", eirq);
522                         goto bad;
523                 }
524
525                 if (intcontrol == -1) {
526                         intcontrol = inb(ELCR1) << 8;
527                         intcontrol |= inb(ELCR0);
528                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
529                 }
530
531                 /* Use ELCR settings to determine level or edge mode */
532                 level = (intcontrol >> eirq) & 1;
533
534                 /*
535                  * Note that on older Neptune chipset based systems, any
536                  * pci interrupts often show up here and in the ELCR as well
537                  * as level sensitive interrupts attributed to the EISA bus.
538                  */
539
540                 if (level)
541                         *flags |= IOART_TRGRLVL;
542                 else
543                         *flags &= ~IOART_TRGRLVL;
544
545                 return level;
546
547         case PCI:
548                 *flags |= IOART_TRGRLVL;
549                 return 1;
550
551         case -1:
552         default:
553                 goto bad;
554         }
555
556 bad:
557         panic("bad APIC IO INT flags");
558 }
559
560
561 /*
562  * Set the polarity value for an IO APIC pin.
563  */
564 static void
565 polarity(int apic, int pin, u_int32_t * flags, int level)
566 {
567         int     id;
568
569         switch (apic_polarity(apic, pin)) {
570
571         case 0x00:
572                 break;
573
574         case 0x01:
575                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
576                 return;
577
578         case 0x03:
579                 *flags |= IOART_INTALO;
580                 return;
581
582         case -1:
583         default:
584                 goto bad;
585         }
586
587         if ((id = apic_src_bus_id(apic, pin)) == -1)
588                 goto bad;
589
590         switch (apic_bus_type(id)) {
591         case ISA:
592                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
593                 return;
594
595         case EISA:
596                 /* polarity converter always gives active high */
597                 *flags &= ~IOART_INTALO;
598                 return;
599
600         case PCI:
601                 *flags |= IOART_INTALO;
602                 return;
603
604         case -1:
605         default:
606                 goto bad;
607         }
608
609 bad:
610         panic("bad APIC IO INT flags");
611 }
612
613
614 /*
615  * Print contents of apic_imen.
616  */
617 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
618 void
619 imen_dump(void)
620 {
621         int x;
622
623         kprintf("SMP: enabled INTs: ");
624         for (x = 0; x < 24; ++x)
625                 if ((apic_imen & (1 << x)) == 0)
626                         kprintf("%d, ", x);
627         kprintf("apic_imen: 0x%08x\n", apic_imen);
628 }
629
630
631 /*
632  * Inter Processor Interrupt functions.
633  */
634
635 #endif  /* APIC_IO */
636
637 /*
638  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
639  *
640  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
641  *  vector is any valid SYSTEM INT vector
642  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
643  *
644  * A backlog of requests can create a deadlock between cpus.  To avoid this
645  * we have to be able to accept IPIs at the same time we are trying to send
646  * them.  The critical section prevents us from attempting to send additional
647  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
648  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
649  * to occur but fortunately it does not happen too often.
650  */
651 int
652 apic_ipi(int dest_type, int vector, int delivery_mode)
653 {
654         u_long  icr_lo;
655
656         crit_enter();
657         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
658             unsigned int eflags = read_eflags();
659             cpu_enable_intr();
660             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
661                 lwkt_process_ipiq();
662             }
663             write_eflags(eflags);
664         }
665
666         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type | 
667                 delivery_mode | vector;
668         lapic.icr_lo = icr_lo;
669         crit_exit();
670         return 0;
671 }
672
673 void
674 single_apic_ipi(int cpu, int vector, int delivery_mode)
675 {
676         u_long  icr_lo;
677         u_long  icr_hi;
678
679         crit_enter();
680         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
681             unsigned int eflags = read_eflags();
682             cpu_enable_intr();
683             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
684                 lwkt_process_ipiq();
685             }
686             write_eflags(eflags);
687         }
688         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
689         icr_hi |= (CPU_TO_ID(cpu) << 24);
690         lapic.icr_hi = icr_hi;
691
692         /* build ICR_LOW */
693         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
694             | APIC_DEST_DESTFLD | delivery_mode | vector;
695
696         /* write APIC ICR */
697         lapic.icr_lo = icr_lo;
698         crit_exit();
699 }
700
701 #if 0   
702
703 /*
704  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
705  *
706  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
707  * to the target, and the scheduler does not 'poll' for IPI messages.
708  */
709 int
710 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
711 {
712         u_long  icr_lo;
713         u_long  icr_hi;
714
715         crit_enter();
716         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
717             crit_exit();
718             return(0);
719         }
720         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
721         icr_hi |= (CPU_TO_ID(cpu) << 24);
722         lapic.icr_hi = icr_hi;
723
724         /* build IRC_LOW */
725         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
726             | APIC_DEST_DESTFLD | delivery_mode | vector;
727
728         /* write APIC ICR */
729         lapic.icr_lo = icr_lo;
730         crit_exit();
731         return(1);
732 }
733
734 #endif
735
736 /*
737  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
738  *
739  * target is a bitmask of destination cpus.  Vector is any
740  * valid system INT vector.  Delivery mode may be either
741  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
742  */
743 void
744 selected_apic_ipi(u_int target, int vector, int delivery_mode)
745 {
746         crit_enter();
747         while (target) {
748                 int n = bsfl(target);
749                 target &= ~(1 << n);
750                 single_apic_ipi(n, vector, delivery_mode);
751         }
752         crit_exit();
753 }
754
755 /*
756  * Timer code, in development...
757  *  - suggested by rgrimes@gndrsh.aac.dev.com
758  */
759
760 /*
761  * Load a 'downcount time' in uSeconds.
762  */
763 void
764 set_apic_timer(int us)
765 {
766         u_int count;
767
768         /*
769          * When we reach here, lapic timer's frequency
770          * must have been calculated as well as the
771          * divisor (lapic.dcr_timer is setup during the
772          * divisor calculation).
773          */
774         KKASSERT(lapic_timer_freq != 0 &&
775                  lapic_timer_divisor_idx >= 0);
776
777         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
778         lapic_timer_oneshot(count);
779 }
780
781
782 /*
783  * Read remaining time in timer.
784  */
785 int
786 read_apic_timer(void)
787 {
788 #if 0
789         /** XXX FIXME: we need to return the actual remaining time,
790          *         for now we just return the remaining count.
791          */
792 #else
793         return lapic.ccr_timer;
794 #endif
795 }
796
797
798 /*
799  * Spin-style delay, set delay time in uS, spin till it drains.
800  */
801 void
802 u_sleep(int count)
803 {
804         set_apic_timer(count);
805         while (read_apic_timer())
806                  /* spin */ ;
807 }