kernel - SMP - "Fix AP #%d (PHY# %d) failed" issues
[dragonfly.git] / sys / platform / pc64 / apic / apicreg.h
1 /*
2  * Copyright (c) 2003,2004,2008 The DragonFly Project.  All rights reserved.
3  * 
4  * This code is derived from software contributed to The DragonFly Project
5  * by Matthew Dillon <dillon@backplane.com>
6  * 
7  * Redistribution and use in source and binary forms, with or without
8  * modification, are permitted provided that the following conditions
9  * are met:
10  * 
11  * 1. Redistributions of source code must retain the above copyright
12  *    notice, this list of conditions and the following disclaimer.
13  * 2. Redistributions in binary form must reproduce the above copyright
14  *    notice, this list of conditions and the following disclaimer in
15  *    the documentation and/or other materials provided with the
16  *    distribution.
17  * 3. Neither the name of The DragonFly Project nor the names of its
18  *    contributors may be used to endorse or promote products derived
19  *    from this software without specific, prior written permission.
20  * 
21  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
22  * ``AS IS'' AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
23  * LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
24  * FOR A PARTICULAR PURPOSE ARE DISCLAIMED.  IN NO EVENT SHALL THE
25  * COPYRIGHT HOLDERS OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
26  * INCIDENTAL, SPECIAL, EXEMPLARY OR CONSEQUENTIAL DAMAGES (INCLUDING,
27  * BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
28  * LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED
29  * AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY,
30  * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT
31  * OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
32  * SUCH DAMAGE.
33  * 
34  * Copyright (c) 1996, by Peter Wemm and Steve Passe, All rights reserved.
35  *
36  * Redistribution and use in source and binary forms, with or without
37  * modification, are permitted provided that the following conditions
38  * are met:
39  * 1. Redistributions of source code must retain the above copyright
40  *    notice, this list of conditions and the following disclaimer.
41  * 2. The name of the developer may NOT be used to endorse or promote products
42  *    derived from this software without specific prior written permission.
43  *
44  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
45  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
46  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
47  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
48  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
49  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
50  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
51  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
52  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
53  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
54  * SUCH DAMAGE.
55  *
56  * $FreeBSD: src/sys/i386/include/apic.h,v 1.14.2.2 2003/03/21 21:46:15 jhb Exp $
57  * $DragonFly: src/sys/platform/pc64/apic/apicreg.h,v 1.1 2008/08/29 17:07:12 dillon Exp $
58  */
59
60 #ifndef _MACHINE_APICREG_H_
61 #define _MACHINE_APICREG_H_
62
63 /*
64  * Local && I/O APIC definitions for Pentium P54C+ Built-in APIC.
65  *
66  * A per-cpu APIC resides in memory location 0xFEE00000.
67  *
68  *                31 ... 24   23 ... 16   15 ... 8     7 ... 0
69  *              +-----------+-----------+-----------+-----------+
70  * 0000         |           |           |           |           |
71  * 0010         |           |           |           |           |
72  *              +-----------+-----------+-----------+-----------+
73  *
74  *              +-----------+-----------+-----------+-----------+
75  * 0020 ID      |     | ID  |           |           |           | RW
76  *              +-----------+-----------+-----------+-----------+
77  *
78  *                  The physical APIC ID is used with physical interrupt
79  *                  delivery modes.
80  *
81  *              +-----------+-----------+-----------+-----------+
82  * 0030 VER     |           |           |           |           |
83  *              +-----------+-----------+-----------+-----------+
84  * 0040         |           |           |           |           |
85  * 0050         |           |           |           |           |
86  * 0060         |           |           |           |           |
87  * 0070         |           |           |           |           |
88  *              +-----------+-----------+-----------+-----------+
89  * 0080 TPR     |           |           |           | PRIO SUBC |
90  * 0090 APR     |           |           |           |           |
91  * 00A0 PPR     |           |           |           |           |
92  *              +-----------+-----------+-----------+-----------+
93  *
94  *                  The Task Priority Register provides a priority threshold
95  *                  mechanism for interrupting the processor.  Only interrupts
96  *                  with a higher priority then that specified in the TPR will
97  *                  be served.   Other interrupts are recorded and serviced
98  *                  as soon as the TPR value decreases enough to allow that
99  *                  (unless EOId by another APIC).
100  *
101  *                  PRIO (7:4).  Main priority.  If 15 the APIC will not
102  *                               accept any interrupts.
103  *                  SUBC (3:0)   Sub priority.  See APR/PPR.
104  *
105  *
106  *                  The Processor Priority Register determines whether a
107  *                  pending interrupt can be dispensed to the processor.  ISRV
108  *                  Is the vector of the highest priority ISR bit set or
109  *                  zero if no ISR bit is set.
110  *
111  *                  IF TPR[7:4] >= ISRV[7:4]
112  *                      PPR[7:0] = TPR[7:0]
113  *                  ELSE
114  *                      PPR[7:0] = ISRV[7:4].000
115  *                      
116  *                  The Arbitration Priority Register holds the current
117  *                  lowest priority of the procsesor, a value used during
118  *                  lowest-priority arbitration.
119  *
120  *                  IF (TPR[7:4] >= IRRV[7:4] AND TPR[7:4] > ISRV[7:4])
121  *                      APR[7:0] = TPR[7:0]
122  *                  ELSE
123  *                      APR[7:4] = max((TPR[7:4]&ISRV[7:4]),IRRV[7:4]).000
124  *                  
125  *              +-----------+-----------+-----------+-----------+
126  * 00B0 EOI     |           |           |           |           |
127  *              +-----------+-----------+-----------+-----------+
128  * 00C0         |           |           |           |           |
129  *              +-----------+-----------+-----------+-----------+
130  * 00D0 LDR     |LOG APICID |           |           |           |
131  *              +-----------+-----------+-----------+-----------+
132  * 00E0 DFR     |MODEL|     |           |           |           |
133  *              +-----------+-----------+-----------+-----------+
134  *
135  *                  The logical APIC ID is used with logical interrupt
136  *                  delivery modes.  Interpretation of logical destination
137  *                  information depends on the MODEL bits in the Destination
138  *                  Format Regiuster.  
139  *
140  *                  MODEL=1111 FLAT MODEL - The MDA is interpreted as
141  *                                          a decoded address.  By setting
142  *                                          one bit in the LDR for each
143  *                                          local apic 8 APICs can coexist.
144  *
145  *                  MODEL=0000 CLUSTER MODEL - 
146  *
147  *                31 ... 24   23 ... 16   15 ... 8     7 ... 0
148  *              +-----------+-----------+-----------+-----------+
149  * 00F0 SVR     |           |           |       FE  |  vvvvvvvv |
150  *              +-----------+-----------+-----------+-----------+
151  *
152  *                  Spurious interrupt vector register.  The 4 low
153  *                  vector bits must be programmed to 1111, e.g.
154  *                  vvvv1111.
155  *
156  *                  E - LAPIC enable (0 = disable, 1 = enable)
157  *
158  *                  F - Focus processor disable (1 = disable, 0 = enable)
159  *
160  *                  NOTE: The handler for the spurious interrupt vector
161  *                  should *NOT* issue an EOI because the spurious 
162  *                  interrupt does not effect the ISR.
163  *
164  *              +-----------+-----------+-----------+-----------+
165  * 0100-0170 ISR|           |           |           |           |
166  * 0180-01F0 TMR|           |           |           |           |
167  * 0200-0270 IRR|           |           |           |           |
168  *              +-----------+-----------+-----------+-----------+
169  *
170  *                  These registers represent 256 bits, one bit for each
171  *                  possible interrupt.  Interrupts 0-15 are reserved so
172  *                  bits 0-15 are also reserved.
173  *
174  *                  TMR - Trigger mode register.  Upon acceptance of an int
175  *                        the corresponding bit is cleared for edge-trig and
176  *                        set for level-trig.  If the TMR bit is set (level),
177  *                        the local APIC sends an EOI to all I/O APICs as
178  *                        a result of software issuing an EOI command.
179  *                        
180  *                  IRR - Interrupt Request Register.  Contains active
181  *                        interrupt requests that have been accepted but not
182  *                        yet dispensed by the current local APIC.  The bit is
183  *                        cleared and the corresponding ISR bit is set when
184  *                        the INTA cycle is issued.
185  *
186  *                  ISR - Interrupt In-Service register.  Interrupt has been
187  *                        delivered but not yet fully serviced.  Cleared when
188  *                        an EOI is issued from the processor.  An EOI will
189  *                        also send an EOI to all I/O APICs if TMR was set.
190  *
191  *              +-----------+-----------+-----------+-----------+
192  * 0280 ESR     |           |           |           |           |
193  * 0290-02F0    |           |           |           |           |
194  *              +--FEDCBA98-+--76543210-+--FEDCBA98-+-----------+
195  * 0300 ICR_LO  |           |      XX   |  TL SDMMM | vector    |
196  * 0310 ICR_HI  | DEST FIELD|           |           |           |
197  *              +-----------+-----------+-----------+-----------+
198  *
199  *                  The interrupt command register.  Generally speaking
200  *                  writing to ICR_LO initiates a command.  All fields
201  *                  are R/W except the 'S' (delivery status) field, which
202  *                  is read-only.  When
203  *      
204  *
205  *                      XX:     Destination Shorthand field:
206  *
207  *                              00      Use Destination field
208  *                              01      Self only.  Dest field ignored.
209  *                              10      All including self (uses a 
210  *                                      destination field of 0x0F)
211  *                              11      All excluding self (uses a
212  *                                      destination field of 0x0F)
213  *
214  *                      T:      1 = Level 0 = Edge Trigger modde, used for
215  *                              the INIT level de-assert delivery mode only
216  *                              to de-assert a request.
217  *
218  *                      L:      0 = De-Assert, 1 = Assert.  Always write as
219  *                              1 when initiating a new command.  Can only
220  *                              write as 0 for INIT mode de-assertion of
221  *                              command.
222  *
223  *                      S:      1 = Send Pending.  Interrupt has been injected
224  *                              but APIC has not yet accepted it.
225  *
226  *                      D:      0=physical 1=logical.  In physical mode
227  *                              only 24-27 of DEST FIELD is used from ICR_HI.
228  *
229  *                      MMM:    000 Fixed. Deliver to all processors according
230  *                                  to the ICR.  Always treated as edge trig.
231  *
232  *                              001 Lowest Priority.  Deliver to just the
233  *                                  processor running at the lowest priority.
234  *
235  *                              010 SMI.  The vector must be 00B.  Only edge
236  *                                  triggered is allowed.  The vector field
237  *                                  must be programmed to zero (huh?).
238  *
239  *                              011 <reserved>
240  *
241  *                              100 NMI.  Deliver as an NMI to all processors
242  *                                  listed in the destination field.  The
243  *                                  vector is ignored.  Alawys treated as 
244  *                                  edge triggered.
245  *
246  *                              101 INIT.  Deliver as an INIT signal to all
247  *                                  processors (like FIXED).  Vector is ignored
248  *                                  and it is always edge-triggered.
249  *
250  *                              110 Start Up.  Sends a special message between
251  *                                  cpus.  the vector contains a start-up
252  *                                  address for MP boot protocol.
253  *                                  Always edge triggered.  Note: a startup
254  *                                  int is not automatically tried in case of
255  *                                  failure.
256  *
257  *                              111 <reserved>
258  *
259  *              +-----------+--------10-+--FEDCBA98-+-----------+
260  * 0320 LTIMER  |           |        TM |  ---S---- | vector    |
261  * 0330         |           |           |           |           |
262  *              +-----------+--------10-+--FEDCBA98-+-----------+
263  * 0340 LVPCINT |           |        -M |  ---S-MMM | vector    |
264  * 0350 LVINT0  |           |        -M |  LRPS-MMM | vector    |
265  * 0360 LVINT1  |           |        -M |  LRPS-MMM | vector    |
266  * 0370 LVERROR |           |        -M |  -------- | vector    |
267  *              +-----------+-----------+-----------+-----------+
268  *
269  *                      T:      1 = periodic, 0 = one-shot
270  *
271  *                      M:      1 = masked
272  *
273  *                      L:      1 = level, 0 = edge
274  *
275  *                      R:      For level triggered only, set to 1 when a
276  *                              level int is accepted, cleared by EOI.
277  *
278  *                      P:      Pin Polarity 0 = Active High, 1 = Active Low
279  *
280  *                      S:      1 = Send Pending.  Interrupt has been injected
281  *                              but APIC has not yet accepted it.
282  *
283  *                      MMM     000 = Fixed     deliver to cpu according to LVT
284  *
285  *                      MMM     100 = NMI       deliver as an NMI.  Always edge
286  *
287  *                      MMM     111 = ExtInt    deliver from 8259, routes INTA
288  *                                              bus cycle to external
289  *                                              controller.  Controller is 
290  *                                              expected to supply vector.
291  *                                              Always level.
292  *
293  *              +-----------+-----------+-----------+-----------+
294  * 0380 TMR_ICR |           |           |           |           |
295  * 0390 TMR_CCR |           |           |           |           |
296  *              +-----------+-----------+-----------+-----------+
297  *
298  *              The timer initial count register and current count
299  *              register (32 bits)
300  *
301  *              +-----------+-----------+-----------+-----------+
302  * 03A0         |           |           |           |           |
303  * 03B0         |           |           |           |           |
304  * 03C0         |           |           |           |           |
305  * 03D0         |           |           |           |           |
306  *              +-----------+-----------+-----------+-----------+
307  * 03E0 TMR_DCR |           |           |           |      d-dd |
308  *              +-----------+-----------+-----------+-----------+
309  *
310  *              The timer divide configuration register.  d-dd is:
311  *
312  *              0000 - divide by 2
313  *              0001 - divide by 4
314  *              0010 - divide by 8
315  *              0011 - divide by 16
316  *              1000 - divide by 32
317  *              1001 - divide by 64
318  *              1010 - divide by 128
319  *              1011 - divide by 1
320  *
321  *      NOTE ON EOI: Upon receiving an EOI the APIC clears the highest priority
322  *      interrupt in the ISR and selects the next highest priority interrupt
323  *      for posting to the CPU.  If the interrupt being EOId was level
324  *      triggered the APIC will send an EOI to all I/O APICs.  For the moment
325  *      you can write garbage to the EOI register but for future compatibility
326  *      0 should be written.
327  */
328
329 #ifndef LOCORE
330 #include <sys/types.h>
331
332 #define PAD3    int : 32; int : 32; int : 32
333 #define PAD4    int : 32; int : 32; int : 32; int : 32
334
335 struct LAPIC {
336         /* reserved */          PAD4;
337         /* reserved */          PAD4;
338         u_int32_t id;           PAD3;   /* 0020 R/W */
339         u_int32_t version;      PAD3;   /* 0030 RO */
340         /* reserved */          PAD4;
341         /* reserved */          PAD4;
342         /* reserved */          PAD4;
343         /* reserved */          PAD4;
344         u_int32_t tpr;          PAD3;
345         u_int32_t apr;          PAD3;
346         u_int32_t ppr;          PAD3;
347         u_int32_t eoi;          PAD3;
348         /* reserved */          PAD4;
349         u_int32_t ldr;          PAD3;
350         u_int32_t dfr;          PAD3;
351         u_int32_t svr;          PAD3;
352         u_int32_t isr0;         PAD3;
353         u_int32_t isr1;         PAD3;
354         u_int32_t isr2;         PAD3;
355         u_int32_t isr3;         PAD3;
356         u_int32_t isr4;         PAD3;
357         u_int32_t isr5;         PAD3;
358         u_int32_t isr6;         PAD3;
359         u_int32_t isr7;         PAD3;
360         u_int32_t tmr0;         PAD3;
361         u_int32_t tmr1;         PAD3;
362         u_int32_t tmr2;         PAD3;
363         u_int32_t tmr3;         PAD3;
364         u_int32_t tmr4;         PAD3;
365         u_int32_t tmr5;         PAD3;
366         u_int32_t tmr6;         PAD3;
367         u_int32_t tmr7;         PAD3;
368         u_int32_t irr0;         PAD3;
369         u_int32_t irr1;         PAD3;
370         u_int32_t irr2;         PAD3;
371         u_int32_t irr3;         PAD3;
372         u_int32_t irr4;         PAD3;
373         u_int32_t irr5;         PAD3;
374         u_int32_t irr6;         PAD3;
375         u_int32_t irr7;         PAD3;
376         u_int32_t esr;          PAD3;
377         /* reserved */          PAD4;
378         /* reserved */          PAD4;
379         /* reserved */          PAD4;
380         /* reserved */          PAD4;
381         /* reserved */          PAD4;
382         /* reserved */          PAD4;
383         /* reserved */          PAD4;
384         u_int32_t icr_lo;       PAD3;
385         u_int32_t icr_hi;       PAD3;
386         u_int32_t lvt_timer;    PAD3;
387         /* reserved */          PAD4;
388         u_int32_t lvt_pcint;    PAD3;
389         u_int32_t lvt_lint0;    PAD3;
390         u_int32_t lvt_lint1;    PAD3;
391         u_int32_t lvt_error;    PAD3;
392         u_int32_t icr_timer;    PAD3;
393         u_int32_t ccr_timer;    PAD3;
394         /* reserved */          PAD4;
395         /* reserved */          PAD4;
396         /* reserved */          PAD4;
397         /* reserved */          PAD4;
398         u_int32_t dcr_timer;    PAD3;
399         /* reserved */          PAD4;
400 };
401
402 typedef struct LAPIC lapic_t;
403
404 /******************************************************************************
405  * I/O APIC structure
406  */
407
408 struct IOAPIC {
409         u_int32_t ioregsel;     PAD3;
410         u_int32_t iowin;        PAD3;
411 };
412
413 typedef struct IOAPIC ioapic_t;
414
415 #undef PAD4
416 #undef PAD3
417
418 #endif  /* !LOCORE */
419
420
421 /******************************************************************************
422  * various code 'logical' values
423  */
424
425 /*
426  * TPR loads to prioritize which cpu grabs an interrupt
427  *
428  * (note: some fields of the TPR are reserved)
429  */
430 #define LOPRIO_LEVEL            0x00000010      /* TPR of CPU accepting INTs */
431 #define ALLHWI_LEVEL            0x00000000      /* TPR of CPU grabbing INTs */
432
433 /******************************************************************************
434  * LOCAL APIC defines
435  */
436
437 /*
438  * default physical location for the LOCAL (CPU) APIC
439  */
440 #define DEFAULT_APIC_BASE       0xfee00000
441
442 /*
443  * lapic.id (rw)
444  */
445 #define APIC_ID_MASK            0xff000000
446 #define APIC_ID_SHIFT           24
447 #define APIC_ID_CLUSTER         0xf0
448 #define APIC_ID_CLUSTER_ID      0x0f
449 #define APIC_MAX_CLUSTER        0xe
450 #define APIC_MAX_INTRACLUSTER_ID 3
451 #define APIC_ID_CLUSTER_SHIFT   4
452
453 /*
454  * lapic.ver (ro)
455  */
456 #define APIC_VER_VERSION        0x000000ff
457 #define APIC_VER_MAXLVT         0x00ff0000
458 #define MAXLVTSHIFT             16
459
460 /*
461  * lapic.ldr (rw)
462  */
463 #define APIC_LDR_RESERVED       0x00ffffff
464
465 /*
466  * lapic.dfr (rw)
467  *
468  * The logical APIC ID is used with logical interrupt
469  * delivery modes.  Interpretation of logical destination
470  * information depends on the MODEL bits in the Destination
471  * Format Regiuster.
472  *
473  * MODEL=1111 FLAT MODEL - The MDA is interpreted as
474  *                         a decoded address.  By setting
475  *                         one bit in the LDR for each
476  *                         local apic 8 APICs can coexist.
477  *  
478  * MODEL=0000 CLUSTER MODEL -
479  */
480 #define APIC_DFR_RESERVED       0x0fffffff
481 #define APIC_DFR_MODEL_MASK     0xf0000000
482 #define APIC_DFR_MODEL_FLAT     0xf0000000
483 #define APIC_DFR_MODEL_CLUSTER  0x00000000
484
485 /*
486  * lapic.svr
487  *
488  * Contains the spurious interrupt vector and bits to enable/disable
489  * the local apic and focus processor.
490  */
491 #define APIC_SVR_VECTOR         0x000000ff
492 #define APIC_SVR_ENABLE         0x00000100
493 #define APIC_SVR_FOCUS_DISABLE  0x00000200
494
495 /*
496  * lapic.tpr
497  *
498  *    PRIO (7:4).  Main priority.  If 15 the APIC will not
499  *               accept any interrupts.
500  *    SUBC (3:0)         Sub priority.  See APR/PPR.
501  */
502 #define APIC_TPR_PRIO           0x000000ff
503 #define APIC_TPR_INT            0x000000f0
504 #define APIC_TPR_SUB            0x0000000f
505
506 /*
507  * lapic.icr_lo   -------- ----XXRR TL-SDMMM vvvvvvvv
508  * 
509  *      The interrupt command register.  Generally speaking
510  *      writing to ICR_LO initiates a command.  All fields
511  *      are R/W except the 'S' (delivery status) field, which
512  *      is read-only.  When
513  *              
514  *      XX:     Destination Shorthand field:
515  *
516  *              00 -    Use Destination field
517  *              01 -    Self only.  Dest field ignored.
518  *              10 -    All including self (uses a
519  *                      destination field of 0x0F)
520  *              11 -    All excluding self (uses a
521  *                      destination field of 0x0F)
522  *
523  *      RR:     RR mode (? needs documentation)
524  *                  
525  *      T:      1 = Level 0 = Edge Trigger modde, used for
526  *              the INIT level de-assert delivery mode only
527  *              to de-assert a request.
528  * 
529  *      L:      0 = De-Assert, 1 = Assert.  Always write as
530  *              1 when initiating a new command.  Can only
531  *              write as 0 for INIT mode de-assertion of
532  *              command.
533  *
534  *      S:      1 = Send Pending.  Interrupt has been injected but the APIC
535  *              has not yet accepted it.
536  * 
537  *      D:      0 = physical 1 = logical.  In physical mode only bits 24-27
538  *              of the DEST field is used from ICR_HI.
539  *
540  *      MMM:    Delivery mode
541  *
542  *              000 - Fixed.  Deliver to all processors according to the
543  *                    ICR.  Always treated as edge triggered.
544  *
545  *              001 - Lowest Priority.  Deliver to just the processor
546  *                    running at the lowest priority.
547  *
548  *              010 - SMI.  The vector must be 00B.  Only edge triggered
549  *                    is allowed.  The vector field must be programmed to
550  *                    0 (huh?)
551  *
552  *              011 - RR Delivery mode (?? needs documentation).
553  *
554  *              100 - NMI.  Deliver as an NMI to all processors listed in
555  *                    the destination field.  The vector is ignored.  Always
556  *                    treated as edge triggered.
557  *
558  *              101 - INIT.  Deliver as an INIT signal to all processors
559  *                    (like FIXED) according to the ICR.  The vector is
560  *                    ignored and delivery is always edge-triggered.
561  *
562  *              110 - Startup.  Send a special message between cpus.  The
563  *                    vector contains a startup address for the MP boot
564  *                    protocol.  Always edge triggered.  Note: a startup
565  *                    interrupt is not automatically tried in case of failure.
566  *
567  *              111 - <reserved>
568  */
569 #define APIC_VECTOR_MASK        0x000000ff
570
571 #define APIC_DELMODE_MASK       0x00000700
572 #define APIC_DELMODE_FIXED      0x00000000
573 #define APIC_DELMODE_LOWPRIO    0x00000100
574 #define APIC_DELMODE_SMI        0x00000200
575 #define APIC_DELMODE_RR         0x00000300
576 #define APIC_DELMODE_NMI        0x00000400
577 #define APIC_DELMODE_INIT       0x00000500
578 #define APIC_DELMODE_STARTUP    0x00000600
579 #define APIC_DELMODE_RESV7      0x00000700
580
581 #define APIC_DESTMODE_MASK      0x00000800
582 #define APIC_DESTMODE_PHY       0x00000000
583 #define APIC_DESTMODE_LOG       0x00000800
584
585 #define APIC_DELSTAT_MASK       0x00001000
586 #define APIC_DELSTAT_IDLE       0x00000000
587 #define APIC_DELSTAT_PEND       0x00001000
588
589 #define APIC_LEVEL_MASK         0x00004000
590 #define APIC_LEVEL_DEASSERT     0x00000000
591 #define APIC_LEVEL_ASSERT       0x00004000
592
593 #define APIC_TRIGMOD_MASK       0x00008000
594 #define APIC_TRIGMOD_EDGE       0x00000000
595 #define APIC_TRIGMOD_LEVEL      0x00008000
596
597 #define APIC_RRSTAT_MASK        0x00030000
598 #define APIC_RRSTAT_INVALID     0x00000000
599 #define APIC_RRSTAT_INPROG      0x00010000
600 #define APIC_RRSTAT_VALID       0x00020000
601 #define APIC_RRSTAT_RESV        0x00030000
602
603 #define APIC_DEST_MASK          0x000c0000
604 #define APIC_DEST_DESTFLD       0x00000000
605 #define APIC_DEST_SELF          0x00040000
606 #define APIC_DEST_ALLISELF      0x00080000
607 #define APIC_DEST_ALLESELF      0x000c0000
608
609 #define APIC_ICRLO_RESV_MASK    0xfff02000
610
611 /*
612  * lapic.icr_hi
613  */
614 #define APIC_ICRH_ID_MASK       APIC_ID_MASK
615
616 /*
617  * lapic.lvt_timer
618  * lapic.lvt_pcint
619  * lapic.lvt_lint0
620  * lapic.lvt_lint1
621  * lapic.lvt_error
622  *
623  *              +-----------+--------10-+--FEDCBA98-+-----------+
624  * 0320 LTIMER  |           |        TM |  ---S---- | vector    |
625  * 0330         |           |           |           |           |
626  *              +-----------+--------10-+--FEDCBA98-+-----------+
627  * 0340 LVPCINT |           |        -M |  ---S-MMM | vector    |
628  * 0350 LVINT0  |           |        -M |  LRPS-MMM | vector    |
629  * 0360 LVINT1  |           |        -M |  LRPS-MMM | vector    |
630  * 0370 LVERROR |           |        -M |  -------- | vector    |
631  *              +-----------+-----------+-----------+-----------+
632  *
633  *                      T:      1 = periodic, 0 = one-shot
634  *                              (LTIMER only)
635  *
636  *                      M:      1 = masked
637  *
638  *                      L:      1 = level, 0 = edge
639  *                              (LVINT0/1 only)
640  *
641  *                      R:      For level triggered only, set to 1 when a
642  *                              level int is accepted, cleared by EOI.
643  *                              (LVINT0/1 only)
644  *
645  *                      P:      Pin Polarity 0 = Active High, 1 = Active Low
646  *                              (LVINT0/1 only)
647  *
648  *                      S:      1 = Send Pending.  Interrupt has been injected
649  *                              but APIC has not yet accepted it.
650  *
651  *                      MMM     000 = Fixed     deliver to cpu according to LVT
652  *
653  *                      MMM     100 = NMI       deliver as an NMI.  Always edge
654  *
655  *                      MMM     111 = ExtInt    deliver from 8259, routes INTA
656  *                                              bus cycle to external
657  *                                              controller.  Controller is 
658  *                                              expected to supply vector.
659  *                                              Always level.
660  */
661 #define APIC_LVT_VECTOR         0x000000ff
662
663 #define APIC_LVT_DM_MASK        0x00000700
664 #define APIC_LVT_DM_FIXED       0x00000000
665 #define APIC_LVT_DM_NMI         0x00000400
666 #define APIC_LVT_DM_EXTINT      0x00000700
667
668 #define APIC_LVT_DS             0x00001000      /* (S) Send Pending */
669 #define APIC_LVT_POLARITY_MASK  0x00002000
670 #define APIC_LVT_POLARITY_LO    0x00002000      /* (P) Pin Polarity */
671 #define APIC_LVT_POLARITY_HI    0x00000000
672 #define APIC_LVT_LEVELSTATUS    0x00004000      /* (R) level trig status */
673 #define APIC_LVT_TRIG_MASK      0x00008000
674 #define APIC_LVT_LEVELTRIG      0x00008000      /* (L) 1 = level, 0 = edge */
675 #define APIC_LVT_MASKED         0x00010000      /* (M) 1 = masked */
676
677 /*
678  * lapic.lvt_timer
679  */
680 #define APIC_LVTT_VECTOR        APIC_LVT_VECTOR
681 #define APIC_LVTT_DS            APIC_LVT_DS
682 #define APIC_LVTT_MASKED        APIC_LVT_MASKED
683 #define APIC_LVTT_PERIODIC      0x00020000
684
685 #define APIC_TIMER_MAX_COUNT    0xffffffff
686
687 /*
688  * lapic.icr_timer - initial count register (32 bits)
689  * lapic.ccr_timer - current count register (32 bits)
690  */
691
692 /*
693  * lapic.dcr_timer - timer divider register
694  *
695  * d0dd
696  *
697  *      0000 - divide by 2
698  *      0001 - divide by 4
699  *      0010 - divide by 8
700  *      0011 - divide by 16
701  *      1000 - divide by 32
702  *      1001 - divide by 64
703  *      1010 - divide by 128
704  *      1011 - divide by 1
705  */
706 #define APIC_TDCR_2             0x00
707 #define APIC_TDCR_4             0x01
708 #define APIC_TDCR_8             0x02
709 #define APIC_TDCR_16            0x03
710 #define APIC_TDCR_32            0x08
711 #define APIC_TDCR_64            0x09
712 #define APIC_TDCR_128           0x0a
713 #define APIC_TDCR_1             0x0b
714
715 /*
716  * fields in IRR
717  * ISA INTerrupts are in bits 16-31 of the 1st IRR register.
718  * these masks DON'T EQUAL the isa IRQs of the same name.
719  */
720 #define APIC_IRQ0               0
721 #define APIC_IRQ1               1
722 #define APIC_IRQ2               2
723 #define APIC_IRQ3               3
724 #define APIC_IRQ4               4
725 #define APIC_IRQ5               5
726 #define APIC_IRQ6               6
727 #define APIC_IRQ7               7
728 #define APIC_IRQ8               8
729 #define APIC_IRQ9               9
730 #define APIC_IRQ10              10
731 #define APIC_IRQ11              11
732 #define APIC_IRQ12              12
733 #define APIC_IRQ13              13
734 #define APIC_IRQ14              14
735 #define APIC_IRQ15              15
736 #define APIC_IRQ16              16
737 #define APIC_IRQ17              17
738 #define APIC_IRQ18              18
739 #define APIC_IRQ19              19
740 #define APIC_IRQ20              20
741 #define APIC_IRQ21              21
742 #define APIC_IRQ22              22
743 #define APIC_IRQ23              23
744
745 /******************************************************************************
746  * I/O APIC defines
747  */
748
749 /* default physical locations of an IO APIC */
750 #define DEFAULT_IO_APIC_BASE    0xfec00000
751
752 /* window register offset */
753 #define IOAPIC_WINDOW           0x10
754
755 /* 
756  * indexes into IO APIC (index into array of 32 bit entities)
757  */
758 #define IOAPIC_ID               0x00
759 #define IOAPIC_VER              0x01
760 #define IOAPIC_ARB              0x02
761 #define IOAPIC_REDTBL           0x10
762 #define IOAPIC_REDTBL0          IOAPIC_REDTBL
763 #define IOAPIC_REDTBL1          (IOAPIC_REDTBL+0x02)
764 #define IOAPIC_REDTBL2          (IOAPIC_REDTBL+0x04)
765 #define IOAPIC_REDTBL3          (IOAPIC_REDTBL+0x06)
766 #define IOAPIC_REDTBL4          (IOAPIC_REDTBL+0x08)
767 #define IOAPIC_REDTBL5          (IOAPIC_REDTBL+0x0a)
768 #define IOAPIC_REDTBL6          (IOAPIC_REDTBL+0x0c)
769 #define IOAPIC_REDTBL7          (IOAPIC_REDTBL+0x0e)
770 #define IOAPIC_REDTBL8          (IOAPIC_REDTBL+0x10)
771 #define IOAPIC_REDTBL9          (IOAPIC_REDTBL+0x12)
772 #define IOAPIC_REDTBL10         (IOAPIC_REDTBL+0x14)
773 #define IOAPIC_REDTBL11         (IOAPIC_REDTBL+0x16)
774 #define IOAPIC_REDTBL12         (IOAPIC_REDTBL+0x18)
775 #define IOAPIC_REDTBL13         (IOAPIC_REDTBL+0x1a)
776 #define IOAPIC_REDTBL14         (IOAPIC_REDTBL+0x1c)
777 #define IOAPIC_REDTBL15         (IOAPIC_REDTBL+0x1e)
778 #define IOAPIC_REDTBL16         (IOAPIC_REDTBL+0x20)
779 #define IOAPIC_REDTBL17         (IOAPIC_REDTBL+0x22)
780 #define IOAPIC_REDTBL18         (IOAPIC_REDTBL+0x24)
781 #define IOAPIC_REDTBL19         (IOAPIC_REDTBL+0x26)
782 #define IOAPIC_REDTBL20         (IOAPIC_REDTBL+0x28)
783 #define IOAPIC_REDTBL21         (IOAPIC_REDTBL+0x2a)
784 #define IOAPIC_REDTBL22         (IOAPIC_REDTBL+0x2c)
785 #define IOAPIC_REDTBL23         (IOAPIC_REDTBL+0x2e)
786
787 /* fields in VER */
788 #define IOART_VER_VERSION       0x000000ff
789 #define IOART_VER_MAXREDIR      0x00ff0000
790 #define MAXREDIRSHIFT           16
791
792 /*
793  * fields in the IO APIC's redirection table entries
794  */
795
796 /*
797  * High 32 bit word.  The high 8 bits contain the destination field.
798  *
799  * If this entry is set up for Physical Mode, bits 59:56 (the low 4 bits
800  * of the 8 bit destination field) contain an APIC ID.
801  *
802  * If this entry is set up for Logical Mode, the destination field potentially
803  * defines a set of processors.  Bits 63:56 (all 8 bits) specify the logical
804  * destination address.
805  *
806  * Current we use IOART_HI_DEST_BROADCAST to broadcast to all LAPICs
807  */
808 #define IOART_HI_DEST_MASK      APIC_ID_MASK
809 #define IOART_HI_DEST_RESV      ~APIC_ID_MASK
810 #define IOART_HI_DEST_BROADCAST IOART_HI_DEST_MASK      
811 #define IOART_HI_DEST_SHIFT     24
812
813 /*
814  * Low 32 bit word
815  */
816 #define IOART_RESV      0x00fe0000      /* reserved */
817
818 /*
819  * Interrupt mask bit.  If 1 the interrupt is masked.  An edge sensitive
820  * interrupt which is masked will be lost.
821  */
822 #define IOART_INTMASK   0x00010000      /* R/W: INTerrupt mask */
823 #define IOART_INTMCLR   0x00000000      /*       clear, allow INTs */
824 #define IOART_INTMSET   0x00010000      /*       set, inhibit INTs */
825
826 /*
827  * Select trigger mode.
828  */
829 #define IOART_TRGRMOD   0x00008000      /* R/W: trigger mode */
830 #define IOART_TRGREDG   0x00000000      /*       edge */
831 #define IOART_TRGRLVL   0x00008000      /*       level */
832
833 /*
834  * Remote IRR.  Only applies to level triggered interrupts, this bit 
835  * is set to 1 when the IOAPIC has delivered a level triggered interrupt
836  * to a local APIC.  It is cleared when the LAPIC EOI's the interrupt.
837  * This field is read-only.
838  */
839 #define IOART_REM_IRR   0x00004000      /* RO: remote IRR */
840
841 /*
842  * Select interrupt pin polarity
843  */
844 #define IOART_INTPOL    0x00002000      /* R/W: INT input pin polarity */
845 #define IOART_INTAHI    0x00000000      /*      active high */
846 #define IOART_INTALO    0x00002000      /*      active low */
847
848 /*
849  * Delivery Status (read only).  0 = no interrupt pending, 1 = interrupt
850  * pending for tranmission to an LAPIC.  Note that this bit does not 
851  * indicate whether the interrupt has been processed or is undergoing 
852  * processing by a cpu.
853  */
854 #define IOART_DELIVS    0x00001000      /* RO: delivery status */
855
856 /*
857  * Destination mode.
858  *
859  * In physical mode the destination APIC is identified by its ID.
860  * Bits 56-59 specify the 4 bit APIC ID.  
861  *
862  * In logical mode destinations are identified by matching on the logical
863  * destination under the control of the destination format register and 
864  * logical destination register in each local APIC.
865  *
866  */
867 #define IOART_DESTMOD   0x00000800      /* R/W: destination mode */
868 #define IOART_DESTPHY   0x00000000      /*      physical */
869 #define IOART_DESTLOG   0x00000800      /*      logical */
870
871 /*
872  * Delivery mode.
873  *
874  *      000     Fixed           Deliver the signal on the INTR signal for
875  *                              all processor core's LAPICs listed in the 
876  *                              destination.  The trigger mode may be
877  *                              edge or level.
878  *
879  *      001     Lowest Pri      Deliver to the processor core whos LAPIC
880  *                              is operating at the lowest priority (TPR).
881  *                              The trigger mode may be edge or level.
882  *
883  *      010     SMI             System management interrupt.  the vector
884  *                              information is ignored but must be programmed
885  *                              to all zero's for future compatibility.
886  *                              Must be edge triggered.
887  *
888  *      011     Reserved
889  *
890  *      100     NMI             Deliver on the NMI signal for all cpu cores
891  *                              listed in the destination.  Vector information
892  *                              is ignored.  NMIs are treated as edge triggered
893  *                              interrupts even if programmed as level 
894  *                              triggered.  For proper operation the pin must
895  *                              be programmed as an edge trigger.
896  *
897  *      101     INIT            Deliver to all processor cores listed in
898  *                              the destination by asserting their INIT signal.
899  *                              All addressed LAPICs will assume their INIT
900  *                              state.  Always treated as edge-triggered even
901  *                              if programmed as level.  For proper operation
902  *                              the pin must be programed as an edge trigger.
903  *
904  *      110     Reserved
905  *
906  *      111     ExINT           Deliver as an INTR signal to all processor
907  *                              cores listed in the destination as an 
908  *                              interrupt originating in an externally
909  *                              connected interrupt controller.
910  *                              The INTA cycle corresponding to this ExINT
911  *                              will be routed to the external controller
912  *                              that is expected to supply the vector. 
913  *                              Must be edge triggered.
914  *                      
915  */
916 #define IOART_DELMOD    0x00000700      /* R/W: delivery mode */
917 #define IOART_DELFIXED  0x00000000      /*       fixed */
918 #define IOART_DELLOPRI  0x00000100      /*       lowest priority */
919 #define IOART_DELSMI    0x00000200      /*       System Management INT */
920 #define IOART_DELRSV1   0x00000300      /*       reserved */
921 #define IOART_DELNMI    0x00000400      /*       NMI signal */
922 #define IOART_DELINIT   0x00000500      /*       INIT signal */
923 #define IOART_DELRSV2   0x00000600      /*       reserved */
924 #define IOART_DELEXINT  0x00000700      /*       External INTerrupt */
925
926 /*
927  * The interrupt vector.  Valid values range from 0x10 to 0xFE.
928  */
929 #define IOART_INTVEC    0x000000ff      /* R/W: INTerrupt vector field */
930
931 #endif /* _MACHINE_APIC_H_ */