sys/platform/pc64/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine/pmap.h>
  36 #include <machine_base/apic/mpapic.h>
  37 #include <machine/segments.h>
  38 #include <sys/thread2.h>
  39
  40 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  41
  42 #include "apicvar.h"
  43
  44 /* EISA Edge/Level trigger control registers */
  45 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  46 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  47
  48 volatile lapic_t *lapic;
  49
  50 static void     lapic_timer_calibrate(void);
  51 static void     lapic_timer_set_divisor(int);
  52 static void     lapic_timer_fixup_handler(void *);
  53 static void     lapic_timer_restart_handler(void *);
  54
  55 void            lapic_timer_process(void);
  56 void            lapic_timer_process_frame(struct intrframe *);
  57
  58 static int      lapic_timer_enable = 1;
  59 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  60
  61 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  62 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  63 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  64 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  65
  66 static struct cputimer_intr lapic_cputimer_intr = {
  67         .freq = 0,
  68         .reload = lapic_timer_intr_reload,
  69         .enable = lapic_timer_intr_enable,
  70         .config = cputimer_intr_default_config,
  71         .restart = lapic_timer_intr_restart,
  72         .pmfixup = lapic_timer_intr_pmfixup,
  73         .initclock = cputimer_intr_default_initclock,
  74         .next = SLIST_ENTRY_INITIALIZER,
  75         .name = "lapic",
  76         .type = CPUTIMER_INTR_LAPIC,
  77         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  78         .caps = CPUTIMER_INTR_CAP_NONE
  79 };
  80
  81 /*
  82  * pointers to pmapped apic hardware.
  83  */
  84
  85 volatile ioapic_t       **ioapic;
  86
  87 static int              lapic_timer_divisor_idx = -1;
  88 static const uint32_t   lapic_timer_divisors[] = {
  89         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  90         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  91 };
  92 #define APIC_TIMER_NDIVISORS \
  93         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  94
  95
  96 void
  97 lapic_eoi(void)
  98 {
  99
 100         lapic->eoi = 0;
 101 }
 102
 103 /*
 104  * Enable APIC, configure interrupts.
 105  */
 106 void
 107 apic_initialize(boolean_t bsp)
 108 {
 109         uint32_t timer;
 110         u_int   temp;
 111
 112         /*
 113          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
 114          * aggregate interrupt input from the 8259.  The INTA cycle
 115          * will be routed to the external controller (the 8259) which
 116          * is expected to supply the vector.
 117          *
 118          * Must be setup edge triggered, active high.
 119          *
 120          * Disable LVT1 on the APs.  It doesn't matter what delivery
 121          * mode we use because we leave it masked.
 122          */
 123         temp = lapic->lvt_lint0;
 124         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 125                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 126         if (mycpu->gd_cpuid == 0)
 127                 temp |= APIC_LVT_DM_EXTINT;
 128         else
 129                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 130         lapic->lvt_lint0 = temp;
 131
 132         /*
 133          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 134          */
 135         temp = lapic->lvt_lint1;
 136         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 137                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 138         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 139         lapic->lvt_lint1 = temp;
 140
 141         /*
 142          * Mask the apic error interrupt, apic performance counter
 143          * interrupt.
 144          */
 145         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 146         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 147
 148         /* Set apic timer vector and mask the apic timer interrupt. */
 149         timer = lapic->lvt_timer;
 150         timer &= ~APIC_LVTT_VECTOR;
 151         timer |= XTIMER_OFFSET;
 152         timer |= APIC_LVTT_MASKED;
 153         lapic->lvt_timer = timer;
 154
 155         /*
 156          * Set the Task Priority Register as needed.   At the moment allow
 157          * interrupts on all cpus (the APs will remain CLId until they are
 158          * ready to deal).  We could disable all but IPIs by setting
 159          * temp |= TPR_IPI_ONLY for cpu != 0.
 160          */
 161         temp = lapic->tpr;
 162         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 163 #ifndef APIC_IO
 164         /*
 165          * If we are NOT running the IO APICs, the LAPIC will only be used
 166          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 167          */
 168         temp |= TPR_IPI_ONLY;
 169 #endif
 170
 171         lapic->tpr = temp;
 172
 173         /*
 174          * enable the local APIC
 175          */
 176         temp = lapic->svr;
 177         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 178         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 179
 180         /*
 181          * Set the spurious interrupt vector.  The low 4 bits of the vector
 182          * must be 1111.
 183          */
 184         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 185                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 186         temp &= ~APIC_SVR_VECTOR;
 187         temp |= XSPURIOUSINT_OFFSET;
 188
 189         lapic->svr = temp;
 190
 191         /*
 192          * Pump out a few EOIs to clean out interrupts that got through
 193          * before we were able to set the TPR.
 194          */
 195         lapic_eoi();
 196         lapic_eoi();
 197         lapic_eoi();
 198
 199         if (bsp) {
 200                 lapic_timer_calibrate();
 201                 if (lapic_timer_enable) {
 202                         cputimer_intr_register(&lapic_cputimer_intr);
 203                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 204                 }
 205         } else {
 206                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 207         }
 208
 209         if (bootverbose)
 210                 apic_dump("apic_initialize()");
 211 }
 212
 213
 214 static void
 215 lapic_timer_set_divisor(int divisor_idx)
 216 {
 217         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 218         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 219 }
 220
 221 static void
 222 lapic_timer_oneshot(u_int count)
 223 {
 224         uint32_t value;
 225
 226         value = lapic->lvt_timer;
 227         value &= ~APIC_LVTT_PERIODIC;
 228         lapic->lvt_timer = value;
 229         lapic->icr_timer = count;
 230 }
 231
 232 static void
 233 lapic_timer_oneshot_quick(u_int count)
 234 {
 235         lapic->icr_timer = count;
 236 }
 237
 238 static void
 239 lapic_timer_calibrate(void)
 240 {
 241         sysclock_t value;
 242
 243         /* Try to calibrate the local APIC timer. */
 244         for (lapic_timer_divisor_idx = 0;
 245              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 246              lapic_timer_divisor_idx++) {
 247                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 248                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 249                 DELAY(2000000);
 250                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 251                 if (value != APIC_TIMER_MAX_COUNT)
 252                         break;
 253         }
 254         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 255                 panic("lapic: no proper timer divisor?!\n");
 256         lapic_cputimer_intr.freq = value / 2;
 257
 258         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 259                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 260 }
 261
 262 static void
 263 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 264 {
 265         sysclock_t count;
 266
 267         gd->gd_timer_running = 0;
 268
 269         count = sys_cputimer->count();
 270         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 271                 systimer_intr(&count, 0, frame);
 272 }
 273
 274 void
 275 lapic_timer_process(void)
 276 {
 277         lapic_timer_process_oncpu(mycpu, NULL);
 278 }
 279
 280 void
 281 lapic_timer_process_frame(struct intrframe *frame)
 282 {
 283         lapic_timer_process_oncpu(mycpu, frame);
 284 }
 285
 286 static void
 287 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 288 {
 289         struct globaldata *gd = mycpu;
 290
 291         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 292         if (reload < 2)
 293                 reload = 2;
 294
 295         if (gd->gd_timer_running) {
 296                 if (reload < lapic->ccr_timer)
 297                         lapic_timer_oneshot_quick(reload);
 298         } else {
 299                 gd->gd_timer_running = 1;
 300                 lapic_timer_oneshot_quick(reload);
 301         }
 302 }
 303
 304 static void
 305 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 306 {
 307         uint32_t timer;
 308
 309         timer = lapic->lvt_timer;
 310         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 311         lapic->lvt_timer = timer;
 312
 313         lapic_timer_fixup_handler(NULL);
 314 }
 315
 316 static void
 317 lapic_timer_fixup_handler(void *arg)
 318 {
 319         int *started = arg;
 320
 321         if (started != NULL)
 322                 *started = 0;
 323
 324         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 325                 /*
 326                  * Detect the presence of C1E capability mostly on latest
 327                  * dual-cores (or future) k8 family.  This feature renders
 328                  * the local APIC timer dead, so we disable it by reading
 329                  * the Interrupt Pending Message register and clearing both
 330                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 331                  *
 332                  * Reference:
 333                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 334                  *    Family 0Fh Processors"
 335                  *   #32559 revision 3.00
 336                  */
 337                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 338                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 339                         uint64_t msr;
 340
 341                         msr = rdmsr(0xc0010055);
 342                         if (msr & 0x18000000) {
 343                                 struct globaldata *gd = mycpu;
 344
 345                                 kprintf("cpu%d: AMD C1E detected\n",
 346                                         gd->gd_cpuid);
 347                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 348
 349                                 /*
 350                                  * We are kinda stalled;
 351                                  * kick start again.
 352                                  */
 353                                 gd->gd_timer_running = 1;
 354                                 lapic_timer_oneshot_quick(2);
 355
 356                                 if (started != NULL)
 357                                         *started = 1;
 358                         }
 359                 }
 360         }
 361 }
 362
 363 static void
 364 lapic_timer_restart_handler(void *dummy __unused)
 365 {
 366         int started;
 367
 368         lapic_timer_fixup_handler(&started);
 369         if (!started) {
 370                 struct globaldata *gd = mycpu;
 371
 372                 gd->gd_timer_running = 1;
 373                 lapic_timer_oneshot_quick(2);
 374         }
 375 }
 376
 377 /*
 378  * This function is called only by ACPI-CA code currently:
 379  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 380  *   module controls PM.  So once ACPI-CA is attached, we try
 381  *   to apply the fixup to prevent LAPIC timer from hanging.
 382  */
 383 static void
 384 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 385 {
 386         lwkt_send_ipiq_mask(smp_active_mask,
 387                             lapic_timer_fixup_handler, NULL);
 388 }
 389
 390 static void
 391 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 392 {
 393         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 394 }
 395
 396
 397 /*
 398  * dump contents of local APIC registers
 399  */
 400 void
 401 apic_dump(char* str)
 402 {
 403         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 404         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 405                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 406 }
 407
 408
 409 #if defined(APIC_IO)
 410
 411 /*
 412  * IO APIC code,
 413  */
 414
 415 #define IOAPIC_ISA_INTS         16
 416 #define REDIRCNT_IOAPIC(A) \
 417             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 418
 419 static int trigger (int apic, int pin, u_int32_t * flags);
 420 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 421
 422 #define DEFAULT_FLAGS           \
 423         ((u_int32_t)            \
 424          (IOART_INTMSET |       \
 425           IOART_DESTPHY |       \
 426           IOART_DELLOPRI))
 427
 428 #define DEFAULT_ISA_FLAGS       \
 429         ((u_int32_t)            \
 430          (IOART_INTMSET |       \
 431           IOART_TRGREDG |       \
 432           IOART_INTAHI |        \
 433           IOART_DESTPHY |       \
 434           IOART_DELLOPRI))
 435
 436 void
 437 io_apic_set_id(int apic, int id)
 438 {
 439         u_int32_t ux;
 440
 441         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 442         if (((ux & APIC_ID_MASK) >> 24) != id) {
 443                 kprintf("Changing APIC ID for IO APIC #%d"
 444                        " from %d to %d on chip\n",
 445                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 446                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 447                 ux |= (id << 24);
 448                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 449                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 450                 if (((ux & APIC_ID_MASK) >> 24) != id)
 451                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 452                               apic, ux);
 453         }
 454 }
 455
 456
 457 int
 458 io_apic_get_id(int apic)
 459 {
 460   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 461 }
 462
 463
 464
 465 /*
 466  * Setup the IO APIC.
 467  */
 468
 469 extern int      apic_pin_trigger;       /* 'opaque' */
 470
 471 void
 472 io_apic_setup_intpin(int apic, int pin)
 473 {
 474         int bus, bustype, irq;
 475         u_char          select;         /* the select register is 8 bits */
 476         u_int32_t       flags;          /* the window register is 32 bits */
 477         u_int32_t       target;         /* the window register is 32 bits */
 478         u_int32_t       vector;         /* the window register is 32 bits */
 479         int             level;
 480         int             cpuid;
 481         char            envpath[32];
 482
 483         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 484
 485         /*
 486          * Always clear an IO APIC pin before [re]programming it.  This is
 487          * particularly important if the pin is set up for a level interrupt
 488          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 489          * vector any EOI from pending ints on this pin could be lost and
 490          * IRR might never get reset.
 491          *
 492          * To fix this problem, clear the vector and make sure it is
 493          * programmed as an edge interrupt.  This should theoretically
 494          * clear IRR so we can later, safely program it as a level
 495          * interrupt.
 496          */
 497         imen_lock();
 498
 499         flags = io_apic_read(apic, select) & IOART_RESV;
 500         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 501         flags |= IOART_DESTPHY | IOART_DELFIXED;
 502
 503         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 504         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 505
 506         vector = 0;
 507
 508         io_apic_write(apic, select, flags | vector);
 509         io_apic_write(apic, select + 1, target);
 510
 511         imen_unlock();
 512
 513         /*
 514          * We only deal with vectored interrupts here.  ? documentation is
 515          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 516          * vs ExTINT, etc.
 517          *
 518          * This test also catches unconfigured pins.
 519          */
 520         if (apic_int_type(apic, pin) != 0)
 521                 return;
 522
 523         /*
 524          * Leave the pin unprogrammed if it does not correspond to
 525          * an IRQ.
 526          */
 527         irq = apic_irq(apic, pin);
 528         if (irq < 0)
 529                 return;
 530
 531         /* determine the bus type for this pin */
 532         bus = apic_src_bus_id(apic, pin);
 533         if (bus < 0)
 534                 return;
 535         bustype = apic_bus_type(bus);
 536
 537         if ((bustype == ISA) &&
 538             (pin < IOAPIC_ISA_INTS) &&
 539             (irq == pin) &&
 540             (apic_polarity(apic, pin) == 0x1) &&
 541             (apic_trigger(apic, pin) == 0x3)) {
 542                 /*
 543                  * A broken BIOS might describe some ISA
 544                  * interrupts as active-high level-triggered.
 545                  * Use default ISA flags for those interrupts.
 546                  */
 547                 flags = DEFAULT_ISA_FLAGS;
 548         } else {
 549                 /*
 550                  * Program polarity and trigger mode according to
 551                  * interrupt entry.
 552                  */
 553                 flags = DEFAULT_FLAGS;
 554                 level = trigger(apic, pin, &flags);
 555                 if (level == 1)
 556                         apic_pin_trigger |= (1 << irq);
 557                 polarity(apic, pin, &flags, level);
 558         }
 559
 560         cpuid = 0;
 561         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 562         kgetenv_int(envpath, &cpuid);
 563
 564         /* ncpus may not be available yet */
 565         if (cpuid > mp_naps)
 566                 cpuid = 0;
 567
 568         if (bootverbose) {
 569                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 570                        apic, pin, irq, cpuid);
 571         }
 572
 573         /*
 574          * Program the appropriate registers.  This routing may be
 575          * overridden when an interrupt handler for a device is
 576          * actually added (see register_int(), which calls through
 577          * the MACHINTR ABI to set up an interrupt handler/vector).
 578          *
 579          * The order in which we must program the two registers for
 580          * safety is unclear! XXX
 581          */
 582         imen_lock();
 583
 584         vector = IDT_OFFSET + irq;                      /* IDT vec */
 585         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 586         /* Deliver all interrupts to CPU0 (BSP) */
 587         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 588                   IOART_HI_DEST_MASK;
 589         flags |= io_apic_read(apic, select) & IOART_RESV;
 590         io_apic_write(apic, select, flags | vector);
 591         io_apic_write(apic, select + 1, target);
 592
 593         imen_unlock();
 594 }
 595
 596 int
 597 io_apic_setup(int apic)
 598 {
 599         int             maxpin;
 600         int             pin;
 601
 602         if (apic == 0)
 603                 apic_pin_trigger = 0;   /* default to edge-triggered */
 604
 605         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 606         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 607
 608         for (pin = 0; pin < maxpin; ++pin) {
 609                 io_apic_setup_intpin(apic, pin);
 610         }
 611         while (pin < 32) {
 612                 if (apic_int_type(apic, pin) >= 0) {
 613                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 614                                 " cannot program!\n", apic, pin);
 615                 }
 616                 ++pin;
 617         }
 618
 619         /* return GOOD status */
 620         return 0;
 621 }
 622 #undef DEFAULT_ISA_FLAGS
 623 #undef DEFAULT_FLAGS
 624
 625
 626 #define DEFAULT_EXTINT_FLAGS    \
 627         ((u_int32_t)            \
 628          (IOART_INTMSET |       \
 629           IOART_TRGREDG |       \
 630           IOART_INTAHI |        \
 631           IOART_DESTPHY |       \
 632           IOART_DELLOPRI))
 633
 634 /*
 635  * XXX this function is only used by 8254 setup
 636  * Setup the source of External INTerrupts.
 637  */
 638 int
 639 ext_int_setup(int apic, int intr)
 640 {
 641         u_char  select;         /* the select register is 8 bits */
 642         u_int32_t flags;        /* the window register is 32 bits */
 643         u_int32_t target;       /* the window register is 32 bits */
 644         u_int32_t vector;       /* the window register is 32 bits */
 645         int cpuid;
 646         char envpath[32];
 647
 648         if (apic_int_type(apic, intr) != 3)
 649                 return -1;
 650
 651         cpuid = 0;
 652         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 653         kgetenv_int(envpath, &cpuid);
 654
 655         /* ncpus may not be available yet */
 656         if (cpuid > mp_naps)
 657                 cpuid = 0;
 658
 659         /* Deliver interrupts to CPU0 (BSP) */
 660         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 661                  IOART_HI_DEST_MASK;
 662         select = IOAPIC_REDTBL0 + (2 * intr);
 663         vector = IDT_OFFSET + intr;
 664         flags = DEFAULT_EXTINT_FLAGS;
 665
 666         io_apic_write(apic, select, flags | vector);
 667         io_apic_write(apic, select + 1, target);
 668
 669         return 0;
 670 }
 671 #undef DEFAULT_EXTINT_FLAGS
 672
 673
 674 /*
 675  * Set the trigger level for an IO APIC pin.
 676  */
 677 static int
 678 trigger(int apic, int pin, u_int32_t * flags)
 679 {
 680         int     id;
 681         int     eirq;
 682         int     level;
 683         static int intcontrol = -1;
 684
 685         switch (apic_trigger(apic, pin)) {
 686
 687         case 0x00:
 688                 break;
 689
 690         case 0x01:
 691                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 692                 return 0;
 693
 694         case 0x03:
 695                 *flags |= IOART_TRGRLVL;
 696                 return 1;
 697
 698         case -1:
 699         default:
 700                 goto bad;
 701         }
 702
 703         if ((id = apic_src_bus_id(apic, pin)) == -1)
 704                 goto bad;
 705
 706         switch (apic_bus_type(id)) {
 707         case ISA:
 708                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 709                 return 0;
 710
 711         case EISA:
 712                 eirq = apic_src_bus_irq(apic, pin);
 713
 714                 if (eirq < 0 || eirq > 15) {
 715                         kprintf("EISA IRQ %d?!?!\n", eirq);
 716                         goto bad;
 717                 }
 718
 719                 if (intcontrol == -1) {
 720                         intcontrol = inb(ELCR1) << 8;
 721                         intcontrol |= inb(ELCR0);
 722                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 723                 }
 724
 725                 /* Use ELCR settings to determine level or edge mode */
 726                 level = (intcontrol >> eirq) & 1;
 727
 728                 /*
 729                  * Note that on older Neptune chipset based systems, any
 730                  * pci interrupts often show up here and in the ELCR as well
 731                  * as level sensitive interrupts attributed to the EISA bus.
 732                  */
 733
 734                 if (level)
 735                         *flags |= IOART_TRGRLVL;
 736                 else
 737                         *flags &= ~IOART_TRGRLVL;
 738
 739                 return level;
 740
 741         case PCI:
 742                 *flags |= IOART_TRGRLVL;
 743                 return 1;
 744
 745         case -1:
 746         default:
 747                 goto bad;
 748         }
 749
 750 bad:
 751         panic("bad APIC IO INT flags");
 752 }
 753
 754
 755 /*
 756  * Set the polarity value for an IO APIC pin.
 757  */
 758 static void
 759 polarity(int apic, int pin, u_int32_t * flags, int level)
 760 {
 761         int     id;
 762
 763         switch (apic_polarity(apic, pin)) {
 764
 765         case 0x00:
 766                 break;
 767
 768         case 0x01:
 769                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 770                 return;
 771
 772         case 0x03:
 773                 *flags |= IOART_INTALO;
 774                 return;
 775
 776         case -1:
 777         default:
 778                 goto bad;
 779         }
 780
 781         if ((id = apic_src_bus_id(apic, pin)) == -1)
 782                 goto bad;
 783
 784         switch (apic_bus_type(id)) {
 785         case ISA:
 786                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 787                 return;
 788
 789         case EISA:
 790                 /* polarity converter always gives active high */
 791                 *flags &= ~IOART_INTALO;
 792                 return;
 793
 794         case PCI:
 795                 *flags |= IOART_INTALO;
 796                 return;
 797
 798         case -1:
 799         default:
 800                 goto bad;
 801         }
 802
 803 bad:
 804         panic("bad APIC IO INT flags");
 805 }
 806
 807
 808 /*
 809  * Print contents of apic_imen.
 810  */
 811 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 812 void
 813 imen_dump(void)
 814 {
 815         int x;
 816
 817         kprintf("SMP: enabled INTs: ");
 818         for (x = 0; x < 24; ++x)
 819                 if ((apic_imen & (1 << x)) == 0)
 820                         kprintf("%d, ", x);
 821         kprintf("apic_imen: 0x%08x\n", apic_imen);
 822 }
 823
 824
 825 /*
 826  * Inter Processor Interrupt functions.
 827  */
 828
 829 #endif  /* APIC_IO */
 830
 831 /*
 832  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 833  *
 834  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 835  *  vector is any valid SYSTEM INT vector
 836  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 837  *
 838  * A backlog of requests can create a deadlock between cpus.  To avoid this
 839  * we have to be able to accept IPIs at the same time we are trying to send
 840  * them.  The critical section prevents us from attempting to send additional
 841  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 842  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 843  * to occur but fortunately it does not happen too often.
 844  */
 845 int
 846 apic_ipi(int dest_type, int vector, int delivery_mode)
 847 {
 848         u_long  icr_lo;
 849
 850         crit_enter();
 851         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 852             unsigned long rflags = read_rflags();
 853             cpu_enable_intr();
 854             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 855                 lwkt_process_ipiq();
 856             }
 857             write_rflags(rflags);
 858         }
 859
 860         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 861                 delivery_mode | vector;
 862         lapic->icr_lo = icr_lo;
 863         crit_exit();
 864         return 0;
 865 }
 866
 867 void
 868 single_apic_ipi(int cpu, int vector, int delivery_mode)
 869 {
 870         u_long  icr_lo;
 871         u_long  icr_hi;
 872
 873         crit_enter();
 874         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 875             unsigned long rflags = read_rflags();
 876             cpu_enable_intr();
 877             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 878                 lwkt_process_ipiq();
 879             }
 880             write_rflags(rflags);
 881         }
 882         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 883         icr_hi |= (CPU_TO_ID(cpu) << 24);
 884         lapic->icr_hi = icr_hi;
 885
 886         /* build ICR_LOW */
 887         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 888             | APIC_DEST_DESTFLD | delivery_mode | vector;
 889
 890         /* write APIC ICR */
 891         lapic->icr_lo = icr_lo;
 892         crit_exit();
 893 }
 894
 895 #if 0
 896
 897 /*
 898  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 899  *
 900  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 901  * to the target, and the scheduler does not 'poll' for IPI messages.
 902  */
 903 int
 904 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 905 {
 906         u_long  icr_lo;
 907         u_long  icr_hi;
 908
 909         crit_enter();
 910         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 911             crit_exit();
 912             return(0);
 913         }
 914         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 915         icr_hi |= (CPU_TO_ID(cpu) << 24);
 916         lapic->icr_hi = icr_hi;
 917
 918         /* build IRC_LOW */
 919         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 920             | APIC_DEST_DESTFLD | delivery_mode | vector;
 921
 922         /* write APIC ICR */
 923         lapic->icr_lo = icr_lo;
 924         crit_exit();
 925         return(1);
 926 }
 927
 928 #endif
 929
 930 /*
 931  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 932  *
 933  * target is a bitmask of destination cpus.  Vector is any
 934  * valid system INT vector.  Delivery mode may be either
 935  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 936  */
 937 void
 938 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 939 {
 940         crit_enter();
 941         while (target) {
 942                 int n = bsfl(target);
 943                 target &= ~(1 << n);
 944                 single_apic_ipi(n, vector, delivery_mode);
 945         }
 946         crit_exit();
 947 }
 948
 949 /*
 950  * Timer code, in development...
 951  *  - suggested by rgrimes@gndrsh.aac.dev.com
 952  */
 953 int
 954 get_apic_timer_frequency(void)
 955 {
 956         return(lapic_cputimer_intr.freq);
 957 }
 958
 959 /*
 960  * Load a 'downcount time' in uSeconds.
 961  */
 962 void
 963 set_apic_timer(int us)
 964 {
 965         u_int count;
 966
 967         /*
 968          * When we reach here, lapic timer's frequency
 969          * must have been calculated as well as the
 970          * divisor (lapic->dcr_timer is setup during the
 971          * divisor calculation).
 972          */
 973         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 974                  lapic_timer_divisor_idx >= 0);
 975
 976         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 977         lapic_timer_oneshot(count);
 978 }
 979
 980
 981 /*
 982  * Read remaining time in timer.
 983  */
 984 int
 985 read_apic_timer(void)
 986 {
 987 #if 0
 988         /** XXX FIXME: we need to return the actual remaining time,
 989          *         for now we just return the remaining count.
 990          */
 991 #else
 992         return lapic->ccr_timer;
 993 #endif
 994 }
 995
 996
 997 /*
 998  * Spin-style delay, set delay time in uS, spin till it drains.
 999  */
1000 void
1001 u_sleep(int count)
1002 {
1003         set_apic_timer(count);
1004         while (read_apic_timer())
1005                  /* spin */ ;
1006 }
1007
1008 void
1009 lapic_init(vm_offset_t lapic_addr)
1010 {
1011         /*
1012          * lapic not mapped yet (pmap_init is called too late)
1013          */
1014         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
1015
1016 #if 0
1017         /* Local apic is mapped on last page */
1018         SMPpt[NPTEPG - 1] = (pt_entry_t)(PG_V | PG_RW | PG_N |
1019             pmap_get_pgeflag() | (lapic_addr & PG_FRAME));
1020 #endif
1021
1022         kprintf("lapic: at 0x%08lx\n", lapic_addr);
1023 }