sys/platform/pc64/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine/md_var.h>
  34 #include <machine/pmap.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine/intr_machdep.h>
  40
  41 #include "apicvar.h"
  42
  43 /* EISA Edge/Level trigger control registers */
  44 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  45 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  46
  47 volatile lapic_t *lapic;
  48
  49 static void     lapic_timer_calibrate(void);
  50 static void     lapic_timer_set_divisor(int);
  51 static void     lapic_timer_fixup_handler(void *);
  52 static void     lapic_timer_restart_handler(void *);
  53
  54 void            lapic_timer_process(void);
  55 void            lapic_timer_process_frame(struct intrframe *);
  56 void            lapic_timer_always(struct intrframe *);
  57
  58 static int      lapic_timer_enable = 1;
  59 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  60
  61 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  62 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  63 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  64 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  65
  66 static struct cputimer_intr lapic_cputimer_intr = {
  67         .freq = 0,
  68         .reload = lapic_timer_intr_reload,
  69         .enable = lapic_timer_intr_enable,
  70         .config = cputimer_intr_default_config,
  71         .restart = lapic_timer_intr_restart,
  72         .pmfixup = lapic_timer_intr_pmfixup,
  73         .initclock = cputimer_intr_default_initclock,
  74         .next = SLIST_ENTRY_INITIALIZER,
  75         .name = "lapic",
  76         .type = CPUTIMER_INTR_LAPIC,
  77         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  78         .caps = CPUTIMER_INTR_CAP_NONE
  79 };
  80
  81 /*
  82  * pointers to pmapped apic hardware.
  83  */
  84
  85 volatile ioapic_t       **ioapic;
  86
  87 static int              lapic_timer_divisor_idx = -1;
  88 static const uint32_t   lapic_timer_divisors[] = {
  89         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  90         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  91 };
  92 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  93
  94 int                     lapic_id_max;
  95
  96 void
  97 lapic_eoi(void)
  98 {
  99
 100         lapic->eoi = 0;
 101 }
 102
 103 /*
 104  * Enable LAPIC, configure interrupts.
 105  */
 106 void
 107 apic_initialize(boolean_t bsp)
 108 {
 109         uint32_t timer;
 110         u_int   temp;
 111
 112         /*
 113          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 114          * aggregate interrupt input from the 8259.  The INTA cycle
 115          * will be routed to the external controller (the 8259) which
 116          * is expected to supply the vector.
 117          *
 118          * Must be setup edge triggered, active high.
 119          *
 120          * Disable LINT0 on the APs.  It doesn't matter what delivery
 121          * mode we use because we leave it masked.
 122          */
 123         temp = lapic->lvt_lint0;
 124         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 125                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 126         if (mycpu->gd_cpuid == 0)
 127                 temp |= APIC_LVT_DM_EXTINT;
 128         else
 129                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 130         lapic->lvt_lint0 = temp;
 131
 132         /*
 133          * Setup LINT1 as NMI, masked till later.
 134          * Edge trigger, active high.
 135          */
 136         temp = lapic->lvt_lint1;
 137         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 138                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 139         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 140         lapic->lvt_lint1 = temp;
 141
 142         /*
 143          * Mask the LAPIC error interrupt, LAPIC performance counter
 144          * interrupt.
 145          */
 146         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 147         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 148
 149         /*
 150          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 151          */
 152         timer = lapic->lvt_timer;
 153         timer &= ~APIC_LVTT_VECTOR;
 154         timer |= XTIMER_OFFSET;
 155         timer |= APIC_LVTT_MASKED;
 156         lapic->lvt_timer = timer;
 157
 158         /*
 159          * Set the Task Priority Register as needed.   At the moment allow
 160          * interrupts on all cpus (the APs will remain CLId until they are
 161          * ready to deal).  We could disable all but IPIs by setting
 162          * temp |= TPR_IPI for cpu != 0.
 163          */
 164         temp = lapic->tpr;
 165         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 166 #ifdef SMP /* APIC-IO */
 167 if (!apic_io_enable) {
 168 #endif
 169         /*
 170          * If we are NOT running the IO APICs, the LAPIC will only be used
 171          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 172          */
 173         temp |= TPR_IPI;
 174 #ifdef SMP /* APIC-IO */
 175 }
 176 #endif
 177         lapic->tpr = temp;
 178
 179         /*
 180          * Enable the LAPIC
 181          */
 182         temp = lapic->svr;
 183         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 184         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 185
 186         /*
 187          * Set the spurious interrupt vector.  The low 4 bits of the vector
 188          * must be 1111.
 189          */
 190         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 191                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 192         temp &= ~APIC_SVR_VECTOR;
 193         temp |= XSPURIOUSINT_OFFSET;
 194
 195         lapic->svr = temp;
 196
 197         /*
 198          * Pump out a few EOIs to clean out interrupts that got through
 199          * before we were able to set the TPR.
 200          */
 201         lapic_eoi();
 202         lapic_eoi();
 203         lapic_eoi();
 204
 205         if (bsp) {
 206                 lapic_timer_calibrate();
 207                 if (lapic_timer_enable) {
 208                         cputimer_intr_register(&lapic_cputimer_intr);
 209                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 210                 }
 211         } else {
 212                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 213         }
 214
 215         if (bootverbose)
 216                 apic_dump("apic_initialize()");
 217 }
 218
 219 static void
 220 lapic_timer_set_divisor(int divisor_idx)
 221 {
 222         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 223         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 224 }
 225
 226 static void
 227 lapic_timer_oneshot(u_int count)
 228 {
 229         uint32_t value;
 230
 231         value = lapic->lvt_timer;
 232         value &= ~APIC_LVTT_PERIODIC;
 233         lapic->lvt_timer = value;
 234         lapic->icr_timer = count;
 235 }
 236
 237 static void
 238 lapic_timer_oneshot_quick(u_int count)
 239 {
 240         lapic->icr_timer = count;
 241 }
 242
 243 static void
 244 lapic_timer_calibrate(void)
 245 {
 246         sysclock_t value;
 247
 248         /* Try to calibrate the local APIC timer. */
 249         for (lapic_timer_divisor_idx = 0;
 250              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 251              lapic_timer_divisor_idx++) {
 252                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 253                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 254                 DELAY(2000000);
 255                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 256                 if (value != APIC_TIMER_MAX_COUNT)
 257                         break;
 258         }
 259         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 260                 panic("lapic: no proper timer divisor?!\n");
 261         lapic_cputimer_intr.freq = value / 2;
 262
 263         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 264                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 265 }
 266
 267 static void
 268 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 269 {
 270         sysclock_t count;
 271
 272         gd->gd_timer_running = 0;
 273
 274         count = sys_cputimer->count();
 275         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 276                 systimer_intr(&count, 0, frame);
 277 }
 278
 279 void
 280 lapic_timer_process(void)
 281 {
 282         lapic_timer_process_oncpu(mycpu, NULL);
 283 }
 284
 285 void
 286 lapic_timer_process_frame(struct intrframe *frame)
 287 {
 288         lapic_timer_process_oncpu(mycpu, frame);
 289 }
 290
 291 /*
 292  * This manual debugging code is called unconditionally from Xtimer
 293  * (the lapic timer interrupt) whether the current thread is in a
 294  * critical section or not) and can be useful in tracking down lockups.
 295  *
 296  * NOTE: MANUAL DEBUG CODE
 297  */
 298 #if 0
 299 static int saveticks[SMP_MAXCPU];
 300 static int savecounts[SMP_MAXCPU];
 301 #endif
 302
 303 void
 304 lapic_timer_always(struct intrframe *frame)
 305 {
 306 #if 0
 307         globaldata_t gd = mycpu;
 308         int cpu = gd->gd_cpuid;
 309         char buf[64];
 310         short *gptr;
 311         int i;
 312
 313         if (cpu <= 20) {
 314                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
 315                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
 316                 ++gptr;
 317
 318                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
 319                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
 320                     gd->gd_infomsg);
 321                 for (i = 0; buf[i]; ++i) {
 322                         gptr[i] = 0x0700 | (unsigned char)buf[i];
 323                 }
 324         }
 325 #if 0
 326         if (saveticks[gd->gd_cpuid] != ticks) {
 327                 saveticks[gd->gd_cpuid] = ticks;
 328                 savecounts[gd->gd_cpuid] = 0;
 329         }
 330         ++savecounts[gd->gd_cpuid];
 331         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
 332                 panic("cpud %d panicing on ticks failure",
 333                         gd->gd_cpuid);
 334         }
 335         for (i = 0; i < ncpus; ++i) {
 336                 int delta;
 337                 if (saveticks[i] && panicstr == NULL) {
 338                         delta = saveticks[i] - ticks;
 339                         if (delta < -10 || delta > 10) {
 340                                 panic("cpu %d panicing on cpu %d watchdog",
 341                                       gd->gd_cpuid, i);
 342                         }
 343                 }
 344         }
 345 #endif
 346 #endif
 347 }
 348
 349 static void
 350 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 351 {
 352         struct globaldata *gd = mycpu;
 353
 354         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 355         if (reload < 2)
 356                 reload = 2;
 357
 358         if (gd->gd_timer_running) {
 359                 if (reload < lapic->ccr_timer)
 360                         lapic_timer_oneshot_quick(reload);
 361         } else {
 362                 gd->gd_timer_running = 1;
 363                 lapic_timer_oneshot_quick(reload);
 364         }
 365 }
 366
 367 static void
 368 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 369 {
 370         uint32_t timer;
 371
 372         timer = lapic->lvt_timer;
 373         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 374         lapic->lvt_timer = timer;
 375
 376         lapic_timer_fixup_handler(NULL);
 377 }
 378
 379 static void
 380 lapic_timer_fixup_handler(void *arg)
 381 {
 382         int *started = arg;
 383
 384         if (started != NULL)
 385                 *started = 0;
 386
 387         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 388                 /*
 389                  * Detect the presence of C1E capability mostly on latest
 390                  * dual-cores (or future) k8 family.  This feature renders
 391                  * the local APIC timer dead, so we disable it by reading
 392                  * the Interrupt Pending Message register and clearing both
 393                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 394                  *
 395                  * Reference:
 396                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 397                  *    Family 0Fh Processors"
 398                  *   #32559 revision 3.00
 399                  */
 400                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 401                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 402                         uint64_t msr;
 403
 404                         msr = rdmsr(0xc0010055);
 405                         if (msr & 0x18000000) {
 406                                 struct globaldata *gd = mycpu;
 407
 408                                 kprintf("cpu%d: AMD C1E detected\n",
 409                                         gd->gd_cpuid);
 410                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 411
 412                                 /*
 413                                  * We are kinda stalled;
 414                                  * kick start again.
 415                                  */
 416                                 gd->gd_timer_running = 1;
 417                                 lapic_timer_oneshot_quick(2);
 418
 419                                 if (started != NULL)
 420                                         *started = 1;
 421                         }
 422                 }
 423         }
 424 }
 425
 426 static void
 427 lapic_timer_restart_handler(void *dummy __unused)
 428 {
 429         int started;
 430
 431         lapic_timer_fixup_handler(&started);
 432         if (!started) {
 433                 struct globaldata *gd = mycpu;
 434
 435                 gd->gd_timer_running = 1;
 436                 lapic_timer_oneshot_quick(2);
 437         }
 438 }
 439
 440 /*
 441  * This function is called only by ACPI-CA code currently:
 442  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 443  *   module controls PM.  So once ACPI-CA is attached, we try
 444  *   to apply the fixup to prevent LAPIC timer from hanging.
 445  */
 446 static void
 447 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 448 {
 449         lwkt_send_ipiq_mask(smp_active_mask,
 450                             lapic_timer_fixup_handler, NULL);
 451 }
 452
 453 static void
 454 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 455 {
 456         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 457 }
 458
 459
 460 /*
 461  * dump contents of local APIC registers
 462  */
 463 void
 464 apic_dump(char* str)
 465 {
 466         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 467         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 468                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 469 }
 470
 471
 472 #ifdef SMP /* APIC-IO */
 473
 474 /*
 475  * IO APIC code,
 476  */
 477
 478 #define IOAPIC_ISA_INTS         16
 479 #define REDIRCNT_IOAPIC(A) \
 480             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 481
 482 static int trigger (int apic, int pin, u_int32_t * flags);
 483 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 484
 485 #define DEFAULT_FLAGS           \
 486         ((u_int32_t)            \
 487          (IOART_INTMSET |       \
 488           IOART_DESTPHY |       \
 489           IOART_DELLOPRI))
 490
 491 #define DEFAULT_ISA_FLAGS       \
 492         ((u_int32_t)            \
 493          (IOART_INTMSET |       \
 494           IOART_TRGREDG |       \
 495           IOART_INTAHI |        \
 496           IOART_DESTPHY |       \
 497           IOART_DELLOPRI))
 498
 499 void
 500 io_apic_set_id(int apic, int id)
 501 {
 502         u_int32_t ux;
 503
 504         ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* get current contents */
 505         if (((ux & APIC_ID_MASK) >> 24) != id) {
 506                 kprintf("Changing APIC ID for IO APIC #%d"
 507                        " from %d to %d on chip\n",
 508                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 509                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 510                 ux |= (id << 24);
 511                 ioapic_write(ioapic[apic], IOAPIC_ID, ux);      /* write new value */
 512                 ux = ioapic_read(ioapic[apic], IOAPIC_ID);      /* re-read && test */
 513                 if (((ux & APIC_ID_MASK) >> 24) != id)
 514                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 515                               apic, ux);
 516         }
 517 }
 518
 519
 520 int
 521 io_apic_get_id(int apic)
 522 {
 523   return (ioapic_read(ioapic[apic], IOAPIC_ID) & APIC_ID_MASK) >> 24;
 524 }
 525
 526
 527
 528 /*
 529  * Setup the IO APIC.
 530  */
 531 void
 532 io_apic_setup_intpin(int apic, int pin)
 533 {
 534         int bus, bustype, irq;
 535         u_char          select;         /* the select register is 8 bits */
 536         u_int32_t       flags;          /* the window register is 32 bits */
 537         u_int32_t       target;         /* the window register is 32 bits */
 538         u_int32_t       vector;         /* the window register is 32 bits */
 539         int             level;
 540         int             cpuid;
 541         char            envpath[32];
 542
 543         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 544
 545         /*
 546          * Always clear an IO APIC pin before [re]programming it.  This is
 547          * particularly important if the pin is set up for a level interrupt
 548          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 549          * vector any EOI from pending ints on this pin could be lost and
 550          * IRR might never get reset.
 551          *
 552          * To fix this problem, clear the vector and make sure it is
 553          * programmed as an edge interrupt.  This should theoretically
 554          * clear IRR so we can later, safely program it as a level
 555          * interrupt.
 556          */
 557         imen_lock();
 558
 559         flags = ioapic_read(ioapic[apic], select) & IOART_RESV;
 560         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 561         flags |= IOART_DESTPHY | IOART_DELFIXED;
 562
 563         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 564         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 565
 566         vector = 0;
 567
 568         ioapic_write(ioapic[apic], select, flags | vector);
 569         ioapic_write(ioapic[apic], select + 1, target);
 570
 571         imen_unlock();
 572
 573         /*
 574          * We only deal with vectored interrupts here.  ? documentation is
 575          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 576          * vs ExTINT, etc.
 577          *
 578          * This test also catches unconfigured pins.
 579          */
 580         if (apic_int_type(apic, pin) != 0)
 581                 return;
 582
 583         /*
 584          * Leave the pin unprogrammed if it does not correspond to
 585          * an IRQ.
 586          */
 587         irq = apic_irq(apic, pin);
 588         if (irq < 0)
 589                 return;
 590
 591         /* determine the bus type for this pin */
 592         bus = apic_src_bus_id(apic, pin);
 593         if (bus < 0)
 594                 return;
 595         bustype = apic_bus_type(bus);
 596
 597         if ((bustype == ISA) &&
 598             (pin < IOAPIC_ISA_INTS) &&
 599             (irq == pin) &&
 600             (apic_polarity(apic, pin) == 0x1) &&
 601             (apic_trigger(apic, pin) == 0x3)) {
 602                 /*
 603                  * A broken BIOS might describe some ISA
 604                  * interrupts as active-high level-triggered.
 605                  * Use default ISA flags for those interrupts.
 606                  */
 607                 flags = DEFAULT_ISA_FLAGS;
 608         } else {
 609                 /*
 610                  * Program polarity and trigger mode according to
 611                  * interrupt entry.
 612                  */
 613                 flags = DEFAULT_FLAGS;
 614                 level = trigger(apic, pin, &flags);
 615                 if (level == 1)
 616                         int_to_apicintpin[irq].flags |= IOAPIC_IM_FLAG_LEVEL;
 617                 polarity(apic, pin, &flags, level);
 618         }
 619
 620         cpuid = 0;
 621         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 622         kgetenv_int(envpath, &cpuid);
 623
 624         /* ncpus may not be available yet */
 625         if (cpuid > mp_naps)
 626                 cpuid = 0;
 627
 628         if (bootverbose) {
 629                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 630                        apic, pin, irq, cpuid);
 631         }
 632
 633         /*
 634          * Program the appropriate registers.  This routing may be
 635          * overridden when an interrupt handler for a device is
 636          * actually added (see register_int(), which calls through
 637          * the MACHINTR ABI to set up an interrupt handler/vector).
 638          *
 639          * The order in which we must program the two registers for
 640          * safety is unclear! XXX
 641          */
 642         imen_lock();
 643
 644         vector = IDT_OFFSET + irq;                      /* IDT vec */
 645         target = ioapic_read(ioapic[apic], select + 1) & IOART_HI_DEST_RESV;
 646         /* Deliver all interrupts to CPU0 (BSP) */
 647         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 648                   IOART_HI_DEST_MASK;
 649         flags |= ioapic_read(ioapic[apic], select) & IOART_RESV;
 650         ioapic_write(ioapic[apic], select, flags | vector);
 651         ioapic_write(ioapic[apic], select + 1, target);
 652
 653         imen_unlock();
 654 }
 655
 656 int
 657 io_apic_setup(int apic)
 658 {
 659         int             maxpin;
 660         int             pin;
 661
 662         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 663         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 664
 665         for (pin = 0; pin < maxpin; ++pin) {
 666                 io_apic_setup_intpin(apic, pin);
 667         }
 668         while (pin < 32) {
 669                 if (apic_int_type(apic, pin) >= 0) {
 670                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 671                                 " cannot program!\n", apic, pin);
 672                 }
 673                 ++pin;
 674         }
 675
 676         /* return GOOD status */
 677         return 0;
 678 }
 679 #undef DEFAULT_ISA_FLAGS
 680 #undef DEFAULT_FLAGS
 681
 682
 683 #define DEFAULT_EXTINT_FLAGS    \
 684         ((u_int32_t)            \
 685          (IOART_INTMSET |       \
 686           IOART_TRGREDG |       \
 687           IOART_INTAHI |        \
 688           IOART_DESTPHY |       \
 689           IOART_DELLOPRI))
 690
 691 /*
 692  * XXX this function is only used by 8254 setup
 693  * Setup the source of External INTerrupts.
 694  */
 695 int
 696 ext_int_setup(int apic, int intr)
 697 {
 698         u_char  select;         /* the select register is 8 bits */
 699         u_int32_t flags;        /* the window register is 32 bits */
 700         u_int32_t target;       /* the window register is 32 bits */
 701         u_int32_t vector;       /* the window register is 32 bits */
 702         int cpuid;
 703         char envpath[32];
 704
 705         if (apic_int_type(apic, intr) != 3)
 706                 return -1;
 707
 708         cpuid = 0;
 709         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 710         kgetenv_int(envpath, &cpuid);
 711
 712         /* ncpus may not be available yet */
 713         if (cpuid > mp_naps)
 714                 cpuid = 0;
 715
 716         /* Deliver interrupts to CPU0 (BSP) */
 717         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 718                  IOART_HI_DEST_MASK;
 719         select = IOAPIC_REDTBL0 + (2 * intr);
 720         vector = IDT_OFFSET + intr;
 721         flags = DEFAULT_EXTINT_FLAGS;
 722
 723         ioapic_write(ioapic[apic], select, flags | vector);
 724         ioapic_write(ioapic[apic], select + 1, target);
 725
 726         return 0;
 727 }
 728 #undef DEFAULT_EXTINT_FLAGS
 729
 730
 731 /*
 732  * Set the trigger level for an IO APIC pin.
 733  */
 734 static int
 735 trigger(int apic, int pin, u_int32_t * flags)
 736 {
 737         int     id;
 738         int     eirq;
 739         int     level;
 740         static int intcontrol = -1;
 741
 742         switch (apic_trigger(apic, pin)) {
 743
 744         case 0x00:
 745                 break;
 746
 747         case 0x01:
 748                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 749                 return 0;
 750
 751         case 0x03:
 752                 *flags |= IOART_TRGRLVL;
 753                 return 1;
 754
 755         case -1:
 756         default:
 757                 goto bad;
 758         }
 759
 760         if ((id = apic_src_bus_id(apic, pin)) == -1)
 761                 goto bad;
 762
 763         switch (apic_bus_type(id)) {
 764         case ISA:
 765                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 766                 return 0;
 767
 768         case EISA:
 769                 eirq = apic_src_bus_irq(apic, pin);
 770
 771                 if (eirq < 0 || eirq > 15) {
 772                         kprintf("EISA IRQ %d?!?!\n", eirq);
 773                         goto bad;
 774                 }
 775
 776                 if (intcontrol == -1) {
 777                         intcontrol = inb(ELCR1) << 8;
 778                         intcontrol |= inb(ELCR0);
 779                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 780                 }
 781
 782                 /* Use ELCR settings to determine level or edge mode */
 783                 level = (intcontrol >> eirq) & 1;
 784
 785                 /*
 786                  * Note that on older Neptune chipset based systems, any
 787                  * pci interrupts often show up here and in the ELCR as well
 788                  * as level sensitive interrupts attributed to the EISA bus.
 789                  */
 790
 791                 if (level)
 792                         *flags |= IOART_TRGRLVL;
 793                 else
 794                         *flags &= ~IOART_TRGRLVL;
 795
 796                 return level;
 797
 798         case PCI:
 799                 *flags |= IOART_TRGRLVL;
 800                 return 1;
 801
 802         case -1:
 803         default:
 804                 goto bad;
 805         }
 806
 807 bad:
 808         panic("bad APIC IO INT flags");
 809 }
 810
 811
 812 /*
 813  * Set the polarity value for an IO APIC pin.
 814  */
 815 static void
 816 polarity(int apic, int pin, u_int32_t * flags, int level)
 817 {
 818         int     id;
 819
 820         switch (apic_polarity(apic, pin)) {
 821
 822         case 0x00:
 823                 break;
 824
 825         case 0x01:
 826                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 827                 return;
 828
 829         case 0x03:
 830                 *flags |= IOART_INTALO;
 831                 return;
 832
 833         case -1:
 834         default:
 835                 goto bad;
 836         }
 837
 838         if ((id = apic_src_bus_id(apic, pin)) == -1)
 839                 goto bad;
 840
 841         switch (apic_bus_type(id)) {
 842         case ISA:
 843                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 844                 return;
 845
 846         case EISA:
 847                 /* polarity converter always gives active high */
 848                 *flags &= ~IOART_INTALO;
 849                 return;
 850
 851         case PCI:
 852                 *flags |= IOART_INTALO;
 853                 return;
 854
 855         case -1:
 856         default:
 857                 goto bad;
 858         }
 859
 860 bad:
 861         panic("bad APIC IO INT flags");
 862 }
 863
 864
 865 /*
 866  * Print contents of unmasked IRQs.
 867  */
 868 void
 869 imen_dump(void)
 870 {
 871         int x;
 872
 873         kprintf("SMP: enabled INTs: ");
 874         for (x = 0; x < APIC_INTMAPSIZE; ++x) {
 875                 if ((int_to_apicintpin[x].flags & IOAPIC_IM_FLAG_MASKED) == 0)
 876                         kprintf("%d ", x);
 877         }
 878         kprintf("\n");
 879 }
 880
 881
 882 /*
 883  * Inter Processor Interrupt functions.
 884  */
 885
 886 #endif  /* SMP APIC-IO */
 887
 888 /*
 889  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 890  *
 891  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 892  *  vector is any valid SYSTEM INT vector
 893  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 894  *
 895  * A backlog of requests can create a deadlock between cpus.  To avoid this
 896  * we have to be able to accept IPIs at the same time we are trying to send
 897  * them.  The critical section prevents us from attempting to send additional
 898  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 899  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 900  * to occur but fortunately it does not happen too often.
 901  */
 902 int
 903 apic_ipi(int dest_type, int vector, int delivery_mode)
 904 {
 905         u_long  icr_lo;
 906
 907         crit_enter();
 908         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 909             unsigned long rflags = read_rflags();
 910             cpu_enable_intr();
 911             DEBUG_PUSH_INFO("apic_ipi");
 912             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 913                 lwkt_process_ipiq();
 914             }
 915             DEBUG_POP_INFO();
 916             write_rflags(rflags);
 917         }
 918
 919         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 920                 delivery_mode | vector;
 921         lapic->icr_lo = icr_lo;
 922         crit_exit();
 923         return 0;
 924 }
 925
 926 void
 927 single_apic_ipi(int cpu, int vector, int delivery_mode)
 928 {
 929         u_long  icr_lo;
 930         u_long  icr_hi;
 931
 932         crit_enter();
 933         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 934             unsigned long rflags = read_rflags();
 935             cpu_enable_intr();
 936             DEBUG_PUSH_INFO("single_apic_ipi");
 937             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 938                 lwkt_process_ipiq();
 939             }
 940             DEBUG_POP_INFO();
 941             write_rflags(rflags);
 942         }
 943         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 944         icr_hi |= (CPU_TO_ID(cpu) << 24);
 945         lapic->icr_hi = icr_hi;
 946
 947         /* build ICR_LOW */
 948         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 949             | APIC_DEST_DESTFLD | delivery_mode | vector;
 950
 951         /* write APIC ICR */
 952         lapic->icr_lo = icr_lo;
 953         crit_exit();
 954 }
 955
 956 #if 0
 957
 958 /*
 959  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 960  *
 961  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 962  * to the target, and the scheduler does not 'poll' for IPI messages.
 963  */
 964 int
 965 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 966 {
 967         u_long  icr_lo;
 968         u_long  icr_hi;
 969
 970         crit_enter();
 971         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 972             crit_exit();
 973             return(0);
 974         }
 975         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 976         icr_hi |= (CPU_TO_ID(cpu) << 24);
 977         lapic->icr_hi = icr_hi;
 978
 979         /* build IRC_LOW */
 980         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 981             | APIC_DEST_DESTFLD | delivery_mode | vector;
 982
 983         /* write APIC ICR */
 984         lapic->icr_lo = icr_lo;
 985         crit_exit();
 986         return(1);
 987 }
 988
 989 #endif
 990
 991 /*
 992  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 993  *
 994  * target is a bitmask of destination cpus.  Vector is any
 995  * valid system INT vector.  Delivery mode may be either
 996  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 997  */
 998 void
 999 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
1000 {
1001         crit_enter();
1002         while (target) {
1003                 int n = BSFCPUMASK(target);
1004                 target &= ~CPUMASK(n);
1005                 single_apic_ipi(n, vector, delivery_mode);
1006         }
1007         crit_exit();
1008 }
1009
1010 /*
1011  * Timer code, in development...
1012  *  - suggested by rgrimes@gndrsh.aac.dev.com
1013  */
1014 int
1015 get_apic_timer_frequency(void)
1016 {
1017         return(lapic_cputimer_intr.freq);
1018 }
1019
1020 /*
1021  * Load a 'downcount time' in uSeconds.
1022  */
1023 void
1024 set_apic_timer(int us)
1025 {
1026         u_int count;
1027
1028         /*
1029          * When we reach here, lapic timer's frequency
1030          * must have been calculated as well as the
1031          * divisor (lapic->dcr_timer is setup during the
1032          * divisor calculation).
1033          */
1034         KKASSERT(lapic_cputimer_intr.freq != 0 &&
1035                  lapic_timer_divisor_idx >= 0);
1036
1037         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
1038         lapic_timer_oneshot(count);
1039 }
1040
1041
1042 /*
1043  * Read remaining time in timer.
1044  */
1045 int
1046 read_apic_timer(void)
1047 {
1048 #if 0
1049         /** XXX FIXME: we need to return the actual remaining time,
1050          *         for now we just return the remaining count.
1051          */
1052 #else
1053         return lapic->ccr_timer;
1054 #endif
1055 }
1056
1057
1058 /*
1059  * Spin-style delay, set delay time in uS, spin till it drains.
1060  */
1061 void
1062 u_sleep(int count)
1063 {
1064         set_apic_timer(count);
1065         while (read_apic_timer())
1066                  /* spin */ ;
1067 }
1068
1069 void
1070 lapic_map(vm_offset_t lapic_addr)
1071 {
1072         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
1073
1074         kprintf("lapic: at 0x%08lx\n", lapic_addr);
1075 }
1076
1077 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
1078         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
1079
1080 void
1081 lapic_config(void)
1082 {
1083         struct lapic_enumerator *e;
1084         int error;
1085
1086         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1087                 error = e->lapic_probe(e);
1088                 if (!error)
1089                         break;
1090         }
1091         if (e == NULL)
1092                 panic("can't config lapic\n");
1093
1094         e->lapic_enumerate(e);
1095 }
1096
1097 void
1098 lapic_enumerator_register(struct lapic_enumerator *ne)
1099 {
1100         struct lapic_enumerator *e;
1101
1102         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1103                 if (e->lapic_prio < ne->lapic_prio) {
1104                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
1105                         return;
1106                 }
1107         }
1108         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
1109 }
1110
1111 static TAILQ_HEAD(, ioapic_enumerator) ioapic_enumerators =
1112         TAILQ_HEAD_INITIALIZER(ioapic_enumerators);
1113
1114 void
1115 ioapic_config(void)
1116 {
1117         struct ioapic_enumerator *e;
1118         int error;
1119
1120         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1121                 error = e->ioapic_probe(e);
1122                 if (!error)
1123                         break;
1124         }
1125         if (e == NULL) {
1126 #ifdef notyet
1127                 panic("can't config I/O APIC\n");
1128 #else
1129                 kprintf("no I/O APIC\n");
1130                 return;
1131 #endif
1132         }
1133
1134         e->ioapic_enumerate(e);
1135 }
1136
1137 void
1138 ioapic_enumerator_register(struct ioapic_enumerator *ne)
1139 {
1140         struct ioapic_enumerator *e;
1141
1142         TAILQ_FOREACH(e, &ioapic_enumerators, ioapic_link) {
1143                 if (e->ioapic_prio < ne->ioapic_prio) {
1144                         TAILQ_INSERT_BEFORE(e, ne, ioapic_link);
1145                         return;
1146                 }
1147         }
1148         TAILQ_INSERT_TAIL(&ioapic_enumerators, ne, ioapic_link);
1149 }