sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine_base/apic/lapic.h>
  39 #include <machine_base/apic/ioapic_abi.h>
  40 #include <machine/segments.h>
  41 #include <sys/thread2.h>
  42
  43 #include <machine/intr_machdep.h>
  44
  45 volatile lapic_t        *lapic;
  46
  47 static void     lapic_timer_calibrate(void);
  48 static void     lapic_timer_set_divisor(int);
  49 static void     lapic_timer_fixup_handler(void *);
  50 static void     lapic_timer_restart_handler(void *);
  51
  52 void            lapic_timer_process(void);
  53 void            lapic_timer_process_frame(struct intrframe *);
  54
  55 static int      lapic_timer_enable = 1;
  56 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  57
  58 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  59 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  60 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  61 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  62
  63 static struct cputimer_intr lapic_cputimer_intr = {
  64         .freq = 0,
  65         .reload = lapic_timer_intr_reload,
  66         .enable = lapic_timer_intr_enable,
  67         .config = cputimer_intr_default_config,
  68         .restart = lapic_timer_intr_restart,
  69         .pmfixup = lapic_timer_intr_pmfixup,
  70         .initclock = cputimer_intr_default_initclock,
  71         .next = SLIST_ENTRY_INITIALIZER,
  72         .name = "lapic",
  73         .type = CPUTIMER_INTR_LAPIC,
  74         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  75         .caps = CPUTIMER_INTR_CAP_NONE
  76 };
  77
  78 static int              lapic_timer_divisor_idx = -1;
  79 static const uint32_t   lapic_timer_divisors[] = {
  80         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  81         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  82 };
  83 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  84
  85 /*
  86  * Enable LAPIC, configure interrupts.
  87  */
  88 void
  89 lapic_init(boolean_t bsp)
  90 {
  91         uint32_t timer;
  92         u_int   temp;
  93
  94         /*
  95          * Install vectors
  96          *
  97          * Since IDT is shared between BSP and APs, these vectors
  98          * only need to be installed once; we do it on BSP.
  99          */
 100         if (bsp) {
 101                 /* Install a 'Spurious INTerrupt' vector */
 102                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 103                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 104
 105                 /* Install an inter-CPU IPI for TLB invalidation */
 106                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 107                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 108
 109                 /* Install an inter-CPU IPI for IPIQ messaging */
 110                 setidt(XIPIQ_OFFSET, Xipiq,
 111                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 112
 113                 /* Install a timer vector */
 114                 setidt(XTIMER_OFFSET, Xtimer,
 115                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 116
 117                 /* Install an inter-CPU IPI for CPU stop/restart */
 118                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 119                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 120         }
 121
 122         /*
 123          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 124          * aggregate interrupt input from the 8259.  The INTA cycle
 125          * will be routed to the external controller (the 8259) which
 126          * is expected to supply the vector.
 127          *
 128          * Must be setup edge triggered, active high.
 129          *
 130          * Disable LINT0 on BSP, if I/O APIC is enabled.
 131          *
 132          * Disable LINT0 on the APs.  It doesn't matter what delivery
 133          * mode we use because we leave it masked.
 134          */
 135         temp = lapic->lvt_lint0;
 136         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 137                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 138         if (bsp) {
 139                 temp |= APIC_LVT_DM_EXTINT;
 140                 if (apic_io_enable)
 141                         temp |= APIC_LVT_MASKED;
 142         } else {
 143                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 144         }
 145         lapic->lvt_lint0 = temp;
 146
 147         /*
 148          * Setup LINT1 as NMI.
 149          *
 150          * Must be setup edge trigger, active high.
 151          *
 152          * Enable LINT1 on BSP, if I/O APIC is enabled.
 153          *
 154          * Disable LINT1 on the APs.
 155          */
 156         temp = lapic->lvt_lint1;
 157         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 158                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 159         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 160         if (bsp && apic_io_enable)
 161                 temp &= ~APIC_LVT_MASKED;
 162         lapic->lvt_lint1 = temp;
 163
 164         /*
 165          * Mask the LAPIC error interrupt, LAPIC performance counter
 166          * interrupt.
 167          */
 168         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 169         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 170
 171         /*
 172          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 173          */
 174         timer = lapic->lvt_timer;
 175         timer &= ~APIC_LVTT_VECTOR;
 176         timer |= XTIMER_OFFSET;
 177         timer |= APIC_LVTT_MASKED;
 178         lapic->lvt_timer = timer;
 179
 180         /*
 181          * Set the Task Priority Register as needed.   At the moment allow
 182          * interrupts on all cpus (the APs will remain CLId until they are
 183          * ready to deal).  We could disable all but IPIs by setting
 184          * temp |= TPR_IPI for cpu != 0.
 185          */
 186         temp = lapic->tpr;
 187         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 188 #ifdef SMP /* APIC-IO */
 189 if (!apic_io_enable) {
 190 #endif
 191         /*
 192          * If we are NOT running the IO APICs, the LAPIC will only be used
 193          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 194          */
 195         temp |= TPR_IPI;
 196 #ifdef SMP /* APIC-IO */
 197 }
 198 #endif
 199
 200         lapic->tpr = temp;
 201
 202         /*
 203          * Enable the LAPIC
 204          */
 205         temp = lapic->svr;
 206         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 207         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 208
 209         /*
 210          * Set the spurious interrupt vector.  The low 4 bits of the vector
 211          * must be 1111.
 212          */
 213         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 214                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 215         temp &= ~APIC_SVR_VECTOR;
 216         temp |= XSPURIOUSINT_OFFSET;
 217
 218         lapic->svr = temp;
 219
 220         /*
 221          * Pump out a few EOIs to clean out interrupts that got through
 222          * before we were able to set the TPR.
 223          */
 224         lapic->eoi = 0;
 225         lapic->eoi = 0;
 226         lapic->eoi = 0;
 227
 228         if (bsp) {
 229                 lapic_timer_calibrate();
 230                 if (lapic_timer_enable) {
 231                         cputimer_intr_register(&lapic_cputimer_intr);
 232                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 233                 }
 234         } else {
 235                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 236         }
 237
 238         if (bootverbose)
 239                 apic_dump("apic_initialize()");
 240 }
 241
 242 static void
 243 lapic_timer_set_divisor(int divisor_idx)
 244 {
 245         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 246         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 247 }
 248
 249 static void
 250 lapic_timer_oneshot(u_int count)
 251 {
 252         uint32_t value;
 253
 254         value = lapic->lvt_timer;
 255         value &= ~APIC_LVTT_PERIODIC;
 256         lapic->lvt_timer = value;
 257         lapic->icr_timer = count;
 258 }
 259
 260 static void
 261 lapic_timer_oneshot_quick(u_int count)
 262 {
 263         lapic->icr_timer = count;
 264 }
 265
 266 static void
 267 lapic_timer_calibrate(void)
 268 {
 269         sysclock_t value;
 270
 271         /* Try to calibrate the local APIC timer. */
 272         for (lapic_timer_divisor_idx = 0;
 273              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 274              lapic_timer_divisor_idx++) {
 275                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 276                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 277                 DELAY(2000000);
 278                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 279                 if (value != APIC_TIMER_MAX_COUNT)
 280                         break;
 281         }
 282         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 283                 panic("lapic: no proper timer divisor?!\n");
 284         lapic_cputimer_intr.freq = value / 2;
 285
 286         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 287                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 288 }
 289
 290 static void
 291 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 292 {
 293         sysclock_t count;
 294
 295         gd->gd_timer_running = 0;
 296
 297         count = sys_cputimer->count();
 298         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 299                 systimer_intr(&count, 0, frame);
 300 }
 301
 302 void
 303 lapic_timer_process(void)
 304 {
 305         lapic_timer_process_oncpu(mycpu, NULL);
 306 }
 307
 308 void
 309 lapic_timer_process_frame(struct intrframe *frame)
 310 {
 311         lapic_timer_process_oncpu(mycpu, frame);
 312 }
 313
 314 static void
 315 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 316 {
 317         struct globaldata *gd = mycpu;
 318
 319         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 320         if (reload < 2)
 321                 reload = 2;
 322
 323         if (gd->gd_timer_running) {
 324                 if (reload < lapic->ccr_timer)
 325                         lapic_timer_oneshot_quick(reload);
 326         } else {
 327                 gd->gd_timer_running = 1;
 328                 lapic_timer_oneshot_quick(reload);
 329         }
 330 }
 331
 332 static void
 333 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 334 {
 335         uint32_t timer;
 336
 337         timer = lapic->lvt_timer;
 338         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 339         lapic->lvt_timer = timer;
 340
 341         lapic_timer_fixup_handler(NULL);
 342 }
 343
 344 static void
 345 lapic_timer_fixup_handler(void *arg)
 346 {
 347         int *started = arg;
 348
 349         if (started != NULL)
 350                 *started = 0;
 351
 352         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 353                 /*
 354                  * Detect the presence of C1E capability mostly on latest
 355                  * dual-cores (or future) k8 family.  This feature renders
 356                  * the local APIC timer dead, so we disable it by reading
 357                  * the Interrupt Pending Message register and clearing both
 358                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 359                  *
 360                  * Reference:
 361                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 362                  *    Family 0Fh Processors"
 363                  *   #32559 revision 3.00
 364                  */
 365                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 366                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 367                         uint64_t msr;
 368
 369                         msr = rdmsr(0xc0010055);
 370                         if (msr & 0x18000000) {
 371                                 struct globaldata *gd = mycpu;
 372
 373                                 kprintf("cpu%d: AMD C1E detected\n",
 374                                         gd->gd_cpuid);
 375                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 376
 377                                 /*
 378                                  * We are kinda stalled;
 379                                  * kick start again.
 380                                  */
 381                                 gd->gd_timer_running = 1;
 382                                 lapic_timer_oneshot_quick(2);
 383
 384                                 if (started != NULL)
 385                                         *started = 1;
 386                         }
 387                 }
 388         }
 389 }
 390
 391 static void
 392 lapic_timer_restart_handler(void *dummy __unused)
 393 {
 394         int started;
 395
 396         lapic_timer_fixup_handler(&started);
 397         if (!started) {
 398                 struct globaldata *gd = mycpu;
 399
 400                 gd->gd_timer_running = 1;
 401                 lapic_timer_oneshot_quick(2);
 402         }
 403 }
 404
 405 /*
 406  * This function is called only by ACPI-CA code currently:
 407  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 408  *   module controls PM.  So once ACPI-CA is attached, we try
 409  *   to apply the fixup to prevent LAPIC timer from hanging.
 410  */
 411 static void
 412 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 413 {
 414         lwkt_send_ipiq_mask(smp_active_mask,
 415                             lapic_timer_fixup_handler, NULL);
 416 }
 417
 418 static void
 419 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 420 {
 421         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 422 }
 423
 424
 425 /*
 426  * dump contents of local APIC registers
 427  */
 428 void
 429 apic_dump(char* str)
 430 {
 431         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 432         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 433                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 434 }
 435
 436 /*
 437  * Inter Processor Interrupt functions.
 438  */
 439
 440 /*
 441  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 442  *
 443  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 444  *  vector is any valid SYSTEM INT vector
 445  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 446  *
 447  * A backlog of requests can create a deadlock between cpus.  To avoid this
 448  * we have to be able to accept IPIs at the same time we are trying to send
 449  * them.  The critical section prevents us from attempting to send additional
 450  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 451  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 452  * to occur but fortunately it does not happen too often.
 453  */
 454 int
 455 apic_ipi(int dest_type, int vector, int delivery_mode)
 456 {
 457         u_long  icr_lo;
 458
 459         crit_enter();
 460         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 461             unsigned int eflags = read_eflags();
 462             cpu_enable_intr();
 463             DEBUG_PUSH_INFO("apic_ipi");
 464             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 465                 lwkt_process_ipiq();
 466             }
 467             DEBUG_POP_INFO();
 468             write_eflags(eflags);
 469         }
 470
 471         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 472                 delivery_mode | vector;
 473         lapic->icr_lo = icr_lo;
 474         crit_exit();
 475         return 0;
 476 }
 477
 478 void
 479 single_apic_ipi(int cpu, int vector, int delivery_mode)
 480 {
 481         u_long  icr_lo;
 482         u_long  icr_hi;
 483
 484         crit_enter();
 485         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 486             unsigned int eflags = read_eflags();
 487             cpu_enable_intr();
 488             DEBUG_PUSH_INFO("single_apic_ipi");
 489             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 490                 lwkt_process_ipiq();
 491             }
 492             DEBUG_POP_INFO();
 493             write_eflags(eflags);
 494         }
 495         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 496         icr_hi |= (CPU_TO_ID(cpu) << 24);
 497         lapic->icr_hi = icr_hi;
 498
 499         /* build ICR_LOW */
 500         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 501             | APIC_DEST_DESTFLD | delivery_mode | vector;
 502
 503         /* write APIC ICR */
 504         lapic->icr_lo = icr_lo;
 505         crit_exit();
 506 }
 507
 508 #if 0
 509
 510 /*
 511  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 512  *
 513  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 514  * to the target, and the scheduler does not 'poll' for IPI messages.
 515  */
 516 int
 517 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 518 {
 519         u_long  icr_lo;
 520         u_long  icr_hi;
 521
 522         crit_enter();
 523         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 524             crit_exit();
 525             return(0);
 526         }
 527         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 528         icr_hi |= (CPU_TO_ID(cpu) << 24);
 529         lapic->icr_hi = icr_hi;
 530
 531         /* build IRC_LOW */
 532         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 533             | APIC_DEST_DESTFLD | delivery_mode | vector;
 534
 535         /* write APIC ICR */
 536         lapic->icr_lo = icr_lo;
 537         crit_exit();
 538         return(1);
 539 }
 540
 541 #endif
 542
 543 /*
 544  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 545  *
 546  * target is a bitmask of destination cpus.  Vector is any
 547  * valid system INT vector.  Delivery mode may be either
 548  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 549  */
 550 void
 551 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 552 {
 553         crit_enter();
 554         while (target) {
 555                 int n = BSFCPUMASK(target);
 556                 target &= ~CPUMASK(n);
 557                 single_apic_ipi(n, vector, delivery_mode);
 558         }
 559         crit_exit();
 560 }
 561
 562 /*
 563  * Timer code, in development...
 564  *  - suggested by rgrimes@gndrsh.aac.dev.com
 565  */
 566 int
 567 get_apic_timer_frequency(void)
 568 {
 569         return(lapic_cputimer_intr.freq);
 570 }
 571
 572 /*
 573  * Load a 'downcount time' in uSeconds.
 574  */
 575 void
 576 set_apic_timer(int us)
 577 {
 578         u_int count;
 579
 580         /*
 581          * When we reach here, lapic timer's frequency
 582          * must have been calculated as well as the
 583          * divisor (lapic.dcr_timer is setup during the
 584          * divisor calculation).
 585          */
 586         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 587                  lapic_timer_divisor_idx >= 0);
 588
 589         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 590         lapic_timer_oneshot(count);
 591 }
 592
 593
 594 /*
 595  * Read remaining time in timer.
 596  */
 597 int
 598 read_apic_timer(void)
 599 {
 600 #if 0
 601         /** XXX FIXME: we need to return the actual remaining time,
 602          *         for now we just return the remaining count.
 603          */
 604 #else
 605         return lapic->ccr_timer;
 606 #endif
 607 }
 608
 609
 610 /*
 611  * Spin-style delay, set delay time in uS, spin till it drains.
 612  */
 613 void
 614 u_sleep(int count)
 615 {
 616         set_apic_timer(count);
 617         while (read_apic_timer())
 618                  /* spin */ ;
 619 }
 620
 621 int
 622 lapic_unused_apic_id(int start)
 623 {
 624         int i;
 625
 626         for (i = start; i < NAPICID; ++i) {
 627                 if (ID_TO_CPU(i) == -1)
 628                         return i;
 629         }
 630         return NAPICID;
 631 }
 632
 633 void
 634 lapic_map(vm_offset_t lapic_addr)
 635 {
 636         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 637
 638         kprintf("lapic: at %p\n", (void *)lapic_addr);
 639 }
 640
 641 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 642         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 643
 644 void
 645 lapic_config(void)
 646 {
 647         struct lapic_enumerator *e;
 648         int error, i;
 649
 650         for (i = 0; i < NAPICID; ++i)
 651                 ID_TO_CPU(i) = -1;
 652
 653         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 654                 error = e->lapic_probe(e);
 655                 if (!error)
 656                         break;
 657         }
 658         if (e == NULL)
 659                 panic("can't config lapic\n");
 660
 661         e->lapic_enumerate(e);
 662 }
 663
 664 void
 665 lapic_enumerator_register(struct lapic_enumerator *ne)
 666 {
 667         struct lapic_enumerator *e;
 668
 669         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 670                 if (e->lapic_prio < ne->lapic_prio) {
 671                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 672                         return;
 673                 }
 674         }
 675         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 676 }