d7f9d1641bfda132c167265ff6030f91e7c783aa
[dragonfly.git] / sys / bus / pci / pcireg.h
1 /*-
2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice unmodified, this list of conditions, and the following
10  *    disclaimer.
11  * 2. Redistributions in binary form must reproduce the above copyright
12  *    notice, this list of conditions and the following disclaimer in the
13  *    documentation and/or other materials provided with the distribution.
14  *
15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
25  *
26  * $FreeBSD: src/sys/dev/pci/pcireg.h,v 1.64.2.4.2.1 2009/04/15 03:14:26 kensmith Exp $
27  *
28  */
29
30 #ifndef _PCIREG_H_
31 #define _PCIREG_H_
32
33 #include <sys/types.h>
34
35 typedef u_int16_t pci_vendor_id_t;
36 typedef u_int16_t pci_product_id_t;
37 typedef u_int8_t pci_class_t;
38 typedef u_int8_t pci_subclass_t;
39 typedef u_int8_t pci_interface_t;
40 typedef u_int8_t pci_revision_t;
41 typedef u_int8_t pci_intr_pin_t;
42 typedef u_int8_t pci_intr_line_t;
43 typedef u_int32_t pcireg_t;             /* ~typical configuration space */
44
45 /*
46  * PCIM_xxx: mask to locate subfield in register
47  * PCIR_xxx: config register offset
48  * PCIC_xxx: device class
49  * PCIS_xxx: device subclass
50  * PCIP_xxx: device programming interface
51  * PCIV_xxx: PCI vendor ID (only required to fixup ancient devices)
52  * PCID_xxx: device ID
53  * PCIY_xxx: capability identification number
54  */
55
56 /* some PCI bus constants */
57
58 #define PCI_BUSMAX      255
59 #define PCI_SLOTMAX     31
60 #define PCI_FUNCMAX     7
61 #define PCI_REGMAX      255
62 #define PCI_MAXHDRTYPE  2
63
64 /* PCI config header registers for all devices */
65
66 #define PCIR_DEVVENDOR  0x00
67 #define PCIR_VENDOR     0x00
68 #define PCIR_DEVICE     0x02
69 #define PCIR_COMMAND    0x04
70 #define PCIR_CARDBUSCIS 0x28
71 #define PCIM_CMD_PORTEN         0x0001
72 #define PCIM_CMD_MEMEN          0x0002
73 #define PCIM_CMD_BUSMASTEREN    0x0004
74 #define PCIM_CMD_SPECIALEN      0x0008
75 #define PCIM_CMD_MWRICEN        0x0010
76 #define PCIM_CMD_PERRESPEN      0x0040
77 #define PCIM_CMD_SERRESPEN      0x0100
78 #define PCIM_CMD_BACKTOBACK     0x0200
79 #define PCIM_CMD_INTxDIS        0x0400
80 #define PCIR_STATUS     0x06
81 #define PCIM_STATUS_CAPPRESENT  0x0010
82 #define PCIM_STATUS_66CAPABLE   0x0020
83 #define PCIM_STATUS_BACKTOBACK  0x0080
84 #define PCIM_STATUS_PERRREPORT  0x0100
85 #define PCIM_STATUS_SEL_FAST    0x0000
86 #define PCIM_STATUS_SEL_MEDIMUM 0x0200
87 #define PCIM_STATUS_SEL_SLOW    0x0400
88 #define PCIM_STATUS_SEL_MASK    0x0600
89 #define PCIM_STATUS_STABORT     0x0800
90 #define PCIM_STATUS_RTABORT     0x1000
91 #define PCIM_STATUS_RMABORT     0x2000
92 #define PCIM_STATUS_SERR        0x4000
93 #define PCIM_STATUS_PERR        0x8000
94 #define PCIR_REVID      0x08
95 #define PCIR_PROGIF     0x09
96 #define PCIR_SUBCLASS   0x0a
97 #define PCIR_CLASS      0x0b
98 #define PCIR_CACHELNSZ  0x0c
99 #define PCIR_LATTIMER   0x0d
100 #define PCIR_HDRTYPE    0x0e
101 #define PCIM_HDRTYPE            0x7f
102 #define PCIM_HDRTYPE_NORMAL     0x00
103 #define PCIM_HDRTYPE_BRIDGE     0x01
104 #define PCIM_HDRTYPE_CARDBUS    0x02
105 #define PCIM_MFDEV              0x80
106 #define PCIR_BIST       0x0f
107
108 /* Capability Register Offsets */
109
110 #define PCICAP_ID       0x0
111 #define PCICAP_NEXTPTR  0x1
112
113 /* Capability Identification Numbers */
114
115 #define PCIY_PMG        0x01    /* PCI Power Management */
116 #define PCIY_AGP        0x02    /* AGP */
117 #define PCIY_VPD        0x03    /* Vital Product Data */
118 #define PCIY_SLOTID     0x04    /* Slot Identification */
119 #define PCIY_MSI        0x05    /* Message Signaled Interrupts */
120 #define PCIY_CHSWP      0x06    /* CompactPCI Hot Swap */
121 #define PCIY_PCIX       0x07    /* PCI-X */
122 #define PCIY_HT         0x08    /* HyperTransport */
123 #define PCIY_VENDOR     0x09    /* Vendor Unique */
124 #define PCIY_DEBUG      0x0a    /* Debug port */
125 #define PCIY_CRES       0x0b    /* CompactPCI central resource control */
126 #define PCIY_HOTPLUG    0x0c    /* PCI Hot-Plug */
127 #define PCIY_SUBVENDOR  0x0d    /* PCI-PCI bridge subvendor ID */
128 #define PCIY_AGP8X      0x0e    /* AGP 8x */
129 #define PCIY_SECDEV     0x0f    /* Secure Device */
130 #define PCIY_EXPRESS    0x10    /* PCI Express */
131 #define PCIY_MSIX       0x11    /* MSI-X */
132
133 /* config registers for header type 0 devices */
134
135 #define PCIR_BARS       0x10
136 #define PCIR_MAPS       PCIR_BARS
137 #define PCIR_BAR(x)             (PCIR_BARS + (x) * 4)
138 #define PCIR_MAX_BAR_0          5
139 #define PCI_RID2BAR(rid)        (((rid) - PCIR_BARS) / 4)
140 #define PCI_BAR_IO(x)           (((x) & PCIM_BAR_SPACE) == PCIM_BAR_IO_SPACE)
141 #define PCI_BAR_MEM(x)          (((x) & PCIM_BAR_SPACE) == PCIM_BAR_MEM_SPACE)
142 #define PCIM_BAR_SPACE          0x00000001
143 #define PCIM_BAR_MEM_SPACE      0
144 #define PCIM_BAR_IO_SPACE       1
145 #define PCIM_BAR_MEM_TYPE       0x00000006
146 #define PCIM_BAR_MEM_32         0
147 #define PCIM_BAR_MEM_1MB        2       /* Locate below 1MB in PCI <= 2.1 */
148 #define PCIM_BAR_MEM_64         4
149 #define PCIM_BAR_MEM_PREFETCH   0x00000008
150 #define PCIM_BAR_MEM_BASE       0xfffffff0
151 #define PCIM_BAR_IO_RESERVED    0x00000002
152 #define PCIM_BAR_IO_BASE        0xfffffffc
153 #define PCIR_CIS        0x28
154 #define PCIM_CIS_ASI_MASK       0x7
155 #define PCIM_CIS_ASI_CONFIG     0
156 #define PCIM_CIS_ASI_BAR0       1
157 #define PCIM_CIS_ASI_BAR1       2
158 #define PCIM_CIS_ASI_BAR2       3
159 #define PCIM_CIS_ASI_BAR3       4
160 #define PCIM_CIS_ASI_BAR4       5
161 #define PCIM_CIS_ASI_BAR5       6
162 #define PCIM_CIS_ASI_ROM        7
163 #define PCIM_CIS_ADDR_MASK      0x0ffffff8
164 #define PCIM_CIS_ROM_MASK       0xf0000000
165 #define PCIM_CIS_CONFIG_MASK    0xff
166 #define PCIR_SUBVEND_0  0x2c
167 #define PCIR_SUBDEV_0   0x2e
168 #define PCIR_BIOS       0x30
169 #define PCIM_BIOS_ENABLE        0x01
170 #define PCIM_BIOS_ADDR_MASK     0xfffff800
171 #define PCIR_CAP_PTR    0x34
172 #define PCIR_INTLINE    0x3c
173 #define PCIR_INTPIN     0x3d
174 #define PCIR_MINGNT     0x3e
175 #define PCIR_MAXLAT     0x3f
176
177 /* config registers for header type 1 (PCI-to-PCI bridge) devices */
178
179 #define PCIR_MAX_BAR_1  1
180 #define PCIR_SECSTAT_1  0x1e
181
182 #define PCIR_PRIBUS_1   0x18
183 #define PCIR_SECBUS_1   0x19
184 #define PCIR_SUBBUS_1   0x1a
185 #define PCIR_SECLAT_1   0x1b
186
187 #define PCIR_IOBASEL_1  0x1c
188 #define PCIR_IOLIMITL_1 0x1d
189 #define PCIR_IOBASEH_1  0x30
190 #define PCIR_IOLIMITH_1 0x32
191 #define PCIM_BRIO_16            0x0
192 #define PCIM_BRIO_32            0x1
193 #define PCIM_BRIO_MASK          0xf
194
195 #define PCIR_MEMBASE_1  0x20
196 #define PCIR_MEMLIMIT_1 0x22
197
198 #define PCIR_PMBASEL_1  0x24
199 #define PCIR_PMLIMITL_1 0x26
200 #define PCIR_PMBASEH_1  0x28
201 #define PCIR_PMLIMITH_1 0x2c
202 #define PCIM_BRPM_32            0x0
203 #define PCIM_BRPM_64            0x1
204 #define PCIM_BRPM_MASK          0xf
205
206 #define PCIR_BRIDGECTL_1 0x3e
207
208 /* config registers for header type 2 (CardBus) devices */
209
210 #define PCIR_MAX_BAR_2  0
211 #define PCIR_CAP_PTR_2  0x14
212 #define PCIR_SECSTAT_2  0x16
213
214 #define PCIR_PRIBUS_2   0x18
215 #define PCIR_SECBUS_2   0x19
216 #define PCIR_SUBBUS_2   0x1a
217 #define PCIR_SECLAT_2   0x1b
218
219 #define PCIR_MEMBASE0_2 0x1c
220 #define PCIR_MEMLIMIT0_2 0x20
221 #define PCIR_MEMBASE1_2 0x24
222 #define PCIR_MEMLIMIT1_2 0x28
223 #define PCIR_IOBASE0_2  0x2c
224 #define PCIR_IOLIMIT0_2 0x30
225 #define PCIR_IOBASE1_2  0x34
226 #define PCIR_IOLIMIT1_2 0x38
227
228 #define PCIR_BRIDGECTL_2 0x3e
229
230 #define PCIR_SUBVEND_2  0x40
231 #define PCIR_SUBDEV_2   0x42
232
233 #define PCIR_PCCARDIF_2 0x44
234
235 /* PCI device class, subclass and programming interface definitions */
236
237 #define PCIC_OLD        0x00
238 #define PCIS_OLD_NONVGA         0x00
239 #define PCIS_OLD_VGA            0x01
240
241 #define PCIC_STORAGE    0x01
242 #define PCIS_STORAGE_SCSI       0x00
243 #define PCIS_STORAGE_IDE        0x01
244 #define PCIP_STORAGE_IDE_MODEPRIM       0x01
245 #define PCIP_STORAGE_IDE_PROGINDPRIM    0x02
246 #define PCIP_STORAGE_IDE_MODESEC        0x04
247 #define PCIP_STORAGE_IDE_PROGINDSEC     0x08
248 #define PCIP_STORAGE_IDE_MASTERDEV      0x80
249 #define PCIS_STORAGE_FLOPPY     0x02
250 #define PCIS_STORAGE_IPI        0x03
251 #define PCIS_STORAGE_RAID       0x04
252 #define PCIS_STORAGE_ATA_ADMA   0x05
253 #define PCIS_STORAGE_SATA       0x06
254 #define PCIP_STORAGE_SATA_AHCI_1_0      0x01
255 #define PCIS_STORAGE_SAS        0x07
256 #define PCIS_STORAGE_OTHER      0x80
257
258 #define PCIC_NETWORK    0x02
259 #define PCIS_NETWORK_ETHERNET   0x00
260 #define PCIS_NETWORK_TOKENRING  0x01
261 #define PCIS_NETWORK_FDDI       0x02
262 #define PCIS_NETWORK_ATM        0x03
263 #define PCIS_NETWORK_ISDN       0x04
264 #define PCIS_NETWORK_WORLDFIP   0x05
265 #define PCIS_NETWORK_PICMG      0x06
266 #define PCIS_NETWORK_OTHER      0x80
267
268 #define PCIC_DISPLAY    0x03
269 #define PCIS_DISPLAY_VGA        0x00
270 #define PCIS_DISPLAY_XGA        0x01
271 #define PCIS_DISPLAY_3D         0x02
272 #define PCIS_DISPLAY_OTHER      0x80
273
274 #define PCIC_MULTIMEDIA 0x04
275 #define PCIS_MULTIMEDIA_VIDEO   0x00
276 #define PCIS_MULTIMEDIA_AUDIO   0x01
277 #define PCIS_MULTIMEDIA_TELE    0x02
278 #define PCIS_MULTIMEDIA_HDA     0x03
279 #define PCIS_MULTIMEDIA_OTHER   0x80
280
281 #define PCIC_MEMORY     0x05
282 #define PCIS_MEMORY_RAM         0x00
283 #define PCIS_MEMORY_FLASH       0x01
284 #define PCIS_MEMORY_OTHER       0x80
285
286 #define PCIC_BRIDGE     0x06
287 #define PCIS_BRIDGE_HOST        0x00
288 #define PCIS_BRIDGE_ISA         0x01
289 #define PCIS_BRIDGE_EISA        0x02
290 #define PCIS_BRIDGE_MCA         0x03
291 #define PCIS_BRIDGE_PCI         0x04
292 #define PCIP_BRIDGE_PCI_SUBTRACTIVE     0x01
293 #define PCIS_BRIDGE_PCMCIA      0x05
294 #define PCIS_BRIDGE_NUBUS       0x06
295 #define PCIS_BRIDGE_CARDBUS     0x07
296 #define PCIS_BRIDGE_RACEWAY     0x08
297 #define PCIS_BRIDGE_PCI_TRANSPARENT 0x09
298 #define PCIS_BRIDGE_INFINIBAND  0x0a
299 #define PCIS_BRIDGE_OTHER       0x80
300
301 #define PCIC_SIMPLECOMM 0x07
302 #define PCIS_SIMPLECOMM_UART    0x00
303 #define PCIP_SIMPLECOMM_UART_8250       0x00
304 #define PCIP_SIMPLECOMM_UART_16450A     0x01
305 #define PCIP_SIMPLECOMM_UART_16550A     0x02
306 #define PCIP_SIMPLECOMM_UART_16650A     0x03
307 #define PCIP_SIMPLECOMM_UART_16750A     0x04
308 #define PCIP_SIMPLECOMM_UART_16850A     0x05
309 #define PCIP_SIMPLECOMM_UART_16950A     0x06
310 #define PCIS_SIMPLECOMM_PAR     0x01
311 #define PCIS_SIMPLECOMM_MULSER  0x02
312 #define PCIS_SIMPLECOMM_MODEM   0x03
313 #define PCIS_SIMPLECOMM_GPIB    0x04
314 #define PCIS_SIMPLECOMM_SMART_CARD 0x05
315 #define PCIS_SIMPLECOMM_OTHER   0x80
316
317 #define PCIC_BASEPERIPH 0x08
318 #define PCIS_BASEPERIPH_PIC     0x00
319 #define PCIP_BASEPERIPH_PIC_8259A       0x00
320 #define PCIP_BASEPERIPH_PIC_ISA         0x01
321 #define PCIP_BASEPERIPH_PIC_EISA        0x02
322 #define PCIP_BASEPERIPH_PIC_IO_APIC     0x10
323 #define PCIP_BASEPERIPH_PIC_IOX_APIC    0x20
324 #define PCIS_BASEPERIPH_DMA     0x01
325 #define PCIS_BASEPERIPH_TIMER   0x02
326 #define PCIS_BASEPERIPH_RTC     0x03
327 #define PCIS_BASEPERIPH_PCIHOT  0x04
328 #define PCIS_BASEPERIPH_SDHC    0x05
329 #define PCIS_BASEPERIPH_OTHER   0x80
330
331 #define PCIC_INPUTDEV   0x09
332 #define PCIS_INPUTDEV_KEYBOARD  0x00
333 #define PCIS_INPUTDEV_DIGITIZER 0x01
334 #define PCIS_INPUTDEV_MOUSE     0x02
335 #define PCIS_INPUTDEV_SCANNER   0x03
336 #define PCIS_INPUTDEV_GAMEPORT  0x04
337 #define PCIS_INPUTDEV_OTHER     0x80
338
339 #define PCIC_DOCKING    0x0a
340 #define PCIS_DOCKING_GENERIC    0x00
341 #define PCIS_DOCKING_OTHER      0x80
342
343 #define PCIC_PROCESSOR  0x0b
344 #define PCIS_PROCESSOR_386      0x00
345 #define PCIS_PROCESSOR_486      0x01
346 #define PCIS_PROCESSOR_PENTIUM  0x02
347 #define PCIS_PROCESSOR_ALPHA    0x10
348 #define PCIS_PROCESSOR_POWERPC  0x20
349 #define PCIS_PROCESSOR_MIPS     0x30
350 #define PCIS_PROCESSOR_COPROC   0x40
351
352 #define PCIC_SERIALBUS  0x0c
353 #define PCIS_SERIALBUS_FW       0x00
354 #define PCIS_SERIALBUS_ACCESS   0x01
355 #define PCIS_SERIALBUS_SSA      0x02
356 #define PCIS_SERIALBUS_USB      0x03
357 #define PCIP_SERIALBUS_USB_UHCI         0x00
358 #define PCIP_SERIALBUS_USB_OHCI         0x10
359 #define PCIP_SERIALBUS_USB_EHCI         0x20
360 #define PCIP_SERIALBUS_USB_DEVICE       0xfe
361 #define PCIS_SERIALBUS_FC       0x04
362 #define PCIS_SERIALBUS_SMBUS    0x05
363 #define PCIS_SERIALBUS_INFINIBAND 0x06
364 #define PCIS_SERIALBUS_IPMI     0x07
365 #define PCIP_SERIALBUS_IPMI_SMIC        0x00
366 #define PCIP_SERIALBUS_IPMI_KCS         0x01
367 #define PCIP_SERIALBUS_IPMI_BT          0x02
368 #define PCIS_SERIALBUS_SERCOS   0x08
369 #define PCIS_SERIALBUS_CANBUS   0x09
370
371 #define PCIC_WIRELESS   0x0d
372 #define PCIS_WIRELESS_IRDA      0x00
373 #define PCIS_WIRELESS_IR        0x01
374 #define PCIS_WIRELESS_RF        0x10
375 #define PCIS_WIRELESS_BLUETOOTH 0x11
376 #define PCIS_WIRELESS_BROADBAND 0x12
377 #define PCIS_WIRELESS_80211A    0x20
378 #define PCIS_WIRELESS_80211B    0x21
379 #define PCIS_WIRELESS_OTHER     0x80
380
381 #define PCIC_INTELLIIO  0x0e
382 #define PCIS_INTELLIIO_I2O      0x00
383
384 #define PCIC_SATCOM     0x0f
385 #define PCIS_SATCOM_TV          0x01
386 #define PCIS_SATCOM_AUDIO       0x02
387 #define PCIS_SATCOM_VOICE       0x03
388 #define PCIS_SATCOM_DATA        0x04
389
390 #define PCIC_CRYPTO     0x10
391 #define PCIS_CRYPTO_NETCOMP     0x00
392 #define PCIS_CRYPTO_ENTERTAIN   0x10
393 #define PCIS_CRYPTO_OTHER       0x80
394
395 #define PCIC_DASP       0x11
396 #define PCIS_DASP_DPIO          0x00
397 #define PCIS_DASP_PERFCNTRS     0x01
398 #define PCIS_DASP_COMM_SYNC     0x10
399 #define PCIS_DASP_MGMT_CARD     0x20
400 #define PCIS_DASP_OTHER         0x80
401
402 #define PCIC_OTHER      0xff
403
404 /* Bridge Control Values. */
405 #define PCIB_BCR_PERR_ENABLE            0x0001
406 #define PCIB_BCR_SERR_ENABLE            0x0002
407 #define PCIB_BCR_ISA_ENABLE             0x0004
408 #define PCIB_BCR_VGA_ENABLE             0x0008
409 #define PCIB_BCR_MASTER_ABORT_MODE      0x0020
410 #define PCIB_BCR_SECBUS_RESET           0x0040
411 #define PCIB_BCR_SECBUS_BACKTOBACK      0x0080
412 #define PCIB_BCR_PRI_DISCARD_TIMEOUT    0x0100
413 #define PCIB_BCR_SEC_DISCARD_TIMEOUT    0x0200
414 #define PCIB_BCR_DISCARD_TIMER_STATUS   0x0400
415 #define PCIB_BCR_DISCARD_TIMER_SERREN   0x0800
416
417 /* PCI power manangement */
418 #define PCIR_POWER_CAP          0x2
419 #define PCIM_PCAP_SPEC                  0x0007
420 #define PCIM_PCAP_PMEREQCLK             0x0008
421 #define PCIM_PCAP_PMEREQPWR             0x0010
422 #define PCIM_PCAP_DEVSPECINIT           0x0020
423 #define PCIM_PCAP_DYNCLOCK              0x0040
424 #define PCIM_PCAP_SECCLOCK              0x00c0
425 #define PCIM_PCAP_CLOCKMASK             0x00c0
426 #define PCIM_PCAP_REQFULLCLOCK          0x0100
427 #define PCIM_PCAP_D1SUPP                0x0200
428 #define PCIM_PCAP_D2SUPP                0x0400
429 #define PCIM_PCAP_D0PME                 0x0800
430 #define PCIM_PCAP_D1PME                 0x1000
431 #define PCIM_PCAP_D2PME                 0x2000
432 #define PCIM_PCAP_D3PME_HOT             0x4000
433 #define PCIM_PCAP_D3PME_COLD            0x8000
434
435 #define PCIR_POWER_STATUS       0x4
436 #define PCIM_PSTAT_D0                   0x0000
437 #define PCIM_PSTAT_D1                   0x0001
438 #define PCIM_PSTAT_D2                   0x0002
439 #define PCIM_PSTAT_D3                   0x0003
440 #define PCIM_PSTAT_DMASK                0x0003
441 #define PCIM_PSTAT_REPENABLE            0x0010
442 #define PCIM_PSTAT_PMEENABLE            0x0100
443 #define PCIM_PSTAT_D0POWER              0x0000
444 #define PCIM_PSTAT_D1POWER              0x0200
445 #define PCIM_PSTAT_D2POWER              0x0400
446 #define PCIM_PSTAT_D3POWER              0x0600
447 #define PCIM_PSTAT_D0HEAT               0x0800
448 #define PCIM_PSTAT_D1HEAT               0x1000
449 #define PCIM_PSTAT_D2HEAT               0x1200
450 #define PCIM_PSTAT_D3HEAT               0x1400
451 #define PCIM_PSTAT_DATAUNKN             0x0000
452 #define PCIM_PSTAT_DATADIV10            0x2000
453 #define PCIM_PSTAT_DATADIV100           0x4000
454 #define PCIM_PSTAT_DATADIV1000          0x6000
455 #define PCIM_PSTAT_DATADIVMASK          0x6000
456 #define PCIM_PSTAT_PME                  0x8000
457
458 #define PCIR_POWER_PMCSR        0x6
459 #define PCIM_PMCSR_DCLOCK               0x10
460 #define PCIM_PMCSR_B2SUPP               0x20
461 #define PCIM_BMCSR_B3SUPP               0x40
462 #define PCIM_BMCSR_BPCE                 0x80
463
464 #define PCIR_POWER_DATA         0x7
465
466 /* VPD capability registers */
467 #define PCIR_VPD_ADDR           0x2
468 #define PCIR_VPD_DATA           0x4
469
470 /* PCI Message Signalled Interrupts (MSI) */
471 #define PCIR_MSI_CTRL           0x2
472 #define PCIM_MSICTRL_VECTOR             0x0100
473 #define PCIM_MSICTRL_64BIT              0x0080
474 #define PCIM_MSICTRL_MME_MASK           0x0070
475 #define PCIM_MSICTRL_MME_1              0x0000
476 #define PCIM_MSICTRL_MME_2              0x0010
477 #define PCIM_MSICTRL_MME_4              0x0020
478 #define PCIM_MSICTRL_MME_8              0x0030
479 #define PCIM_MSICTRL_MME_16             0x0040
480 #define PCIM_MSICTRL_MME_32             0x0050
481 #define PCIM_MSICTRL_MMC_MASK           0x000E
482 #define PCIM_MSICTRL_MMC_1              0x0000
483 #define PCIM_MSICTRL_MMC_2              0x0002
484 #define PCIM_MSICTRL_MMC_4              0x0004
485 #define PCIM_MSICTRL_MMC_8              0x0006
486 #define PCIM_MSICTRL_MMC_16             0x0008
487 #define PCIM_MSICTRL_MMC_32             0x000A
488 #define PCIM_MSICTRL_MSI_ENABLE         0x0001
489 #define PCIR_MSI_ADDR           0x4
490 #define PCIR_MSI_ADDR_HIGH      0x8
491 #define PCIR_MSI_DATA           0x8
492 #define PCIR_MSI_DATA_64BIT     0xc
493 #define PCIR_MSI_MASK           0x10
494 #define PCIR_MSI_PENDING        0x14
495
496 /* PCI-X definitions */
497
498 /* For header type 0 devices */
499 #define PCIXR_COMMAND           0x2
500 #define PCIXM_COMMAND_DPERR_E           0x0001  /* Data Parity Error Recovery */
501 #define PCIXM_COMMAND_ERO               0x0002  /* Enable Relaxed Ordering */
502 #define PCIXM_COMMAND_MAX_READ          0x000c  /* Maximum Burst Read Count */
503 #define PCIXM_COMMAND_MAX_READ_512      0x0000
504 #define PCIXM_COMMAND_MAX_READ_1024     0x0004
505 #define PCIXM_COMMAND_MAX_READ_2048     0x0008
506 #define PCIXM_COMMAND_MAX_READ_4096     0x000c
507 #define PCIXM_COMMAND_MAX_SPLITS        0x0070  /* Maximum Split Transactions */
508 #define PCIXM_COMMAND_MAX_SPLITS_1      0x0000
509 #define PCIXM_COMMAND_MAX_SPLITS_2      0x0010
510 #define PCIXM_COMMAND_MAX_SPLITS_3      0x0020
511 #define PCIXM_COMMAND_MAX_SPLITS_4      0x0030
512 #define PCIXM_COMMAND_MAX_SPLITS_8      0x0040
513 #define PCIXM_COMMAND_MAX_SPLITS_12     0x0050
514 #define PCIXM_COMMAND_MAX_SPLITS_16     0x0060
515 #define PCIXM_COMMAND_MAX_SPLITS_32     0x0070
516 #define PCIXM_COMMAND_VERSION           0x3000
517 #define PCIXR_STATUS            0x4
518 #define PCIXM_STATUS_DEVFN              0x000000FF
519 #define PCIXM_STATUS_BUS                0x0000FF00
520 #define PCIXM_STATUS_64BIT              0x00010000
521 #define PCIXM_STATUS_133CAP             0x00020000
522 #define PCIXM_STATUS_SC_DISCARDED       0x00040000
523 #define PCIXM_STATUS_UNEXP_SC           0x00080000
524 #define PCIXM_STATUS_COMPLEX_DEV        0x00100000
525 #define PCIXM_STATUS_MAX_READ           0x00600000
526 #define PCIXM_STATUS_MAX_READ_512       0x00000000
527 #define PCIXM_STATUS_MAX_READ_1024      0x00200000
528 #define PCIXM_STATUS_MAX_READ_2048      0x00400000
529 #define PCIXM_STATUS_MAX_READ_4096      0x00600000
530 #define PCIXM_STATUS_MAX_SPLITS         0x03800000
531 #define PCIXM_STATUS_MAX_SPLITS_1       0x00000000
532 #define PCIXM_STATUS_MAX_SPLITS_2       0x00800000
533 #define PCIXM_STATUS_MAX_SPLITS_3       0x01000000
534 #define PCIXM_STATUS_MAX_SPLITS_4       0x01800000
535 #define PCIXM_STATUS_MAX_SPLITS_8       0x02000000
536 #define PCIXM_STATUS_MAX_SPLITS_12      0x02800000
537 #define PCIXM_STATUS_MAX_SPLITS_16      0x03000000
538 #define PCIXM_STATUS_MAX_SPLITS_32      0x03800000
539 #define PCIXM_STATUS_MAX_CUM_READ       0x1C000000
540 #define PCIXM_STATUS_RCVD_SC_ERR        0x20000000
541 #define PCIXM_STATUS_266CAP             0x40000000
542 #define PCIXM_STATUS_533CAP             0x80000000
543
544 /* For header type 1 devices (PCI-X bridges) */
545 #define PCIXR_SEC_STATUS        0x2
546 #define PCIXM_SEC_STATUS_64BIT          0x0001
547 #define PCIXM_SEC_STATUS_133CAP         0x0002
548 #define PCIXM_SEC_STATUS_SC_DISC        0x0004
549 #define PCIXM_SEC_STATUS_UNEXP_SC       0x0008
550 #define PCIXM_SEC_STATUS_SC_OVERRUN     0x0010
551 #define PCIXM_SEC_STATUS_SR_DELAYED     0x0020
552 #define PCIXM_SEC_STATUS_BUS_MODE       0x03c0
553 #define PCIXM_SEC_STATUS_VERSION        0x3000
554 #define PCIXM_SEC_STATUS_266CAP         0x4000
555 #define PCIXM_SEC_STATUS_533CAP         0x8000
556 #define PCIXR_BRIDGE_STATUS     0x4
557 #define PCIXM_BRIDGE_STATUS_DEVFN       0x000000FF
558 #define PCIXM_BRIDGE_STATUS_BUS         0x0000FF00
559 #define PCIXM_BRIDGE_STATUS_64BIT       0x00010000
560 #define PCIXM_BRIDGE_STATUS_133CAP      0x00020000
561 #define PCIXM_BRIDGE_STATUS_SC_DISCARDED 0x00040000
562 #define PCIXM_BRIDGE_STATUS_UNEXP_SC    0x00080000
563 #define PCIXM_BRIDGE_STATUS_SC_OVERRUN  0x00100000
564 #define PCIXM_BRIDGE_STATUS_SR_DELAYED  0x00200000
565 #define PCIXM_BRIDGE_STATUS_DEVID_MSGCAP 0x20000000
566 #define PCIXM_BRIDGE_STATUS_266CAP      0x40000000
567 #define PCIXM_BRIDGE_STATUS_533CAP      0x80000000
568
569 /* HT (HyperTransport) Capability definitions */
570 #define PCIR_HT_COMMAND         0x2
571 #define PCIM_HTCMD_CAP_MASK             0xf800  /* Capability type. */
572 #define PCIM_HTCAP_SLAVE                0x0000  /* 000xx */
573 #define PCIM_HTCAP_HOST                 0x2000  /* 001xx */
574 #define PCIM_HTCAP_SWITCH               0x4000  /* 01000 */
575 #define PCIM_HTCAP_INTERRUPT            0x8000  /* 10000 */
576 #define PCIM_HTCAP_REVISION_ID          0x8800  /* 10001 */
577 #define PCIM_HTCAP_UNITID_CLUMPING      0x9000  /* 10010 */
578 #define PCIM_HTCAP_EXT_CONFIG_SPACE     0x9800  /* 10011 */
579 #define PCIM_HTCAP_ADDRESS_MAPPING      0xa000  /* 10100 */
580 #define PCIM_HTCAP_MSI_MAPPING          0xa800  /* 10101 */
581 #define PCIM_HTCAP_DIRECT_ROUTE         0xb000  /* 10110 */
582 #define PCIM_HTCAP_VCSET                0xb800  /* 10111 */
583 #define PCIM_HTCAP_RETRY_MODE           0xc000  /* 11000 */
584 #define PCIM_HTCAP_X86_ENCODING         0xc800  /* 11001 */
585
586 /* HT MSI Mapping Capability definitions. */
587 #define PCIM_HTCMD_MSI_ENABLE           0x0001
588 #define PCIM_HTCMD_MSI_FIXED            0x0002
589 #define PCIR_HTMSI_ADDRESS_LO   0x4
590 #define PCIR_HTMSI_ADDRESS_HI   0x8
591
592 /* PCI Vendor capability definitions */
593 #define PCIR_VENDOR_LENGTH      0x2
594 #define PCIR_VENDOR_DATA        0x3
595
596 /* PCI EHCI Debug Port definitions */
597 #define PCIR_DEBUG_PORT         0x2
598 #define PCIM_DEBUG_PORT_OFFSET          0x1FFF
599 #define PCIM_DEBUG_PORT_BAR             0xe000
600
601 /* PCI-PCI Bridge Subvendor definitions */
602 #define PCIR_SUBVENDCAP_ID      0x4
603
604 /* PCI Express definitions */
605 #define PCIR_EXPRESS_FLAGS      0x2
606 #define PCIM_EXP_FLAGS_VERSION          0x000F
607 #define PCIM_EXP_FLAGS_TYPE             0x00F0
608 #define PCIM_EXP_TYPE_ENDPOINT          0x0000
609 #define PCIM_EXP_TYPE_LEGACY_ENDPOINT   0x0010
610 #define PCIM_EXP_TYPE_ROOT_PORT         0x0040
611 #define PCIM_EXP_TYPE_UPSTREAM_PORT     0x0050
612 #define PCIM_EXP_TYPE_DOWNSTREAM_PORT   0x0060
613 #define PCIM_EXP_TYPE_PCI_BRIDGE        0x0070
614 #define PCIM_EXP_FLAGS_SLOT             0x0100
615 #define PCIM_EXP_FLAGS_IRQ              0x3e00
616 #define PCIER_DEVCTRL                   0x08
617 /* MSI-X definitions */
618 #define PCIR_MSIX_CTRL          0x2
619 #define PCIM_MSIXCTRL_MSIX_ENABLE       0x8000
620 #define PCIM_MSIXCTRL_FUNCTION_MASK     0x4000
621 #define PCIM_MSIXCTRL_TABLE_SIZE        0x07FF
622 #define PCIR_MSIX_TABLE         0x4
623 #define PCIR_MSIX_PBA           0x8
624 #define PCIM_MSIX_BIR_MASK              0x7
625 #define PCIM_MSIX_BIR_BAR_10            0
626 #define PCIM_MSIX_BIR_BAR_14            1
627 #define PCIM_MSIX_BIR_BAR_18            2
628 #define PCIM_MSIX_BIR_BAR_1C            3
629 #define PCIM_MSIX_BIR_BAR_20            4
630 #define PCIM_MSIX_BIR_BAR_24            5
631 #define PCIM_MSIX_VCTRL_MASK            0x1
632
633 #define PCIEM_DEVCTL_MAX_READRQ_4096   0x5000
634 #define PCIEM_DEVCTL_MAX_READRQ_MASK    0x7000  /* Max read request size */
635 #define PCIEM_DEVCTL_MAX_READRQ_128     0x0000
636 #define PCIEM_DEVCTL_MAX_READRQ_256     0x1000
637 #define PCIEM_DEVCTL_MAX_READRQ_512     0x2000
638 #define PCIEM_DEVCTL_MAX_READRQ_1024    0x3000
639 #define PCIEM_DEVCTL_MAX_READRQ_2048    0x4000
640 #define PCIEM_DEVCTL_MAX_READRQ_4096    0x5000
641
642 #endif