sys/bus/pci/pcivar.h

   1 /*-
   2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice unmodified, this list of conditions, and the following
  10  *    disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  * $FreeBSD: src/sys/dev/pci/pcivar.h,v 1.80.2.1.4.1 2009/04/15 03:14:26 kensmith Exp $
  27  *
  28  */
  29
  30 #ifndef _PCIVAR_H_
  31 #define _PCIVAR_H_
  32
  33 #ifndef _SYS_QUEUE_H_
  34 #include <sys/queue.h>
  35 #endif
  36
  37 extern const char *pcib_owner;  /* arbitrate who owns the pci device arch */
  38
  39 /* some PCI bus constants */
  40
  41 #define PCI_DOMAINMAX   65535   /* highest supported domain number */
  42 #define PCI_BUSMAX      255     /* highest supported bus number */
  43 #define PCI_SLOTMAX     31      /* highest supported slot number */
  44 #define PCI_FUNCMAX     7       /* highest supported function number */
  45 #define PCI_REGMAX      255     /* highest supported config register addr. */
  46
  47 #define PCI_MAXMAPS_0   6       /* max. no. of memory/port maps */
  48 #define PCI_MAXMAPS_1   2       /* max. no. of maps for PCI to PCI bridge */
  49 #define PCI_MAXMAPS_2   1       /* max. no. of maps for CardBus bridge */
  50
  51 typedef uint64_t pci_addr_t;
  52
  53 /* Interesting values for PCI power management */
  54 struct pcicfg_pp {
  55     uint16_t    pp_cap;         /* PCI power management capabilities */
  56     uint8_t     pp_status;      /* config space address of PCI power status reg */
  57     uint8_t     pp_pmcsr;       /* config space address of PMCSR reg */
  58     uint8_t     pp_data;        /* config space address of PCI power data reg */
  59 };
  60
  61 struct vpd_readonly {
  62     char        keyword[2];
  63     char        *value;
  64 };
  65
  66 struct vpd_write {
  67     char        keyword[2];
  68     char        *value;
  69     int         start;
  70     int         len;
  71 };
  72
  73 struct pcicfg_vpd {
  74     uint8_t     vpd_reg;        /* base register, + 2 for addr, + 4 data */
  75     char        vpd_cached;
  76     char        *vpd_ident;     /* string identifier */
  77     int         vpd_rocnt;
  78     struct vpd_readonly *vpd_ros;
  79     int         vpd_wcnt;
  80     struct vpd_write *vpd_w;
  81 };
  82
  83 /* Interesting values for PCI MSI */
  84 struct pcicfg_msi {
  85     uint16_t    msi_ctrl;       /* Message Control */
  86     uint8_t     msi_location;   /* Offset of MSI capability registers. */
  87     uint8_t     msi_msgnum;     /* Number of messages */
  88     int         msi_alloc;      /* Number of allocated messages. */
  89     uint64_t    msi_addr;       /* Contents of address register. */
  90     uint16_t    msi_data;       /* Contents of data register. */
  91     u_int       msi_handlers;
  92 };
  93
  94 /* Interesting values for PCI MSI-X */
  95 struct msix_vector {
  96     uint64_t    mv_address;     /* Contents of address register. */
  97     uint32_t    mv_data;        /* Contents of data register. */
  98     int         mv_irq;
  99 };
 100
 101 struct msix_table_entry {
 102     u_int       mte_vector;     /* 1-based index into msix_vectors array. */
 103     u_int       mte_handlers;
 104 };
 105
 106 struct pcicfg_msix {
 107     uint16_t    msix_ctrl;      /* Message Control */
 108     uint16_t    msix_msgnum;    /* Number of messages */
 109     uint8_t     msix_location;  /* Offset of MSI-X capability registers. */
 110     uint8_t     msix_table_bar; /* BAR containing vector table. */
 111     uint8_t     msix_pba_bar;   /* BAR containing PBA. */
 112     uint32_t    msix_table_offset;
 113     uint32_t    msix_pba_offset;
 114     int         msix_alloc;     /* Number of allocated vectors. */
 115     int         msix_table_len; /* Length of virtual table. */
 116     struct msix_table_entry *msix_table; /* Virtual table. */
 117     struct msix_vector *msix_vectors;   /* Array of allocated vectors. */
 118     struct resource *msix_table_res;    /* Resource containing vector table. */
 119     struct resource *msix_pba_res;      /* Resource containing PBA. */
 120 };
 121
 122 /* Interesting values for HyperTransport */
 123 struct pcicfg_ht {
 124     uint8_t     ht_msimap;      /* Offset of MSI mapping cap registers. */
 125     uint16_t    ht_msictrl;     /* MSI mapping control */
 126     uint64_t    ht_msiaddr;     /* MSI mapping base address */
 127 };
 128
 129 /* Interesting values for PCI Express capability */
 130 struct pcicfg_expr {
 131     uint8_t     expr_ptr;       /* capability ptr */
 132     uint16_t    expr_cap;       /* capabilities */
 133     uint32_t    expr_slotcap;   /* slot capabilities */
 134 };
 135
 136 /* Interesting values for PCI-X */
 137 struct pcicfg_pcix {
 138     uint8_t     pcix_ptr;
 139 };
 140
 141 /* config header information common to all header types */
 142 typedef struct pcicfg {
 143     struct device *dev;         /* device which owns this */
 144
 145     uint32_t    bar[PCI_MAXMAPS_0]; /* BARs */
 146     uint32_t    bios;           /* BIOS mapping */
 147
 148     uint16_t    subvendor;      /* card vendor ID */
 149     uint16_t    subdevice;      /* card device ID, assigned by card vendor */
 150     uint16_t    vendor;         /* chip vendor ID */
 151     uint16_t    device;         /* chip device ID, assigned by chip vendor */
 152
 153     uint16_t    cmdreg;         /* disable/enable chip and PCI options */
 154     uint16_t    statreg;        /* supported PCI features and error state */
 155
 156     uint8_t     baseclass;      /* chip PCI class */
 157     uint8_t     subclass;       /* chip PCI subclass */
 158     uint8_t     progif;         /* chip PCI programming interface */
 159     uint8_t     revid;          /* chip revision ID */
 160
 161     uint8_t     hdrtype;        /* chip config header type */
 162     uint8_t     cachelnsz;      /* cache line size in 4byte units */
 163     uint8_t     intpin;         /* PCI interrupt pin */
 164     uint8_t     intline;        /* interrupt line (IRQ for PC arch) */
 165
 166     uint8_t     mingnt;         /* min. useful bus grant time in 250ns units */
 167     uint8_t     maxlat;         /* max. tolerated bus grant latency in 250ns */
 168     uint8_t     lattimer;       /* latency timer in units of 30ns bus cycles */
 169
 170     uint8_t     mfdev;          /* multi-function device (from hdrtype reg) */
 171     uint8_t     nummaps;        /* actual number of PCI maps used */
 172
 173     uint32_t    domain;         /* PCI domain */
 174     uint8_t     bus;            /* config space bus address */
 175     uint8_t     slot;           /* config space slot address */
 176     uint8_t     func;           /* config space function number */
 177
 178     struct pcicfg_pp pp;        /* pci power management */
 179     struct pcicfg_vpd vpd;      /* pci vital product data */
 180     struct pcicfg_msi msi;      /* pci msi */
 181     struct pcicfg_msix msix;    /* pci msi-x */
 182     struct pcicfg_ht ht;        /* HyperTransport */
 183     struct pcicfg_expr expr;    /* PCI Express */
 184     struct pcicfg_pcix pcix;    /* PCI-X */
 185 } pcicfgregs;
 186
 187 /* additional type 1 device config header information (PCI to PCI bridge) */
 188
 189 #define PCI_PPBMEMBASE(h,l)  ((((pci_addr_t)(h) << 32) + ((l)<<16)) & ~0xfffff)
 190 #define PCI_PPBMEMLIMIT(h,l) ((((pci_addr_t)(h) << 32) + ((l)<<16)) | 0xfffff)
 191 #define PCI_PPBIOBASE(h,l)   ((((h)<<16) + ((l)<<8)) & ~0xfff)
 192 #define PCI_PPBIOLIMIT(h,l)  ((((h)<<16) + ((l)<<8)) | 0xfff)
 193
 194 typedef struct {
 195     pci_addr_t  pmembase;       /* base address of prefetchable memory */
 196     pci_addr_t  pmemlimit;      /* topmost address of prefetchable memory */
 197     uint32_t    membase;        /* base address of memory window */
 198     uint32_t    memlimit;       /* topmost address of memory window */
 199     uint32_t    iobase;         /* base address of port window */
 200     uint32_t    iolimit;        /* topmost address of port window */
 201     uint16_t    secstat;        /* secondary bus status register */
 202     uint16_t    bridgectl;      /* bridge control register */
 203     uint8_t     seclat;         /* CardBus latency timer */
 204 } pcih1cfgregs;
 205
 206 /* additional type 2 device config header information (CardBus bridge) */
 207
 208 typedef struct {
 209     uint32_t    membase0;       /* base address of memory window */
 210     uint32_t    memlimit0;      /* topmost address of memory window */
 211     uint32_t    membase1;       /* base address of memory window */
 212     uint32_t    memlimit1;      /* topmost address of memory window */
 213     uint32_t    iobase0;        /* base address of port window */
 214     uint32_t    iolimit0;       /* topmost address of port window */
 215     uint32_t    iobase1;        /* base address of port window */
 216     uint32_t    iolimit1;       /* topmost address of port window */
 217     uint32_t    pccardif;       /* PC Card 16bit IF legacy more base addr. */
 218     uint16_t    secstat;        /* secondary bus status register */
 219     uint16_t    bridgectl;      /* bridge control register */
 220     uint8_t     seclat;         /* CardBus latency timer */
 221 } pcih2cfgregs;
 222
 223 extern uint32_t pci_numdevs;
 224
 225 /* Only if the prerequisites are present */
 226 #if defined(_SYS_BUS_H_) && defined(_SYS_PCIIO_H_)
 227 struct pci_devinfo {
 228         STAILQ_ENTRY(pci_devinfo) pci_links;
 229         struct resource_list resources;
 230         pcicfgregs              cfg;
 231         struct pci_conf         conf;
 232 };
 233 #endif
 234
 235 #ifdef _SYS_BUS_H_
 236
 237 #include "pci_if.h"
 238
 239 /*
 240  * Define pci-specific resource flags for accessing memory via dense
 241  * or bwx memory spaces. These flags are ignored on i386.
 242  */
 243 #define PCI_RF_DENSE    0x10000
 244 #define PCI_RF_BWX      0x20000
 245
 246 enum pci_device_ivars {
 247     PCI_IVAR_SUBVENDOR,
 248     PCI_IVAR_SUBDEVICE,
 249     PCI_IVAR_VENDOR,
 250     PCI_IVAR_DEVICE,
 251     PCI_IVAR_DEVID,
 252     PCI_IVAR_CLASS,
 253     PCI_IVAR_SUBCLASS,
 254     PCI_IVAR_PROGIF,
 255     PCI_IVAR_REVID,
 256     PCI_IVAR_INTPIN,
 257     PCI_IVAR_IRQ,
 258     PCI_IVAR_DOMAIN,
 259     PCI_IVAR_BUS,
 260     PCI_IVAR_SLOT,
 261     PCI_IVAR_FUNCTION,
 262     PCI_IVAR_ETHADDR,
 263     PCI_IVAR_CMDREG,
 264     PCI_IVAR_CACHELNSZ,
 265     PCI_IVAR_MINGNT,
 266     PCI_IVAR_MAXLAT,
 267     PCI_IVAR_LATTIMER,
 268     PCI_IVAR_PCIXCAP_PTR,
 269     PCI_IVAR_PCIECAP_PTR,
 270     PCI_IVAR_VPDCAP_PTR
 271 };
 272
 273 /*
 274  * Simplified accessors for pci devices
 275  */
 276 #define PCI_ACCESSOR(var, ivar, type)                                   \
 277         __BUS_ACCESSOR(pci, var, PCI, ivar, type)
 278
 279 PCI_ACCESSOR(subvendor,         SUBVENDOR,      uint16_t)
 280 PCI_ACCESSOR(subdevice,         SUBDEVICE,      uint16_t)
 281 PCI_ACCESSOR(vendor,            VENDOR,         uint16_t)
 282 PCI_ACCESSOR(device,            DEVICE,         uint16_t)
 283 PCI_ACCESSOR(devid,             DEVID,          uint32_t)
 284 PCI_ACCESSOR(class,             CLASS,          uint8_t)
 285 PCI_ACCESSOR(subclass,          SUBCLASS,       uint8_t)
 286 PCI_ACCESSOR(progif,            PROGIF,         uint8_t)
 287 PCI_ACCESSOR(revid,             REVID,          uint8_t)
 288 PCI_ACCESSOR(intpin,            INTPIN,         uint8_t)
 289 PCI_ACCESSOR(irq,               IRQ,            uint8_t)
 290 PCI_ACCESSOR(domain,            DOMAIN,         uint32_t)
 291 PCI_ACCESSOR(bus,               BUS,            uint8_t)
 292 PCI_ACCESSOR(slot,              SLOT,           uint8_t)
 293 PCI_ACCESSOR(function,          FUNCTION,       uint8_t)
 294 PCI_ACCESSOR(ether,             ETHADDR,        uint8_t *)
 295 PCI_ACCESSOR(cmdreg,            CMDREG,         uint8_t)
 296 PCI_ACCESSOR(cachelnsz,         CACHELNSZ,      uint8_t)
 297 PCI_ACCESSOR(mingnt,            MINGNT,         uint8_t)
 298 PCI_ACCESSOR(maxlat,            MAXLAT,         uint8_t)
 299 PCI_ACCESSOR(lattimer,          LATTIMER,       uint8_t)
 300 PCI_ACCESSOR(pcixcap_ptr,       PCIXCAP_PTR,    uint8_t)
 301 PCI_ACCESSOR(pciecap_ptr,       PCIECAP_PTR,    uint8_t)
 302 PCI_ACCESSOR(vpdcap_ptr,        VPDCAP_PTR,     uint8_t)
 303
 304 #undef PCI_ACCESSOR
 305
 306 /*
 307  * Operations on configuration space.
 308  */
 309 static __inline uint32_t
 310 pci_read_config(device_t dev, int reg, int width)
 311 {
 312     return PCI_READ_CONFIG(device_get_parent(dev), dev, reg, width);
 313 }
 314
 315 static __inline void
 316 pci_write_config(device_t dev, int reg, uint32_t val, int width)
 317 {
 318     PCI_WRITE_CONFIG(device_get_parent(dev), dev, reg, val, width);
 319 }
 320
 321 /*
 322  * Ivars for pci bridges.
 323  */
 324
 325 /*typedef enum pci_device_ivars pcib_device_ivars;*/
 326 enum pcib_device_ivars {
 327         PCIB_IVAR_DOMAIN,
 328         PCIB_IVAR_BUS
 329 };
 330
 331 #define PCIB_ACCESSOR(var, ivar, type)                                   \
 332     __BUS_ACCESSOR(pcib, var, PCIB, ivar, type)
 333
 334 PCIB_ACCESSOR(domain,           DOMAIN,         uint32_t)
 335 PCIB_ACCESSOR(bus,              BUS,            uint32_t)
 336
 337 #undef PCIB_ACCESSOR
 338
 339 /*
 340  * PCI interrupt validation.  Invalid interrupt values such as 0 or 128
 341  * on i386 or other platforms should be mapped out in the MD pcireadconf
 342  * code and not here, since the only MI invalid IRQ is 255.
 343  */
 344 #define PCI_INVALID_IRQ         255
 345 #define PCI_INTERRUPT_VALID(x)  ((x) != PCI_INVALID_IRQ)
 346
 347 /*
 348  * Convenience functions.
 349  *
 350  * These should be used in preference to manually manipulating
 351  * configuration space.
 352  */
 353 static __inline int
 354 pci_enable_busmaster(device_t dev)
 355 {
 356     return(PCI_ENABLE_BUSMASTER(device_get_parent(dev), dev));
 357 }
 358
 359 static __inline int
 360 pci_disable_busmaster(device_t dev)
 361 {
 362     return(PCI_DISABLE_BUSMASTER(device_get_parent(dev), dev));
 363 }
 364
 365 static __inline int
 366 pci_enable_io(device_t dev, int space)
 367 {
 368     return(PCI_ENABLE_IO(device_get_parent(dev), dev, space));
 369 }
 370
 371 static __inline int
 372 pci_disable_io(device_t dev, int space)
 373 {
 374     return(PCI_DISABLE_IO(device_get_parent(dev), dev, space));
 375 }
 376
 377 static __inline int
 378 pci_get_vpd_ident(device_t dev, const char **identptr)
 379 {
 380     return(PCI_GET_VPD_IDENT(device_get_parent(dev), dev, identptr));
 381 }
 382
 383 static __inline int
 384 pci_get_vpd_readonly(device_t dev, const char *kw, const char **identptr)
 385 {
 386     return(PCI_GET_VPD_READONLY(device_get_parent(dev), dev, kw, identptr));
 387 }
 388
 389 /*
 390  * Check if the address range falls within the VGA defined address range(s)
 391  */
 392 static __inline int
 393 pci_is_vga_ioport_range(u_long start, u_long end)
 394 {
 395
 396         return (((start >= 0x3b0 && end <= 0x3bb) ||
 397             (start >= 0x3c0 && end <= 0x3df)) ? 1 : 0);
 398 }
 399
 400 static __inline int
 401 pci_is_vga_memory_range(u_long start, u_long end)
 402 {
 403
 404         return ((start >= 0xa0000 && end <= 0xbffff) ? 1 : 0);
 405 }
 406
 407 int pcie_slot_implemented(device_t);
 408 void pcie_set_max_readrq(device_t, uint16_t);
 409
 410 /*
 411  * PCI power states are as defined by ACPI:
 412  *
 413  * D0   State in which device is on and running.  It is receiving full
 414  *      power from the system and delivering full functionality to the user.
 415  * D1   Class-specific low-power state in which device context may or may not
 416  *      be lost.  Buses in D1 cannot do anything to the bus that would force
 417  *      devices on that bus to lose context.
 418  * D2   Class-specific low-power state in which device context may or may
 419  *      not be lost.  Attains greater power savings than D1.  Buses in D2
 420  *      can cause devices on that bus to lose some context.  Devices in D2
 421  *      must be prepared for the bus to be in D2 or higher.
 422  * D3   State in which the device is off and not running.  Device context is
 423  *      lost.  Power can be removed from the device.
 424  */
 425 #define PCI_POWERSTATE_D0       0
 426 #define PCI_POWERSTATE_D1       1
 427 #define PCI_POWERSTATE_D2       2
 428 #define PCI_POWERSTATE_D3       3
 429 #define PCI_POWERSTATE_UNKNOWN  -1
 430
 431 static __inline int
 432 pci_set_powerstate(device_t dev, int state)
 433 {
 434     return PCI_SET_POWERSTATE(device_get_parent(dev), dev, state);
 435 }
 436
 437 static __inline int
 438 pci_get_powerstate(device_t dev)
 439 {
 440     return PCI_GET_POWERSTATE(device_get_parent(dev), dev);
 441 }
 442
 443 static __inline int
 444 pci_find_extcap(device_t dev, int capability, int *capreg)
 445 {
 446     return PCI_FIND_EXTCAP(device_get_parent(dev), dev, capability, capreg);
 447 }
 448
 449 static __inline int
 450 pci_is_pcie(device_t dev)
 451 {
 452         return (pci_get_pciecap_ptr(dev) != 0);
 453 }
 454
 455 static __inline int
 456 pci_is_pcix(device_t dev)
 457 {
 458         return (pci_get_pcixcap_ptr(dev) != 0);
 459 }
 460
 461 static __inline int
 462 pci_alloc_msi(device_t dev, int *count)
 463 {
 464     return (PCI_ALLOC_MSI(device_get_parent(dev), dev, count));
 465 }
 466
 467 static __inline int
 468 pci_alloc_msix(device_t dev, int *count)
 469 {
 470     return (PCI_ALLOC_MSIX(device_get_parent(dev), dev, count));
 471 }
 472
 473 static __inline int
 474 pci_remap_msix(device_t dev, int count, const u_int *vectors)
 475 {
 476     return (PCI_REMAP_MSIX(device_get_parent(dev), dev, count, vectors));
 477 }
 478
 479 static __inline int
 480 pci_release_msi(device_t dev)
 481 {
 482     return (PCI_RELEASE_MSI(device_get_parent(dev), dev));
 483 }
 484
 485 static __inline int
 486 pci_msi_count(device_t dev)
 487 {
 488     return (PCI_MSI_COUNT(device_get_parent(dev), dev));
 489 }
 490
 491 static __inline int
 492 pci_msix_count(device_t dev)
 493 {
 494     return (PCI_MSIX_COUNT(device_get_parent(dev), dev));
 495 }
 496
 497 device_t pci_find_bsf(uint8_t, uint8_t, uint8_t);
 498 device_t pci_find_dbsf(uint32_t, uint8_t, uint8_t, uint8_t);
 499 device_t pci_find_device(uint16_t, uint16_t);
 500
 501 /*
 502  * Can be used by MD code to request the PCI bus to re-map an MSI or
 503  * MSI-X message.
 504  */
 505 int     pci_remap_msi_irq(device_t dev, u_int irq);
 506
 507 /* Can be used by drivers to manage the MSI-X table. */
 508 int     pci_pending_msix(device_t dev, u_int index);
 509
 510 int     pci_msi_device_blacklisted(device_t dev);
 511
 512 void    pci_ht_map_msi(device_t dev, uint64_t addr);
 513
 514 #endif  /* _SYS_BUS_H_ */
 515
 516 /*
 517  * cdev switch for control device, initialised in generic PCI code
 518  */
 519 extern struct cdevsw pcicdev;
 520
 521 /*
 522  * List of all PCI devices, generation count for the list.
 523  */
 524 STAILQ_HEAD(devlist, pci_devinfo);
 525
 526 extern struct devlist   pci_devq;
 527 extern uint32_t pci_generation;
 528
 529 #endif /* _PCIVAR_H_ */