pci: Put back header gardian in header files
[dragonfly.git] / sys / bus / pci / pcivar.h
1 /*-
2  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice unmodified, this list of conditions, and the following
10  *    disclaimer.
11  * 2. Redistributions in binary form must reproduce the above copyright
12  *    notice, this list of conditions and the following disclaimer in the
13  *    documentation and/or other materials provided with the distribution.
14  *
15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
25  *
26  * $FreeBSD: src/sys/dev/pci/pcivar.h,v 1.80.2.1.4.1 2009/04/15 03:14:26 kensmith Exp $
27  *
28  */
29
30 #ifndef _PCIVAR_H_
31 #define _PCIVAR_H_
32
33 #ifndef _SYS_QUEUE_H_
34 #include <sys/queue.h>
35 #endif
36
37 #include <bus/pci/pcireg.h>
38
39 extern const char *pcib_owner;  /* arbitrate who owns the pci device arch */
40
41 /* some PCI bus constants */
42
43 #define PCI_DOMAINMAX   65535   /* highest supported domain number */
44 #define PCI_BUSMAX      255     /* highest supported bus number */
45 #define PCI_SLOTMAX     31      /* highest supported slot number */
46 #define PCI_FUNCMAX     7       /* highest supported function number */
47 #define PCI_REGMAX      255     /* highest supported config register addr. */
48
49 #define PCI_MAXMAPS_0   6       /* max. no. of memory/port maps */
50 #define PCI_MAXMAPS_1   2       /* max. no. of maps for PCI to PCI bridge */
51 #define PCI_MAXMAPS_2   1       /* max. no. of maps for CardBus bridge */
52
53 typedef uint64_t pci_addr_t;
54
55 /* Interesting values for PCI power management */
56 struct pcicfg_pp {
57     uint16_t    pp_cap;         /* PCI power management capabilities */
58     uint8_t     pp_status;      /* config space address of PCI power status reg */
59     uint8_t     pp_pmcsr;       /* config space address of PMCSR reg */
60     uint8_t     pp_data;        /* config space address of PCI power data reg */
61 };
62  
63 struct vpd_readonly {
64     char        keyword[2];
65     char        *value;
66 };
67
68 struct vpd_write {
69     char        keyword[2];
70     char        *value;
71     int         start;
72     int         len;
73 };
74
75 struct pcicfg_vpd {
76     uint8_t     vpd_reg;        /* base register, + 2 for addr, + 4 data */
77     char        vpd_cached;
78     char        *vpd_ident;     /* string identifier */
79     int         vpd_rocnt;
80     struct vpd_readonly *vpd_ros;
81     int         vpd_wcnt;
82     struct vpd_write *vpd_w;
83 };
84
85 /* Interesting values for PCI MSI */
86 struct pcicfg_msi {
87     uint16_t    msi_ctrl;       /* Message Control */
88     uint8_t     msi_location;   /* Offset of MSI capability registers. */
89     uint8_t     msi_msgnum;     /* Number of messages */
90     int         msi_alloc;      /* Number of allocated messages. */
91     uint64_t    msi_addr;       /* Contents of address register. */
92     uint16_t    msi_data;       /* Contents of data register. */
93     u_int       msi_handlers;
94 };
95
96 /* Interesting values for PCI MSI-X */
97 struct msix_vector {
98     uint64_t    mv_address;     /* Contents of address register. */
99     uint32_t    mv_data;        /* Contents of data register. */
100     int         mv_irq;
101 };
102
103 struct msix_table_entry {
104     u_int       mte_vector;     /* 1-based index into msix_vectors array. */
105     u_int       mte_handlers;
106 };
107
108 struct pcicfg_msix {
109     uint16_t    msix_ctrl;      /* Message Control */
110     uint16_t    msix_msgnum;    /* Number of messages */
111     uint8_t     msix_location;  /* Offset of MSI-X capability registers. */
112     uint8_t     msix_table_bar; /* BAR containing vector table. */
113     uint8_t     msix_pba_bar;   /* BAR containing PBA. */
114     uint32_t    msix_table_offset;
115     uint32_t    msix_pba_offset;
116     int         msix_alloc;     /* Number of allocated vectors. */
117     int         msix_table_len; /* Length of virtual table. */
118     struct msix_table_entry *msix_table; /* Virtual table. */
119     struct msix_vector *msix_vectors;   /* Array of allocated vectors. */
120     struct resource *msix_table_res;    /* Resource containing vector table. */
121     struct resource *msix_pba_res;      /* Resource containing PBA. */
122 };
123
124 /* Interesting values for HyperTransport */
125 struct pcicfg_ht {
126     uint8_t     ht_msimap;      /* Offset of MSI mapping cap registers. */
127     uint16_t    ht_msictrl;     /* MSI mapping control */
128     uint64_t    ht_msiaddr;     /* MSI mapping base address */
129 };
130
131 /* config header information common to all header types */
132 typedef struct pcicfg {
133     struct device *dev;         /* device which owns this */
134
135     uint32_t    bar[PCI_MAXMAPS_0]; /* BARs */
136     uint32_t    bios;           /* BIOS mapping */
137
138     uint16_t    subvendor;      /* card vendor ID */
139     uint16_t    subdevice;      /* card device ID, assigned by card vendor */
140     uint16_t    vendor;         /* chip vendor ID */
141     uint16_t    device;         /* chip device ID, assigned by chip vendor */
142
143     uint16_t    cmdreg;         /* disable/enable chip and PCI options */
144     uint16_t    statreg;        /* supported PCI features and error state */
145
146     uint8_t     baseclass;      /* chip PCI class */
147     uint8_t     subclass;       /* chip PCI subclass */
148     uint8_t     progif;         /* chip PCI programming interface */
149     uint8_t     revid;          /* chip revision ID */
150
151     uint8_t     hdrtype;        /* chip config header type */
152     uint8_t     cachelnsz;      /* cache line size in 4byte units */
153     uint8_t     intpin;         /* PCI interrupt pin */
154     uint8_t     intline;        /* interrupt line (IRQ for PC arch) */
155
156     uint8_t     mingnt;         /* min. useful bus grant time in 250ns units */
157     uint8_t     maxlat;         /* max. tolerated bus grant latency in 250ns */
158     uint8_t     lattimer;       /* latency timer in units of 30ns bus cycles */
159
160     uint8_t     mfdev;          /* multi-function device (from hdrtype reg) */
161     uint8_t     nummaps;        /* actual number of PCI maps used */
162
163     uint32_t    domain;         /* PCI domain */
164     uint8_t     bus;            /* config space bus address */
165     uint8_t     slot;           /* config space slot address */
166     uint8_t     func;           /* config space function number */
167
168     struct pcicfg_pp pp;        /* pci power management */
169     struct pcicfg_vpd vpd;      /* pci vital product data */
170     struct pcicfg_msi msi;      /* pci msi */
171     struct pcicfg_msix msix;    /* pci msi-x */
172     struct pcicfg_ht ht;        /* HyperTransport */
173 } pcicfgregs;
174
175 /* additional type 1 device config header information (PCI to PCI bridge) */
176
177 #define PCI_PPBMEMBASE(h,l)  ((((pci_addr_t)(h) << 32) + ((l)<<16)) & ~0xfffff)
178 #define PCI_PPBMEMLIMIT(h,l) ((((pci_addr_t)(h) << 32) + ((l)<<16)) | 0xfffff)
179 #define PCI_PPBIOBASE(h,l)   ((((h)<<16) + ((l)<<8)) & ~0xfff)
180 #define PCI_PPBIOLIMIT(h,l)  ((((h)<<16) + ((l)<<8)) | 0xfff)
181
182 typedef struct {
183     pci_addr_t  pmembase;       /* base address of prefetchable memory */
184     pci_addr_t  pmemlimit;      /* topmost address of prefetchable memory */
185     uint32_t    membase;        /* base address of memory window */
186     uint32_t    memlimit;       /* topmost address of memory window */
187     uint32_t    iobase;         /* base address of port window */
188     uint32_t    iolimit;        /* topmost address of port window */
189     uint16_t    secstat;        /* secondary bus status register */
190     uint16_t    bridgectl;      /* bridge control register */
191     uint8_t     seclat;         /* CardBus latency timer */
192 } pcih1cfgregs;
193
194 /* additional type 2 device config header information (CardBus bridge) */
195
196 typedef struct {
197     uint32_t    membase0;       /* base address of memory window */
198     uint32_t    memlimit0;      /* topmost address of memory window */
199     uint32_t    membase1;       /* base address of memory window */
200     uint32_t    memlimit1;      /* topmost address of memory window */
201     uint32_t    iobase0;        /* base address of port window */
202     uint32_t    iolimit0;       /* topmost address of port window */
203     uint32_t    iobase1;        /* base address of port window */
204     uint32_t    iolimit1;       /* topmost address of port window */
205     uint32_t    pccardif;       /* PC Card 16bit IF legacy more base addr. */
206     uint16_t    secstat;        /* secondary bus status register */
207     uint16_t    bridgectl;      /* bridge control register */
208     uint8_t     seclat;         /* CardBus latency timer */
209 } pcih2cfgregs;
210
211 extern uint32_t pci_numdevs;
212
213 /* Only if the prerequisites are present */
214 #if defined(_SYS_BUS_H_) && defined(_SYS_PCIIO_H_)
215 struct pci_devinfo {
216         STAILQ_ENTRY(pci_devinfo) pci_links;
217         struct resource_list resources;
218         pcicfgregs              cfg;
219         struct pci_conf         conf;
220 };
221 #endif
222
223 #ifdef _SYS_BUS_H_
224
225 #include "pci_if.h"
226
227 /*
228  * Define pci-specific resource flags for accessing memory via dense
229  * or bwx memory spaces. These flags are ignored on i386.
230  */
231 #define PCI_RF_DENSE    0x10000
232 #define PCI_RF_BWX      0x20000
233
234 enum pci_device_ivars {
235     PCI_IVAR_SUBVENDOR,
236     PCI_IVAR_SUBDEVICE,
237     PCI_IVAR_VENDOR,
238     PCI_IVAR_DEVICE,
239     PCI_IVAR_DEVID,
240     PCI_IVAR_CLASS,
241     PCI_IVAR_SUBCLASS,
242     PCI_IVAR_PROGIF,
243     PCI_IVAR_REVID,
244     PCI_IVAR_INTPIN,
245     PCI_IVAR_IRQ,
246     PCI_IVAR_DOMAIN,
247     PCI_IVAR_BUS,
248     PCI_IVAR_SLOT,
249     PCI_IVAR_FUNCTION,
250     PCI_IVAR_ETHADDR,
251     PCI_IVAR_CMDREG,
252     PCI_IVAR_CACHELNSZ,
253     PCI_IVAR_MINGNT,
254     PCI_IVAR_MAXLAT,
255     PCI_IVAR_LATTIMER,
256 };
257
258 /*
259  * Simplified accessors for pci devices
260  */
261 #define PCI_ACCESSOR(var, ivar, type)                                   \
262         __BUS_ACCESSOR(pci, var, PCI, ivar, type)
263
264 PCI_ACCESSOR(subvendor,         SUBVENDOR,      uint16_t)
265 PCI_ACCESSOR(subdevice,         SUBDEVICE,      uint16_t)
266 PCI_ACCESSOR(vendor,            VENDOR,         uint16_t)
267 PCI_ACCESSOR(device,            DEVICE,         uint16_t)
268 PCI_ACCESSOR(devid,             DEVID,          uint32_t)
269 PCI_ACCESSOR(class,             CLASS,          uint8_t)
270 PCI_ACCESSOR(subclass,          SUBCLASS,       uint8_t)
271 PCI_ACCESSOR(progif,            PROGIF,         uint8_t)
272 PCI_ACCESSOR(revid,             REVID,          uint8_t)
273 PCI_ACCESSOR(intpin,            INTPIN,         uint8_t)
274 PCI_ACCESSOR(irq,               IRQ,            uint8_t)
275 PCI_ACCESSOR(domain,            DOMAIN,         uint32_t)
276 PCI_ACCESSOR(bus,               BUS,            uint8_t)
277 PCI_ACCESSOR(slot,              SLOT,           uint8_t)
278 PCI_ACCESSOR(function,          FUNCTION,       uint8_t)
279 PCI_ACCESSOR(ether,             ETHADDR,        uint8_t *)
280 PCI_ACCESSOR(cmdreg,            CMDREG,         uint8_t)
281 PCI_ACCESSOR(cachelnsz,         CACHELNSZ,      uint8_t)
282 PCI_ACCESSOR(mingnt,            MINGNT,         uint8_t)
283 PCI_ACCESSOR(maxlat,            MAXLAT,         uint8_t)
284 PCI_ACCESSOR(lattimer,          LATTIMER,       uint8_t)
285
286 #undef PCI_ACCESSOR
287
288 /*
289  * Operations on configuration space.
290  */
291 static __inline uint32_t
292 pci_read_config(device_t dev, int reg, int width)
293 {
294     return PCI_READ_CONFIG(device_get_parent(dev), dev, reg, width);
295 }
296
297 static __inline void
298 pci_write_config(device_t dev, int reg, uint32_t val, int width)
299 {
300     PCI_WRITE_CONFIG(device_get_parent(dev), dev, reg, val, width);
301 }
302
303 /*
304  * Ivars for pci bridges.
305  */
306
307 /*typedef enum pci_device_ivars pcib_device_ivars;*/
308 enum pcib_device_ivars {
309         PCIB_IVAR_DOMAIN,
310         PCIB_IVAR_BUS
311 };
312
313 #define PCIB_ACCESSOR(var, ivar, type)                                   \
314     __BUS_ACCESSOR(pcib, var, PCIB, ivar, type)
315
316 PCIB_ACCESSOR(domain,           DOMAIN,         uint32_t)
317 PCIB_ACCESSOR(bus,              BUS,            uint32_t)
318
319 #undef PCIB_ACCESSOR
320
321 /*
322  * PCI interrupt validation.  Invalid interrupt values such as 0 or 128
323  * on i386 or other platforms should be mapped out in the MD pcireadconf
324  * code and not here, since the only MI invalid IRQ is 255.
325  */
326 #define PCI_INVALID_IRQ         255
327 #define PCI_INTERRUPT_VALID(x)  ((x) != PCI_INVALID_IRQ)
328
329 /*
330  * Convenience functions.
331  *
332  * These should be used in preference to manually manipulating
333  * configuration space.
334  */
335 static __inline int
336 pci_enable_busmaster(device_t dev)
337 {
338     return(PCI_ENABLE_BUSMASTER(device_get_parent(dev), dev));
339 }
340
341 static __inline int
342 pci_disable_busmaster(device_t dev)
343 {
344     return(PCI_DISABLE_BUSMASTER(device_get_parent(dev), dev));
345 }
346
347 static __inline int
348 pci_enable_io(device_t dev, int space)
349 {
350     return(PCI_ENABLE_IO(device_get_parent(dev), dev, space));
351 }
352
353 static __inline int
354 pci_disable_io(device_t dev, int space)
355 {
356     return(PCI_DISABLE_IO(device_get_parent(dev), dev, space));
357 }
358
359 static __inline int
360 pci_get_vpd_ident(device_t dev, const char **identptr)
361 {
362     return(PCI_GET_VPD_IDENT(device_get_parent(dev), dev, identptr));
363 }
364
365 static __inline int
366 pci_get_vpd_readonly(device_t dev, const char *kw, const char **identptr)
367 {
368     return(PCI_GET_VPD_READONLY(device_get_parent(dev), dev, kw, identptr));
369 }
370
371 /*
372  * Check if the address range falls within the VGA defined address range(s)
373  */
374 static __inline int
375 pci_is_vga_ioport_range(u_long start, u_long end)
376 {
377  
378         return (((start >= 0x3b0 && end <= 0x3bb) ||
379             (start >= 0x3c0 && end <= 0x3df)) ? 1 : 0);
380 }
381
382 static __inline int
383 pci_is_vga_memory_range(u_long start, u_long end)
384 {
385
386         return ((start >= 0xa0000 && end <= 0xbffff) ? 1 : 0);
387 }
388
389 void pcie_set_max_readrq(device_t, uint16_t);
390 /*
391  * PCI power states are as defined by ACPI:
392  *
393  * D0   State in which device is on and running.  It is receiving full
394  *      power from the system and delivering full functionality to the user.
395  * D1   Class-specific low-power state in which device context may or may not
396  *      be lost.  Buses in D1 cannot do anything to the bus that would force
397  *      devices on that bus to lose context.
398  * D2   Class-specific low-power state in which device context may or may
399  *      not be lost.  Attains greater power savings than D1.  Buses in D2
400  *      can cause devices on that bus to lose some context.  Devices in D2
401  *      must be prepared for the bus to be in D2 or higher.
402  * D3   State in which the device is off and not running.  Device context is
403  *      lost.  Power can be removed from the device.
404  */
405 #define PCI_POWERSTATE_D0       0
406 #define PCI_POWERSTATE_D1       1
407 #define PCI_POWERSTATE_D2       2
408 #define PCI_POWERSTATE_D3       3
409 #define PCI_POWERSTATE_UNKNOWN  -1
410
411 static __inline int
412 pci_set_powerstate(device_t dev, int state)
413 {
414     return PCI_SET_POWERSTATE(device_get_parent(dev), dev, state);
415 }
416
417 static __inline int
418 pci_get_powerstate(device_t dev)
419 {
420     return PCI_GET_POWERSTATE(device_get_parent(dev), dev);
421 }
422
423 static __inline int
424 pci_find_extcap(device_t dev, int capability, int *capreg)
425 {
426     return PCI_FIND_EXTCAP(device_get_parent(dev), dev, capability, capreg);
427 }
428
429 static __inline int
430 pci_is_pcie(device_t dev)
431 {
432         int reg;
433         return (pci_find_extcap(dev,  PCIY_EXPRESS, &reg) == 0);
434 }
435
436 static __inline int
437 pci_is_pcix(device_t dev)
438 {
439         int reg;
440         return (pci_find_extcap(dev,  PCIY_PCIX, &reg) == 0);
441 }
442
443 #warning "this code is probably incorrect"
444 static __inline int*
445 pci_get_vpdcap_ptr(device_t dev)
446 {
447         int *reg;
448         pci_find_extcap(dev, PCIY_VPD, reg);
449         return reg;
450 }
451
452 static __inline int*
453 pci_get_pciecap_ptr(device_t dev)
454 {
455         int *reg;
456         pci_find_extcap(dev, PCIY_EXPRESS, reg);
457         return reg;
458 }
459
460
461 static __inline int*
462 pci_get_pcixcap_ptr(device_t dev)
463 {
464         int *reg;
465         pci_find_extcap(dev, PCIY_PCIX, reg);
466         return reg;
467 }
468
469
470 static __inline int
471 pci_alloc_msi(device_t dev, int *count)
472 {
473     return (PCI_ALLOC_MSI(device_get_parent(dev), dev, count));
474 }
475
476 static __inline int
477 pci_alloc_msix(device_t dev, int *count)
478 {
479     return (PCI_ALLOC_MSIX(device_get_parent(dev), dev, count));
480 }
481
482 static __inline int
483 pci_remap_msix(device_t dev, int count, const u_int *vectors)
484 {
485     return (PCI_REMAP_MSIX(device_get_parent(dev), dev, count, vectors));
486 }
487
488 static __inline int
489 pci_release_msi(device_t dev)
490 {
491     return (PCI_RELEASE_MSI(device_get_parent(dev), dev));
492 }
493
494 static __inline int
495 pci_msi_count(device_t dev)
496 {
497     return (PCI_MSI_COUNT(device_get_parent(dev), dev));
498 }
499
500 static __inline int
501 pci_msix_count(device_t dev)
502 {
503     return (PCI_MSIX_COUNT(device_get_parent(dev), dev));
504 }
505
506 device_t pci_find_bsf(uint8_t, uint8_t, uint8_t);
507 device_t pci_find_dbsf(uint32_t, uint8_t, uint8_t, uint8_t);
508 device_t pci_find_device(uint16_t, uint16_t);
509
510 /*
511  * Can be used by MD code to request the PCI bus to re-map an MSI or
512  * MSI-X message.
513  */
514 int     pci_remap_msi_irq(device_t dev, u_int irq);
515
516 /* Can be used by drivers to manage the MSI-X table. */
517 int     pci_pending_msix(device_t dev, u_int index);
518
519 int     pci_msi_device_blacklisted(device_t dev);
520
521 void    pci_ht_map_msi(device_t dev, uint64_t addr);
522
523 #endif  /* _SYS_BUS_H_ */
524
525 /*
526  * cdev switch for control device, initialised in generic PCI code
527  */
528 extern struct cdevsw pcicdev;
529
530 /*
531  * List of all PCI devices, generation count for the list.
532  */
533 STAILQ_HEAD(devlist, pci_devinfo);
534
535 extern struct devlist   pci_devq;
536 extern uint32_t pci_generation;
537
538 #endif /* _PCIVAR_H_ */