kernel: Remove two PC98 specific serial driver headers.
authorSascha Wildner <saw@online.de>
Thu, 22 Dec 2011 23:31:45 +0000 (00:31 +0100)
committerSascha Wildner <saw@online.de>
Thu, 22 Dec 2011 23:31:45 +0000 (00:31 +0100)
sys/dev/serial/ic_layer/i8251.h [deleted file]
sys/dev/serial/ic_layer/rsa.h [deleted file]

diff --git a/sys/dev/serial/ic_layer/i8251.h b/sys/dev/serial/ic_layer/i8251.h
deleted file mode 100644 (file)
index b052273..0000000
+++ /dev/null
@@ -1,109 +0,0 @@
-/*-
- * Copyright (c) 1991 The Regents of the University of California.
- * All rights reserved.
- *
- * Redistribution and use in source and binary forms, with or without
- * modification, are permitted provided that the following conditions
- * are met:
- * 1. Redistributions of source code must retain the above copyright
- *    notice, this list of conditions and the following disclaimer.
- * 2. Redistributions in binary form must reproduce the above copyright
- *    notice, this list of conditions and the following disclaimer in the
- *    documentation and/or other materials provided with the distribution.
- * 3. All advertising materials mentioning features or use of this software
- *    must display the following acknowledgement:
- *     This product includes software developed by the University of
- *     California, Berkeley and its contributors.
- * 4. Neither the name of the University nor the names of its contributors
- *    may be used to endorse or promote products derived from this software
- *    without specific prior written permission.
- *
- * THIS SOFTWARE IS PROVIDED BY THE REGENTS AND CONTRIBUTORS ``AS IS'' AND
- * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
- * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
- * ARE DISCLAIMED.  IN NO EVENT SHALL THE REGENTS OR CONTRIBUTORS BE LIABLE
- * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
- * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
- * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
- * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
- * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
- * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
- * SUCH DAMAGE.
- *
- * $FreeBSD: src/sys/dev/ic/i8251.h,v 1.1.2.1 2002/02/03 14:52:02 nyan Exp $
- * $DragonFly: src/sys/dev/serial/ic_layer/i8251.h,v 1.2 2003/06/17 04:28:27 dillon Exp $
- */
-
-/*
- * modified for PC9801 by M.Ishii 
- *                     Kyoto University Microcomputer Club (KMC)
- */
-
-/*
- * modified for 8251(FIFO) by Seigo TANIMURA <tanimura@FreeBSD.org>
- */
-
-/* define command and status code */
-#define        CMD8251_TxEN    0x01    /* transmit enable */
-#define        CMD8251_DTR     0x02    /* assert DTR */
-#define        CMD8251_RxEN    0x04    /* receive enable */
-#define        CMD8251_SBRK    0x08    /* send break */
-#define        CMD8251_ER      0x10    /* error reset */
-#define        CMD8251_RTS     0x20    /* assert RTS */
-#define        CMD8251_RESET   0x40    /* internal reset */
-#define        CMD8251_EH      0x80    /* enter hunt mode (only synchronous mode)*/
-
-#define        STS8251_TxRDY   0x01    /* transmit READY */
-#define        STS8251_RxRDY   0x02    /* data exists in receive buffer */
-#define        STS8251_TxEMP   0x04    /* transmit buffer EMPTY */
-#define        STS8251_PE      0x08    /* perity error */
-#define        STS8251_OE      0x10    /* overrun error */
-#define        STS8251_FE      0x20    /* framing error */
-#define        STS8251_BD_SD   0x40    /* break detect (async) / sync detect (sync) */
-#define        STS8251_DSR     0x80    /* DSR is asserted */
-
-#define        STS8251F_TxEMP  0x01    /* transmit buffer EMPTY */
-#define        STS8251F_TxRDY  0x02    /* transmit READY */
-#define        STS8251F_RxRDY  0x04    /* data exists in receive buffer */
-#define        STS8251F_OE     0x10    /* overrun error */
-#define        STS8251F_PE     0x20    /* perity error */
-#define        STS8251F_BD_SD  0x80    /* break detect (async) / sync detect (sync) */
-
-#define        INTR8251F_DTCT  0x60    /* FIFO detection mask */
-#define        INTR8251F_INTRV 0x0e    /* interrupt event */
-#define        INTR8251F_TO    0x0c    /* receive timeout */
-#define        INTR8251F_LSTS  0x06    /* line status */
-#define        INTR8251F_RxRDY 0x04    /* receive READY */
-#define        INTR8251F_TxRDY 0x02    /* transmit READY */
-#define        INTR8251F_ISEV  0x01    /* event occured */
-#define        INTR8251F_MSTS  0x00    /* modem status */
-
-#define        CTRL8251F_ENABLE        0x01    /* enable FIFO */
-#define        CTRL8251F_RCV_RST       0x02    /* reset receive FIFO */
-#define        CTRL8251F_XMT_RST       0x04    /* reset transmit FIFO */
-
-#define        MOD8251_5BITS   0x00
-#define        MOD8251_6BITS   0x04
-#define        MOD8251_7BITS   0x08
-#define        MOD8251_8BITS   0x0c
-#define MOD8251_PDISAB 0x00    /* parity disable */
-#define        MOD8251_PODD    0x10    /* parity odd */
-#define        MOD8251_PEVEN   0x30    /* parity even */
-#define        MOD8251_STOP1   0x40    /* stop bit len = 1bit */
-#define        MOD8251_STOP2   0xc0    /* stop bit len = 2bit */
-#define        MOD8251_CLKX16  0x02    /* x16 */
-#define        MOD8251_CLKX1   0x01    /* x1 */
-
-#define        CICSCD_CD       0x20    /* CD */
-#define        CICSCD_CS       0x40    /* CS */
-#define        CICSCD_CI       0x80    /* CI */
-
-#define        CICSCDF_CS      0x10    /* CS */
-#define        CICSCDF_DR      0x20    /* DR */
-#define        CICSCDF_CI      0x40    /* CI */
-#define        CICSCDF_CD      0x80    /* CD */
-
-/* interrupt mask control */
-#define        IEN_Rx          0x01
-#define        IEN_TxEMP       0x02
-#define        IEN_Tx          0x04
diff --git a/sys/dev/serial/ic_layer/rsa.h b/sys/dev/serial/ic_layer/rsa.h
deleted file mode 100644 (file)
index 80277f7..0000000
+++ /dev/null
@@ -1,129 +0,0 @@
-/*-
- * Copyright (c) 1999 FreeBSD Inc.
- * All rights reserved.
- *
- * Redistribution and use in source and binary forms, with or without
- * modification, are permitted provided that the following conditions
- * are met:
- * 1. Redistributions of source code must retain the above copyright
- *    notice, this list of conditions and the following disclaimer.
- * 2. Redistributions in binary form must reproduce the above copyright
- *    notice, this list of conditions and the following disclaimer in the
- *    documentation and/or other materials provided with the distribution.
- *
- * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
- * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
- * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
- * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
- * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
- * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
- * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
- * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
- * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
- * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
- * SUCH DAMAGE.
- *
- * $FreeBSD: src/sys/dev/ic/rsa.h,v 1.1.2.1 2002/02/03 14:52:02 nyan Exp $
- * $DragonFly: src/sys/dev/serial/ic_layer/rsa.h,v 1.2 2003/06/17 04:28:27 dillon Exp $
- */
-
-/*
- * RSA Mode Driver Data Sheet
- *
- * <<Register Map>>
- * Base + 0x00
- * Mode Select Register(Read/Write)
- * bit4=interrupt type(1: level, 0: edge)
- * bit3=Auto RTS-CTS Flow Control Enable
- * bit2=External FIFO Enable
- * bit1=Reserved(Default 0)Don't Change!!
- * bit0=Swap Upper 8byte and Lower 8byte in 16byte space.
- *
- * Base + 0x01
- * Interrupt Enable Register(Read/Write)
- * bit4=Hardware Timer Interrupt Enable
- * bit3=Character Time-Out Interrupt Enable
- * bit2=Tx FIFO Empty Interrupt Enable
- * bit1=Tx FIFO Half Full Interrupt Enable
- * bit0=Rx FIFO Half Full Interrupt Enable
- *
- * Base + 0x02
- * Status Read Register(Read)
- * bit7=Hardware  Time Out Interrupt Status(1: True, 0: False)
- * bit6=Character Time Out Interrupt Status
- * bit5=Rx FIFO Full Flag(0: True, 1: False)
- * bit4=Rx FIFO Half Full Flag
- * bit3=Rx FIFO Empty Flag
- * bit2=Tx FIFO Full Flag
- * bit1=Tx FIFO Half Full Flag
- * bit0=Tx FIFO Empty Flag
- *
- * Base + 0x02
- * FIFO Reset Register(Write)
- * Reset Extrnal FIFO
- *
- * Base + 0x03
- * Timer Interval Value Set Register(Read/Write)
- * Range of n: 1-255
- * Interval Value: n * 0.2ms
- *
- * Base + 0x04
- * Timer Control Register(Read/Write)
- * bit0=Timer Enable
- *
- * Base + 0x08 - 0x0f
- * Same as UART 16550
- *
- * Special Regisgter in RSA Mode
- * UART Data Register(Base + 0x08)
- * Data transfer between Extrnal FIFO
- *
- * UART MCR(Base + 0x0c)
- * bit3(OUT2[MCR_IENABLE])=1: Diable 16550   to Rx FIFO transfer
- * bit2(OUT1[MCR_DRS])=1:     Diable Tx FIFO to 16550   transfer
- *
- * <<Intrrupt and Intrrupt Reset>>
- * o Reciver Line Status(from UART16550)
- *   Reset: Read LSR
- *
- * o Modem Status(from UART16550)
- *   Reset: Read MSR
- *
- * o Rx FIFO Half Full(from Extrnal FIFO)
- *   Reset: Read Rx FIFO under Hall Full 
- *
- * o Character Time Out(from Extrnal FIFO)
- *   Reset: Read Rx FIFO or SRR
- *
- * o Tx FIFO Empty(from Extrnal FIFO)
- *   Reset: Write Tx FIFO or Read SRR
- *
- * o Tx FIFO Half Full(from Extrnal FIFO)
- *   Reset: Write Tx FIFO until Hall Full or Read SRR
- * 
- * o Hardware Timer(from Extrnal FIFO)
- *   Reset: Disable Timer in TCR
- *   Notes: If you want to use Timer for next intrrupt,
- *          you must enable Timer in TCR
- *
- * <<Used Setting>>
- * Auto RTS-CTS:    Enable or Disable
- * External FIFO:   Enable
- * Swap 8bytes:     Disable
- * Haredware Timer: Disable
- * interrupt type:  edge
- * interrupt source:
- *           Hareware Timer
- *           Character Time Out
- *           Tx FIFO Empty
- *           Rx FIFO Half Full
- *
- */
-
-/* I/O-DATA RSA Serise Exrension Register */
-#define rsa_msr                0       /* Mode Status Register (R/W) */
-#define        rsa_ier         1       /* Interrupt Enable Register (R/W) */
-#define        rsa_srr         2       /* Status Read Register (R) */
-#define        rsa_frr         2       /* FIFO Reset Register (W) */
-#define        rsa_tivsr       3       /* Timer Interval Value Set Register (R/W) */
-#define        rsa_tcr         4       /* Timer Control Register (W) */