arch/x86/kernel/cpu/common.c

   1 #include <linux/bootmem.h>
   2 #include <linux/linkage.h>
   3 #include <linux/bitops.h>
   4 #include <linux/kernel.h>
   5 #include <linux/module.h>
   6 #include <linux/percpu.h>
   7 #include <linux/string.h>
   8 #include <linux/ctype.h>
   9 #include <linux/delay.h>
  10 #include <linux/sched.h>
  11 #include <linux/init.h>
  12 #include <linux/kprobes.h>
  13 #include <linux/kgdb.h>
  14 #include <linux/smp.h>
  15 #include <linux/io.h>
  16 #include <linux/syscore_ops.h>
  17
  18 #include <asm/stackprotector.h>
  19 #include <asm/perf_event.h>
  20 #include <asm/mmu_context.h>
  21 #include <asm/archrandom.h>
  22 #include <asm/hypervisor.h>
  23 #include <asm/processor.h>
  24 #include <asm/tlbflush.h>
  25 #include <asm/debugreg.h>
  26 #include <asm/sections.h>
  27 #include <asm/vsyscall.h>
  28 #include <linux/topology.h>
  29 #include <linux/cpumask.h>
  30 #include <asm/pgtable.h>
  31 #include <linux/atomic.h>
  32 #include <asm/proto.h>
  33 #include <asm/setup.h>
  34 #include <asm/apic.h>
  35 #include <asm/desc.h>
  36 #include <asm/fpu/internal.h>
  37 #include <asm/mtrr.h>
  38 #include <linux/numa.h>
  39 #include <asm/asm.h>
  40 #include <asm/cpu.h>
  41 #include <asm/mce.h>
  42 #include <asm/msr.h>
  43 #include <asm/pat.h>
  44 #include <asm/microcode.h>
  45 #include <asm/microcode_intel.h>
  46
  47 #ifdef CONFIG_X86_LOCAL_APIC
  48 #include <asm/uv/uv.h>
  49 #endif
  50
  51 #include "cpu.h"
  52
  53 /* all of these masks are initialized in setup_cpu_local_masks() */
  54 cpumask_var_t cpu_initialized_mask;
  55 cpumask_var_t cpu_callout_mask;
  56 cpumask_var_t cpu_callin_mask;
  57
  58 /* representing cpus for which sibling maps can be computed */
  59 cpumask_var_t cpu_sibling_setup_mask;
  60
  61 /* correctly size the local cpu masks */
  62 void __init setup_cpu_local_masks(void)
  63 {
  64         alloc_bootmem_cpumask_var(&cpu_initialized_mask);
  65         alloc_bootmem_cpumask_var(&cpu_callin_mask);
  66         alloc_bootmem_cpumask_var(&cpu_callout_mask);
  67         alloc_bootmem_cpumask_var(&cpu_sibling_setup_mask);
  68 }
  69
  70 static void default_init(struct cpuinfo_x86 *c)
  71 {
  72 #ifdef CONFIG_X86_64
  73         cpu_detect_cache_sizes(c);
  74 #else
  75         /* Not much we can do here... */
  76         /* Check if at least it has cpuid */
  77         if (c->cpuid_level == -1) {
  78                 /* No cpuid. It must be an ancient CPU */
  79                 if (c->x86 == 4)
  80                         strcpy(c->x86_model_id, "486");
  81                 else if (c->x86 == 3)
  82                         strcpy(c->x86_model_id, "386");
  83         }
  84 #endif
  85 }
  86
  87 static const struct cpu_dev default_cpu = {
  88         .c_init         = default_init,
  89         .c_vendor       = "Unknown",
  90         .c_x86_vendor   = X86_VENDOR_UNKNOWN,
  91 };
  92
  93 static const struct cpu_dev *this_cpu = &default_cpu;
  94
  95 DEFINE_PER_CPU_PAGE_ALIGNED(struct gdt_page, gdt_page) = { .gdt = {
  96 #ifdef CONFIG_X86_64
  97         /*
  98          * We need valid kernel segments for data and code in long mode too
  99          * IRET will check the segment types  kkeil 2000/10/28
 100          * Also sysret mandates a special GDT layout
 101          *
 102          * TLS descriptors are currently at a different place compared to i386.
 103          * Hopefully nobody expects them at a fixed place (Wine?)
 104          */
 105         [GDT_ENTRY_KERNEL32_CS]         = GDT_ENTRY_INIT(0xc09b, 0, 0xfffff),
 106         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xa09b, 0, 0xfffff),
 107         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc093, 0, 0xfffff),
 108         [GDT_ENTRY_DEFAULT_USER32_CS]   = GDT_ENTRY_INIT(0xc0fb, 0, 0xfffff),
 109         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f3, 0, 0xfffff),
 110         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xa0fb, 0, 0xfffff),
 111 #else
 112         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xc09a, 0, 0xfffff),
 113         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 114         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xc0fa, 0, 0xfffff),
 115         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f2, 0, 0xfffff),
 116         /*
 117          * Segments used for calling PnP BIOS have byte granularity.
 118          * They code segments and data segments have fixed 64k limits,
 119          * the transfer segment sizes are set at run time.
 120          */
 121         /* 32-bit code */
 122         [GDT_ENTRY_PNPBIOS_CS32]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 123         /* 16-bit code */
 124         [GDT_ENTRY_PNPBIOS_CS16]        = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 125         /* 16-bit data */
 126         [GDT_ENTRY_PNPBIOS_DS]          = GDT_ENTRY_INIT(0x0092, 0, 0xffff),
 127         /* 16-bit data */
 128         [GDT_ENTRY_PNPBIOS_TS1]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 129         /* 16-bit data */
 130         [GDT_ENTRY_PNPBIOS_TS2]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 131         /*
 132          * The APM segments have byte granularity and their bases
 133          * are set at run time.  All have 64k limits.
 134          */
 135         /* 32-bit code */
 136         [GDT_ENTRY_APMBIOS_BASE]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 137         /* 16-bit code */
 138         [GDT_ENTRY_APMBIOS_BASE+1]      = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 139         /* data */
 140         [GDT_ENTRY_APMBIOS_BASE+2]      = GDT_ENTRY_INIT(0x4092, 0, 0xffff),
 141
 142         [GDT_ENTRY_ESPFIX_SS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 143         [GDT_ENTRY_PERCPU]              = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 144         GDT_STACK_CANARY_INIT
 145 #endif
 146 } };
 147 EXPORT_PER_CPU_SYMBOL_GPL(gdt_page);
 148
 149 static int __init x86_mpx_setup(char *s)
 150 {
 151         /* require an exact match without trailing characters */
 152         if (strlen(s))
 153                 return 0;
 154
 155         /* do not emit a message if the feature is not present */
 156         if (!boot_cpu_has(X86_FEATURE_MPX))
 157                 return 1;
 158
 159         setup_clear_cpu_cap(X86_FEATURE_MPX);
 160         pr_info("nompx: Intel Memory Protection Extensions (MPX) disabled\n");
 161         return 1;
 162 }
 163 __setup("nompx", x86_mpx_setup);
 164
 165 static int __init x86_noinvpcid_setup(char *s)
 166 {
 167         /* noinvpcid doesn't accept parameters */
 168         if (s)
 169                 return -EINVAL;
 170
 171         /* do not emit a message if the feature is not present */
 172         if (!boot_cpu_has(X86_FEATURE_INVPCID))
 173                 return 0;
 174
 175         setup_clear_cpu_cap(X86_FEATURE_INVPCID);
 176         pr_info("noinvpcid: INVPCID feature disabled\n");
 177         return 0;
 178 }
 179 early_param("noinvpcid", x86_noinvpcid_setup);
 180
 181 #ifdef CONFIG_X86_32
 182 static int cachesize_override = -1;
 183 static int disable_x86_serial_nr = 1;
 184
 185 static int __init cachesize_setup(char *str)
 186 {
 187         get_option(&str, &cachesize_override);
 188         return 1;
 189 }
 190 __setup("cachesize=", cachesize_setup);
 191
 192 static int __init x86_sep_setup(char *s)
 193 {
 194         setup_clear_cpu_cap(X86_FEATURE_SEP);
 195         return 1;
 196 }
 197 __setup("nosep", x86_sep_setup);
 198
 199 /* Standard macro to see if a specific flag is changeable */
 200 static inline int flag_is_changeable_p(u32 flag)
 201 {
 202         u32 f1, f2;
 203
 204         /*
 205          * Cyrix and IDT cpus allow disabling of CPUID
 206          * so the code below may return different results
 207          * when it is executed before and after enabling
 208          * the CPUID. Add "volatile" to not allow gcc to
 209          * optimize the subsequent calls to this function.
 210          */
 211         asm volatile ("pushfl           \n\t"
 212                       "pushfl           \n\t"
 213                       "popl %0          \n\t"
 214                       "movl %0, %1      \n\t"
 215                       "xorl %2, %0      \n\t"
 216                       "pushl %0         \n\t"
 217                       "popfl            \n\t"
 218                       "pushfl           \n\t"
 219                       "popl %0          \n\t"
 220                       "popfl            \n\t"
 221
 222                       : "=&r" (f1), "=&r" (f2)
 223                       : "ir" (flag));
 224
 225         return ((f1^f2) & flag) != 0;
 226 }
 227
 228 /* Probe for the CPUID instruction */
 229 int have_cpuid_p(void)
 230 {
 231         return flag_is_changeable_p(X86_EFLAGS_ID);
 232 }
 233
 234 static void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 235 {
 236         unsigned long lo, hi;
 237
 238         if (!cpu_has(c, X86_FEATURE_PN) || !disable_x86_serial_nr)
 239                 return;
 240
 241         /* Disable processor serial number: */
 242
 243         rdmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 244         lo |= 0x200000;
 245         wrmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 246
 247         pr_notice("CPU serial number disabled.\n");
 248         clear_cpu_cap(c, X86_FEATURE_PN);
 249
 250         /* Disabling the serial number may affect the cpuid level */
 251         c->cpuid_level = cpuid_eax(0);
 252 }
 253
 254 static int __init x86_serial_nr_setup(char *s)
 255 {
 256         disable_x86_serial_nr = 0;
 257         return 1;
 258 }
 259 __setup("serialnumber", x86_serial_nr_setup);
 260 #else
 261 static inline int flag_is_changeable_p(u32 flag)
 262 {
 263         return 1;
 264 }
 265 static inline void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 266 {
 267 }
 268 #endif
 269
 270 static __init int setup_disable_smep(char *arg)
 271 {
 272         setup_clear_cpu_cap(X86_FEATURE_SMEP);
 273         return 1;
 274 }
 275 __setup("nosmep", setup_disable_smep);
 276
 277 static __always_inline void setup_smep(struct cpuinfo_x86 *c)
 278 {
 279         if (cpu_has(c, X86_FEATURE_SMEP))
 280                 cr4_set_bits(X86_CR4_SMEP);
 281 }
 282
 283 static __init int setup_disable_smap(char *arg)
 284 {
 285         setup_clear_cpu_cap(X86_FEATURE_SMAP);
 286         return 1;
 287 }
 288 __setup("nosmap", setup_disable_smap);
 289
 290 static __always_inline void setup_smap(struct cpuinfo_x86 *c)
 291 {
 292         unsigned long eflags = native_save_fl();
 293
 294         /* This should have been cleared long ago */
 295         BUG_ON(eflags & X86_EFLAGS_AC);
 296
 297         if (cpu_has(c, X86_FEATURE_SMAP)) {
 298 #ifdef CONFIG_X86_SMAP
 299                 cr4_set_bits(X86_CR4_SMAP);
 300 #else
 301                 cr4_clear_bits(X86_CR4_SMAP);
 302 #endif
 303         }
 304 }
 305
 306 /*
 307  * Protection Keys are not available in 32-bit mode.
 308  */
 309 static bool pku_disabled;
 310
 311 static __always_inline void setup_pku(struct cpuinfo_x86 *c)
 312 {
 313         if (!cpu_has(c, X86_FEATURE_PKU))
 314                 return;
 315         if (pku_disabled)
 316                 return;
 317
 318         cr4_set_bits(X86_CR4_PKE);
 319         /*
 320          * Seting X86_CR4_PKE will cause the X86_FEATURE_OSPKE
 321          * cpuid bit to be set.  We need to ensure that we
 322          * update that bit in this CPU's "cpu_info".
 323          */
 324         get_cpu_cap(c);
 325 }
 326
 327 #ifdef CONFIG_X86_INTEL_MEMORY_PROTECTION_KEYS
 328 static __init int setup_disable_pku(char *arg)
 329 {
 330         /*
 331          * Do not clear the X86_FEATURE_PKU bit.  All of the
 332          * runtime checks are against OSPKE so clearing the
 333          * bit does nothing.
 334          *
 335          * This way, we will see "pku" in cpuinfo, but not
 336          * "ospke", which is exactly what we want.  It shows
 337          * that the CPU has PKU, but the OS has not enabled it.
 338          * This happens to be exactly how a system would look
 339          * if we disabled the config option.
 340          */
 341         pr_info("x86: 'nopku' specified, disabling Memory Protection Keys\n");
 342         pku_disabled = true;
 343         return 1;
 344 }
 345 __setup("nopku", setup_disable_pku);
 346 #endif /* CONFIG_X86_64 */
 347
 348 /*
 349  * Some CPU features depend on higher CPUID levels, which may not always
 350  * be available due to CPUID level capping or broken virtualization
 351  * software.  Add those features to this table to auto-disable them.
 352  */
 353 struct cpuid_dependent_feature {
 354         u32 feature;
 355         u32 level;
 356 };
 357
 358 static const struct cpuid_dependent_feature
 359 cpuid_dependent_features[] = {
 360         { X86_FEATURE_MWAIT,            0x00000005 },
 361         { X86_FEATURE_DCA,              0x00000009 },
 362         { X86_FEATURE_XSAVE,            0x0000000d },
 363         { 0, 0 }
 364 };
 365
 366 static void filter_cpuid_features(struct cpuinfo_x86 *c, bool warn)
 367 {
 368         const struct cpuid_dependent_feature *df;
 369
 370         for (df = cpuid_dependent_features; df->feature; df++) {
 371
 372                 if (!cpu_has(c, df->feature))
 373                         continue;
 374                 /*
 375                  * Note: cpuid_level is set to -1 if unavailable, but
 376                  * extended_extended_level is set to 0 if unavailable
 377                  * and the legitimate extended levels are all negative
 378                  * when signed; hence the weird messing around with
 379                  * signs here...
 380                  */
 381                 if (!((s32)df->level < 0 ?
 382                      (u32)df->level > (u32)c->extended_cpuid_level :
 383                      (s32)df->level > (s32)c->cpuid_level))
 384                         continue;
 385
 386                 clear_cpu_cap(c, df->feature);
 387                 if (!warn)
 388                         continue;
 389
 390                 pr_warn("CPU: CPU feature " X86_CAP_FMT " disabled, no CPUID level 0x%x\n",
 391                         x86_cap_flag(df->feature), df->level);
 392         }
 393 }
 394
 395 /*
 396  * Naming convention should be: <Name> [(<Codename>)]
 397  * This table only is used unless init_<vendor>() below doesn't set it;
 398  * in particular, if CPUID levels 0x80000002..4 are supported, this
 399  * isn't used
 400  */
 401
 402 /* Look up CPU names by table lookup. */
 403 static const char *table_lookup_model(struct cpuinfo_x86 *c)
 404 {
 405 #ifdef CONFIG_X86_32
 406         const struct legacy_cpu_model_info *info;
 407
 408         if (c->x86_model >= 16)
 409                 return NULL;    /* Range check */
 410
 411         if (!this_cpu)
 412                 return NULL;
 413
 414         info = this_cpu->legacy_models;
 415
 416         while (info->family) {
 417                 if (info->family == c->x86)
 418                         return info->model_names[c->x86_model];
 419                 info++;
 420         }
 421 #endif
 422         return NULL;            /* Not found */
 423 }
 424
 425 __u32 cpu_caps_cleared[NCAPINTS];
 426 __u32 cpu_caps_set[NCAPINTS];
 427
 428 void load_percpu_segment(int cpu)
 429 {
 430 #ifdef CONFIG_X86_32
 431         loadsegment(fs, __KERNEL_PERCPU);
 432 #else
 433         loadsegment(gs, 0);
 434         wrmsrl(MSR_GS_BASE, (unsigned long)per_cpu(irq_stack_union.gs_base, cpu));
 435 #endif
 436         load_stack_canary_segment();
 437 }
 438
 439 /*
 440  * Current gdt points %fs at the "master" per-cpu area: after this,
 441  * it's on the real one.
 442  */
 443 void switch_to_new_gdt(int cpu)
 444 {
 445         struct desc_ptr gdt_descr;
 446
 447         gdt_descr.address = (long)get_cpu_gdt_table(cpu);
 448         gdt_descr.size = GDT_SIZE - 1;
 449         load_gdt(&gdt_descr);
 450         /* Reload the per-cpu base */
 451
 452         load_percpu_segment(cpu);
 453 }
 454
 455 static const struct cpu_dev *cpu_devs[X86_VENDOR_NUM] = {};
 456
 457 static void get_model_name(struct cpuinfo_x86 *c)
 458 {
 459         unsigned int *v;
 460         char *p, *q, *s;
 461
 462         if (c->extended_cpuid_level < 0x80000004)
 463                 return;
 464
 465         v = (unsigned int *)c->x86_model_id;
 466         cpuid(0x80000002, &v[0], &v[1], &v[2], &v[3]);
 467         cpuid(0x80000003, &v[4], &v[5], &v[6], &v[7]);
 468         cpuid(0x80000004, &v[8], &v[9], &v[10], &v[11]);
 469         c->x86_model_id[48] = 0;
 470
 471         /* Trim whitespace */
 472         p = q = s = &c->x86_model_id[0];
 473
 474         while (*p == ' ')
 475                 p++;
 476
 477         while (*p) {
 478                 /* Note the last non-whitespace index */
 479                 if (!isspace(*p))
 480                         s = q;
 481
 482                 *q++ = *p++;
 483         }
 484
 485         *(s + 1) = '\0';
 486 }
 487
 488 void cpu_detect_cache_sizes(struct cpuinfo_x86 *c)
 489 {
 490         unsigned int n, dummy, ebx, ecx, edx, l2size;
 491
 492         n = c->extended_cpuid_level;
 493
 494         if (n >= 0x80000005) {
 495                 cpuid(0x80000005, &dummy, &ebx, &ecx, &edx);
 496                 c->x86_cache_size = (ecx>>24) + (edx>>24);
 497 #ifdef CONFIG_X86_64
 498                 /* On K8 L1 TLB is inclusive, so don't count it */
 499                 c->x86_tlbsize = 0;
 500 #endif
 501         }
 502
 503         if (n < 0x80000006)     /* Some chips just has a large L1. */
 504                 return;
 505
 506         cpuid(0x80000006, &dummy, &ebx, &ecx, &edx);
 507         l2size = ecx >> 16;
 508
 509 #ifdef CONFIG_X86_64
 510         c->x86_tlbsize += ((ebx >> 16) & 0xfff) + (ebx & 0xfff);
 511 #else
 512         /* do processor-specific cache resizing */
 513         if (this_cpu->legacy_cache_size)
 514                 l2size = this_cpu->legacy_cache_size(c, l2size);
 515
 516         /* Allow user to override all this if necessary. */
 517         if (cachesize_override != -1)
 518                 l2size = cachesize_override;
 519
 520         if (l2size == 0)
 521                 return;         /* Again, no L2 cache is possible */
 522 #endif
 523
 524         c->x86_cache_size = l2size;
 525 }
 526
 527 u16 __read_mostly tlb_lli_4k[NR_INFO];
 528 u16 __read_mostly tlb_lli_2m[NR_INFO];
 529 u16 __read_mostly tlb_lli_4m[NR_INFO];
 530 u16 __read_mostly tlb_lld_4k[NR_INFO];
 531 u16 __read_mostly tlb_lld_2m[NR_INFO];
 532 u16 __read_mostly tlb_lld_4m[NR_INFO];
 533 u16 __read_mostly tlb_lld_1g[NR_INFO];
 534
 535 static void cpu_detect_tlb(struct cpuinfo_x86 *c)
 536 {
 537         if (this_cpu->c_detect_tlb)
 538                 this_cpu->c_detect_tlb(c);
 539
 540         pr_info("Last level iTLB entries: 4KB %d, 2MB %d, 4MB %d\n",
 541                 tlb_lli_4k[ENTRIES], tlb_lli_2m[ENTRIES],
 542                 tlb_lli_4m[ENTRIES]);
 543
 544         pr_info("Last level dTLB entries: 4KB %d, 2MB %d, 4MB %d, 1GB %d\n",
 545                 tlb_lld_4k[ENTRIES], tlb_lld_2m[ENTRIES],
 546                 tlb_lld_4m[ENTRIES], tlb_lld_1g[ENTRIES]);
 547 }
 548
 549 void detect_ht(struct cpuinfo_x86 *c)
 550 {
 551 #ifdef CONFIG_SMP
 552         u32 eax, ebx, ecx, edx;
 553         int index_msb, core_bits;
 554         static bool printed;
 555
 556         if (!cpu_has(c, X86_FEATURE_HT))
 557                 return;
 558
 559         if (cpu_has(c, X86_FEATURE_CMP_LEGACY))
 560                 goto out;
 561
 562         if (cpu_has(c, X86_FEATURE_XTOPOLOGY))
 563                 return;
 564
 565         cpuid(1, &eax, &ebx, &ecx, &edx);
 566
 567         smp_num_siblings = (ebx & 0xff0000) >> 16;
 568
 569         if (smp_num_siblings == 1) {
 570                 pr_info_once("CPU0: Hyper-Threading is disabled\n");
 571                 goto out;
 572         }
 573
 574         if (smp_num_siblings <= 1)
 575                 goto out;
 576
 577         index_msb = get_count_order(smp_num_siblings);
 578         c->phys_proc_id = apic->phys_pkg_id(c->initial_apicid, index_msb);
 579
 580         smp_num_siblings = smp_num_siblings / c->x86_max_cores;
 581
 582         index_msb = get_count_order(smp_num_siblings);
 583
 584         core_bits = get_count_order(c->x86_max_cores);
 585
 586         c->cpu_core_id = apic->phys_pkg_id(c->initial_apicid, index_msb) &
 587                                        ((1 << core_bits) - 1);
 588
 589 out:
 590         if (!printed && (c->x86_max_cores * smp_num_siblings) > 1) {
 591                 pr_info("CPU: Physical Processor ID: %d\n",
 592                         c->phys_proc_id);
 593                 pr_info("CPU: Processor Core ID: %d\n",
 594                         c->cpu_core_id);
 595                 printed = 1;
 596         }
 597 #endif
 598 }
 599
 600 static void get_cpu_vendor(struct cpuinfo_x86 *c)
 601 {
 602         char *v = c->x86_vendor_id;
 603         int i;
 604
 605         for (i = 0; i < X86_VENDOR_NUM; i++) {
 606                 if (!cpu_devs[i])
 607                         break;
 608
 609                 if (!strcmp(v, cpu_devs[i]->c_ident[0]) ||
 610                     (cpu_devs[i]->c_ident[1] &&
 611                      !strcmp(v, cpu_devs[i]->c_ident[1]))) {
 612
 613                         this_cpu = cpu_devs[i];
 614                         c->x86_vendor = this_cpu->c_x86_vendor;
 615                         return;
 616                 }
 617         }
 618
 619         pr_err_once("CPU: vendor_id '%s' unknown, using generic init.\n" \
 620                     "CPU: Your system may be unstable.\n", v);
 621
 622         c->x86_vendor = X86_VENDOR_UNKNOWN;
 623         this_cpu = &default_cpu;
 624 }
 625
 626 void cpu_detect(struct cpuinfo_x86 *c)
 627 {
 628         /* Get vendor name */
 629         cpuid(0x00000000, (unsigned int *)&c->cpuid_level,
 630               (unsigned int *)&c->x86_vendor_id[0],
 631               (unsigned int *)&c->x86_vendor_id[8],
 632               (unsigned int *)&c->x86_vendor_id[4]);
 633
 634         c->x86 = 4;
 635         /* Intel-defined flags: level 0x00000001 */
 636         if (c->cpuid_level >= 0x00000001) {
 637                 u32 junk, tfms, cap0, misc;
 638
 639                 cpuid(0x00000001, &tfms, &misc, &junk, &cap0);
 640                 c->x86          = x86_family(tfms);
 641                 c->x86_model    = x86_model(tfms);
 642                 c->x86_mask     = x86_stepping(tfms);
 643
 644                 if (cap0 & (1<<19)) {
 645                         c->x86_clflush_size = ((misc >> 8) & 0xff) * 8;
 646                         c->x86_cache_alignment = c->x86_clflush_size;
 647                 }
 648         }
 649 }
 650
 651 void get_cpu_cap(struct cpuinfo_x86 *c)
 652 {
 653         u32 eax, ebx, ecx, edx;
 654
 655         /* Intel-defined flags: level 0x00000001 */
 656         if (c->cpuid_level >= 0x00000001) {
 657                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 658
 659                 c->x86_capability[CPUID_1_ECX] = ecx;
 660                 c->x86_capability[CPUID_1_EDX] = edx;
 661         }
 662
 663         /* Additional Intel-defined flags: level 0x00000007 */
 664         if (c->cpuid_level >= 0x00000007) {
 665                 cpuid_count(0x00000007, 0, &eax, &ebx, &ecx, &edx);
 666
 667                 c->x86_capability[CPUID_7_0_EBX] = ebx;
 668
 669                 c->x86_capability[CPUID_6_EAX] = cpuid_eax(0x00000006);
 670                 c->x86_capability[CPUID_7_ECX] = ecx;
 671         }
 672
 673         /* Extended state features: level 0x0000000d */
 674         if (c->cpuid_level >= 0x0000000d) {
 675                 cpuid_count(0x0000000d, 1, &eax, &ebx, &ecx, &edx);
 676
 677                 c->x86_capability[CPUID_D_1_EAX] = eax;
 678         }
 679
 680         /* Additional Intel-defined flags: level 0x0000000F */
 681         if (c->cpuid_level >= 0x0000000F) {
 682
 683                 /* QoS sub-leaf, EAX=0Fh, ECX=0 */
 684                 cpuid_count(0x0000000F, 0, &eax, &ebx, &ecx, &edx);
 685                 c->x86_capability[CPUID_F_0_EDX] = edx;
 686
 687                 if (cpu_has(c, X86_FEATURE_CQM_LLC)) {
 688                         /* will be overridden if occupancy monitoring exists */
 689                         c->x86_cache_max_rmid = ebx;
 690
 691                         /* QoS sub-leaf, EAX=0Fh, ECX=1 */
 692                         cpuid_count(0x0000000F, 1, &eax, &ebx, &ecx, &edx);
 693                         c->x86_capability[CPUID_F_1_EDX] = edx;
 694
 695                         if (cpu_has(c, X86_FEATURE_CQM_OCCUP_LLC)) {
 696                                 c->x86_cache_max_rmid = ecx;
 697                                 c->x86_cache_occ_scale = ebx;
 698                         }
 699                 } else {
 700                         c->x86_cache_max_rmid = -1;
 701                         c->x86_cache_occ_scale = -1;
 702                 }
 703         }
 704
 705         /* AMD-defined flags: level 0x80000001 */
 706         eax = cpuid_eax(0x80000000);
 707         c->extended_cpuid_level = eax;
 708
 709         if ((eax & 0xffff0000) == 0x80000000) {
 710                 if (eax >= 0x80000001) {
 711                         cpuid(0x80000001, &eax, &ebx, &ecx, &edx);
 712
 713                         c->x86_capability[CPUID_8000_0001_ECX] = ecx;
 714                         c->x86_capability[CPUID_8000_0001_EDX] = edx;
 715                 }
 716         }
 717
 718         if (c->extended_cpuid_level >= 0x80000008) {
 719                 cpuid(0x80000008, &eax, &ebx, &ecx, &edx);
 720
 721                 c->x86_virt_bits = (eax >> 8) & 0xff;
 722                 c->x86_phys_bits = eax & 0xff;
 723                 c->x86_capability[CPUID_8000_0008_EBX] = ebx;
 724         }
 725 #ifdef CONFIG_X86_32
 726         else if (cpu_has(c, X86_FEATURE_PAE) || cpu_has(c, X86_FEATURE_PSE36))
 727                 c->x86_phys_bits = 36;
 728 #endif
 729
 730         if (c->extended_cpuid_level >= 0x80000007)
 731                 c->x86_power = cpuid_edx(0x80000007);
 732
 733         if (c->extended_cpuid_level >= 0x8000000a)
 734                 c->x86_capability[CPUID_8000_000A_EDX] = cpuid_edx(0x8000000a);
 735
 736         init_scattered_cpuid_features(c);
 737 }
 738
 739 static void identify_cpu_without_cpuid(struct cpuinfo_x86 *c)
 740 {
 741 #ifdef CONFIG_X86_32
 742         int i;
 743
 744         /*
 745          * First of all, decide if this is a 486 or higher
 746          * It's a 486 if we can modify the AC flag
 747          */
 748         if (flag_is_changeable_p(X86_EFLAGS_AC))
 749                 c->x86 = 4;
 750         else
 751                 c->x86 = 3;
 752
 753         for (i = 0; i < X86_VENDOR_NUM; i++)
 754                 if (cpu_devs[i] && cpu_devs[i]->c_identify) {
 755                         c->x86_vendor_id[0] = 0;
 756                         cpu_devs[i]->c_identify(c);
 757                         if (c->x86_vendor_id[0]) {
 758                                 get_cpu_vendor(c);
 759                                 break;
 760                         }
 761                 }
 762 #endif
 763 }
 764
 765 /*
 766  * Do minimum CPU detection early.
 767  * Fields really needed: vendor, cpuid_level, family, model, mask,
 768  * cache alignment.
 769  * The others are not touched to avoid unwanted side effects.
 770  *
 771  * WARNING: this function is only called on the BP.  Don't add code here
 772  * that is supposed to run on all CPUs.
 773  */
 774 static void __init early_identify_cpu(struct cpuinfo_x86 *c)
 775 {
 776 #ifdef CONFIG_X86_64
 777         c->x86_clflush_size = 64;
 778         c->x86_phys_bits = 36;
 779         c->x86_virt_bits = 48;
 780 #else
 781         c->x86_clflush_size = 32;
 782         c->x86_phys_bits = 32;
 783         c->x86_virt_bits = 32;
 784 #endif
 785         c->x86_cache_alignment = c->x86_clflush_size;
 786
 787         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 788         c->extended_cpuid_level = 0;
 789
 790         if (!have_cpuid_p())
 791                 identify_cpu_without_cpuid(c);
 792
 793         /* cyrix could have cpuid enabled via c_identify()*/
 794         if (!have_cpuid_p())
 795                 return;
 796
 797         cpu_detect(c);
 798         get_cpu_vendor(c);
 799         get_cpu_cap(c);
 800
 801         if (this_cpu->c_early_init)
 802                 this_cpu->c_early_init(c);
 803
 804         c->cpu_index = 0;
 805         filter_cpuid_features(c, false);
 806
 807         if (this_cpu->c_bsp_init)
 808                 this_cpu->c_bsp_init(c);
 809
 810         setup_force_cpu_cap(X86_FEATURE_ALWAYS);
 811         fpu__init_system(c);
 812 }
 813
 814 void __init early_cpu_init(void)
 815 {
 816         const struct cpu_dev *const *cdev;
 817         int count = 0;
 818
 819 #ifdef CONFIG_PROCESSOR_SELECT
 820         pr_info("KERNEL supported cpus:\n");
 821 #endif
 822
 823         for (cdev = __x86_cpu_dev_start; cdev < __x86_cpu_dev_end; cdev++) {
 824                 const struct cpu_dev *cpudev = *cdev;
 825
 826                 if (count >= X86_VENDOR_NUM)
 827                         break;
 828                 cpu_devs[count] = cpudev;
 829                 count++;
 830
 831 #ifdef CONFIG_PROCESSOR_SELECT
 832                 {
 833                         unsigned int j;
 834
 835                         for (j = 0; j < 2; j++) {
 836                                 if (!cpudev->c_ident[j])
 837                                         continue;
 838                                 pr_info("  %s %s\n", cpudev->c_vendor,
 839                                         cpudev->c_ident[j]);
 840                         }
 841                 }
 842 #endif
 843         }
 844         early_identify_cpu(&boot_cpu_data);
 845 }
 846
 847 /*
 848  * The NOPL instruction is supposed to exist on all CPUs of family >= 6;
 849  * unfortunately, that's not true in practice because of early VIA
 850  * chips and (more importantly) broken virtualizers that are not easy
 851  * to detect. In the latter case it doesn't even *fail* reliably, so
 852  * probing for it doesn't even work. Disable it completely on 32-bit
 853  * unless we can find a reliable way to detect all the broken cases.
 854  * Enable it explicitly on 64-bit for non-constant inputs of cpu_has().
 855  */
 856 static void detect_nopl(struct cpuinfo_x86 *c)
 857 {
 858 #ifdef CONFIG_X86_32
 859         clear_cpu_cap(c, X86_FEATURE_NOPL);
 860 #else
 861         set_cpu_cap(c, X86_FEATURE_NOPL);
 862 #endif
 863
 864         /*
 865          * ESPFIX is a strange bug.  All real CPUs have it.  Paravirt
 866          * systems that run Linux at CPL > 0 may or may not have the
 867          * issue, but, even if they have the issue, there's absolutely
 868          * nothing we can do about it because we can't use the real IRET
 869          * instruction.
 870          *
 871          * NB: For the time being, only 32-bit kernels support
 872          * X86_BUG_ESPFIX as such.  64-bit kernels directly choose
 873          * whether to apply espfix using paravirt hooks.  If any
 874          * non-paravirt system ever shows up that does *not* have the
 875          * ESPFIX issue, we can change this.
 876          */
 877 #ifdef CONFIG_X86_32
 878 #ifdef CONFIG_PARAVIRT
 879         do {
 880                 extern void native_iret(void);
 881                 if (pv_cpu_ops.iret == native_iret)
 882                         set_cpu_bug(c, X86_BUG_ESPFIX);
 883         } while (0);
 884 #else
 885         set_cpu_bug(c, X86_BUG_ESPFIX);
 886 #endif
 887 #endif
 888 }
 889
 890 static void generic_identify(struct cpuinfo_x86 *c)
 891 {
 892         c->extended_cpuid_level = 0;
 893
 894         if (!have_cpuid_p())
 895                 identify_cpu_without_cpuid(c);
 896
 897         /* cyrix could have cpuid enabled via c_identify()*/
 898         if (!have_cpuid_p())
 899                 return;
 900
 901         cpu_detect(c);
 902
 903         get_cpu_vendor(c);
 904
 905         get_cpu_cap(c);
 906
 907         if (c->cpuid_level >= 0x00000001) {
 908                 c->initial_apicid = (cpuid_ebx(1) >> 24) & 0xFF;
 909 #ifdef CONFIG_X86_32
 910 # ifdef CONFIG_SMP
 911                 c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 912 # else
 913                 c->apicid = c->initial_apicid;
 914 # endif
 915 #endif
 916                 c->phys_proc_id = c->initial_apicid;
 917         }
 918
 919         get_model_name(c); /* Default name */
 920
 921         detect_nopl(c);
 922 }
 923
 924 static void x86_init_cache_qos(struct cpuinfo_x86 *c)
 925 {
 926         /*
 927          * The heavy lifting of max_rmid and cache_occ_scale are handled
 928          * in get_cpu_cap().  Here we just set the max_rmid for the boot_cpu
 929          * in case CQM bits really aren't there in this CPU.
 930          */
 931         if (c != &boot_cpu_data) {
 932                 boot_cpu_data.x86_cache_max_rmid =
 933                         min(boot_cpu_data.x86_cache_max_rmid,
 934                             c->x86_cache_max_rmid);
 935         }
 936 }
 937
 938 /*
 939  * This does the hard work of actually picking apart the CPU stuff...
 940  */
 941 static void identify_cpu(struct cpuinfo_x86 *c)
 942 {
 943         int i;
 944
 945         c->loops_per_jiffy = loops_per_jiffy;
 946         c->x86_cache_size = -1;
 947         c->x86_vendor = X86_VENDOR_UNKNOWN;
 948         c->x86_model = c->x86_mask = 0; /* So far unknown... */
 949         c->x86_vendor_id[0] = '\0'; /* Unset */
 950         c->x86_model_id[0] = '\0';  /* Unset */
 951         c->x86_max_cores = 1;
 952         c->x86_coreid_bits = 0;
 953 #ifdef CONFIG_X86_64
 954         c->x86_clflush_size = 64;
 955         c->x86_phys_bits = 36;
 956         c->x86_virt_bits = 48;
 957 #else
 958         c->cpuid_level = -1;    /* CPUID not detected */
 959         c->x86_clflush_size = 32;
 960         c->x86_phys_bits = 32;
 961         c->x86_virt_bits = 32;
 962 #endif
 963         c->x86_cache_alignment = c->x86_clflush_size;
 964         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 965
 966         generic_identify(c);
 967
 968         if (this_cpu->c_identify)
 969                 this_cpu->c_identify(c);
 970
 971         /* Clear/Set all flags overriden by options, after probe */
 972         for (i = 0; i < NCAPINTS; i++) {
 973                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
 974                 c->x86_capability[i] |= cpu_caps_set[i];
 975         }
 976
 977 #ifdef CONFIG_X86_64
 978         c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 979 #endif
 980
 981         /*
 982          * Vendor-specific initialization.  In this section we
 983          * canonicalize the feature flags, meaning if there are
 984          * features a certain CPU supports which CPUID doesn't
 985          * tell us, CPUID claiming incorrect flags, or other bugs,
 986          * we handle them here.
 987          *
 988          * At the end of this section, c->x86_capability better
 989          * indicate the features this CPU genuinely supports!
 990          */
 991         if (this_cpu->c_init)
 992                 this_cpu->c_init(c);
 993
 994         /* Disable the PN if appropriate */
 995         squash_the_stupid_serial_number(c);
 996
 997         /* Set up SMEP/SMAP */
 998         setup_smep(c);
 999         setup_smap(c);
1000
1001         /*
1002          * The vendor-specific functions might have changed features.
1003          * Now we do "generic changes."
1004          */
1005
1006         /* Filter out anything that depends on CPUID levels we don't have */
1007         filter_cpuid_features(c, true);
1008
1009         /* If the model name is still unset, do table lookup. */
1010         if (!c->x86_model_id[0]) {
1011                 const char *p;
1012                 p = table_lookup_model(c);
1013                 if (p)
1014                         strcpy(c->x86_model_id, p);
1015                 else
1016                         /* Last resort... */
1017                         sprintf(c->x86_model_id, "%02x/%02x",
1018                                 c->x86, c->x86_model);
1019         }
1020
1021 #ifdef CONFIG_X86_64
1022         detect_ht(c);
1023 #endif
1024
1025         init_hypervisor(c);
1026         x86_init_rdrand(c);
1027         x86_init_cache_qos(c);
1028         setup_pku(c);
1029
1030         /*
1031          * Clear/Set all flags overriden by options, need do it
1032          * before following smp all cpus cap AND.
1033          */
1034         for (i = 0; i < NCAPINTS; i++) {
1035                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
1036                 c->x86_capability[i] |= cpu_caps_set[i];
1037         }
1038
1039         /*
1040          * On SMP, boot_cpu_data holds the common feature set between
1041          * all CPUs; so make sure that we indicate which features are
1042          * common between the CPUs.  The first time this routine gets
1043          * executed, c == &boot_cpu_data.
1044          */
1045         if (c != &boot_cpu_data) {
1046                 /* AND the already accumulated flags with these */
1047                 for (i = 0; i < NCAPINTS; i++)
1048                         boot_cpu_data.x86_capability[i] &= c->x86_capability[i];
1049
1050                 /* OR, i.e. replicate the bug flags */
1051                 for (i = NCAPINTS; i < NCAPINTS + NBUGINTS; i++)
1052                         c->x86_capability[i] |= boot_cpu_data.x86_capability[i];
1053         }
1054
1055         /* Init Machine Check Exception if available. */
1056         mcheck_cpu_init(c);
1057
1058         select_idle_routine(c);
1059
1060 #ifdef CONFIG_NUMA
1061         numa_add_cpu(smp_processor_id());
1062 #endif
1063         /* The boot/hotplug time assigment got cleared, restore it */
1064         c->logical_proc_id = topology_phys_to_logical_pkg(c->phys_proc_id);
1065 }
1066
1067 /*
1068  * Set up the CPU state needed to execute SYSENTER/SYSEXIT instructions
1069  * on 32-bit kernels:
1070  */
1071 #ifdef CONFIG_X86_32
1072 void enable_sep_cpu(void)
1073 {
1074         struct tss_struct *tss;
1075         int cpu;
1076
1077         cpu = get_cpu();
1078         tss = &per_cpu(cpu_tss, cpu);
1079
1080         if (!boot_cpu_has(X86_FEATURE_SEP))
1081                 goto out;
1082
1083         /*
1084          * We cache MSR_IA32_SYSENTER_CS's value in the TSS's ss1 field --
1085          * see the big comment in struct x86_hw_tss's definition.
1086          */
1087
1088         tss->x86_tss.ss1 = __KERNEL_CS;
1089         wrmsr(MSR_IA32_SYSENTER_CS, tss->x86_tss.ss1, 0);
1090
1091         wrmsr(MSR_IA32_SYSENTER_ESP,
1092               (unsigned long)tss + offsetofend(struct tss_struct, SYSENTER_stack),
1093               0);
1094
1095         wrmsr(MSR_IA32_SYSENTER_EIP, (unsigned long)entry_SYSENTER_32, 0);
1096
1097 out:
1098         put_cpu();
1099 }
1100 #endif
1101
1102 void __init identify_boot_cpu(void)
1103 {
1104         identify_cpu(&boot_cpu_data);
1105         init_amd_e400_c1e_mask();
1106 #ifdef CONFIG_X86_32
1107         sysenter_setup();
1108         enable_sep_cpu();
1109 #endif
1110         cpu_detect_tlb(&boot_cpu_data);
1111 }
1112
1113 void identify_secondary_cpu(struct cpuinfo_x86 *c)
1114 {
1115         BUG_ON(c == &boot_cpu_data);
1116         identify_cpu(c);
1117 #ifdef CONFIG_X86_32
1118         enable_sep_cpu();
1119 #endif
1120         mtrr_ap_init();
1121 }
1122
1123 struct msr_range {
1124         unsigned        min;
1125         unsigned        max;
1126 };
1127
1128 static const struct msr_range msr_range_array[] = {
1129         { 0x00000000, 0x00000418},
1130         { 0xc0000000, 0xc000040b},
1131         { 0xc0010000, 0xc0010142},
1132         { 0xc0011000, 0xc001103b},
1133 };
1134
1135 static void __print_cpu_msr(void)
1136 {
1137         unsigned index_min, index_max;
1138         unsigned index;
1139         u64 val;
1140         int i;
1141
1142         for (i = 0; i < ARRAY_SIZE(msr_range_array); i++) {
1143                 index_min = msr_range_array[i].min;
1144                 index_max = msr_range_array[i].max;
1145
1146                 for (index = index_min; index < index_max; index++) {
1147                         if (rdmsrl_safe(index, &val))
1148                                 continue;
1149                         pr_info(" MSR%08x: %016llx\n", index, val);
1150                 }
1151         }
1152 }
1153
1154 static int show_msr;
1155
1156 static __init int setup_show_msr(char *arg)
1157 {
1158         int num;
1159
1160         get_option(&arg, &num);
1161
1162         if (num > 0)
1163                 show_msr = num;
1164         return 1;
1165 }
1166 __setup("show_msr=", setup_show_msr);
1167
1168 static __init int setup_noclflush(char *arg)
1169 {
1170         setup_clear_cpu_cap(X86_FEATURE_CLFLUSH);
1171         setup_clear_cpu_cap(X86_FEATURE_CLFLUSHOPT);
1172         return 1;
1173 }
1174 __setup("noclflush", setup_noclflush);
1175
1176 void print_cpu_info(struct cpuinfo_x86 *c)
1177 {
1178         const char *vendor = NULL;
1179
1180         if (c->x86_vendor < X86_VENDOR_NUM) {
1181                 vendor = this_cpu->c_vendor;
1182         } else {
1183                 if (c->cpuid_level >= 0)
1184                         vendor = c->x86_vendor_id;
1185         }
1186
1187         if (vendor && !strstr(c->x86_model_id, vendor))
1188                 pr_cont("%s ", vendor);
1189
1190         if (c->x86_model_id[0])
1191                 pr_cont("%s", c->x86_model_id);
1192         else
1193                 pr_cont("%d86", c->x86);
1194
1195         pr_cont(" (family: 0x%x, model: 0x%x", c->x86, c->x86_model);
1196
1197         if (c->x86_mask || c->cpuid_level >= 0)
1198                 pr_cont(", stepping: 0x%x)\n", c->x86_mask);
1199         else
1200                 pr_cont(")\n");
1201
1202         print_cpu_msr(c);
1203 }
1204
1205 void print_cpu_msr(struct cpuinfo_x86 *c)
1206 {
1207         if (c->cpu_index < show_msr)
1208                 __print_cpu_msr();
1209 }
1210
1211 static __init int setup_disablecpuid(char *arg)
1212 {
1213         int bit;
1214
1215         if (get_option(&arg, &bit) && bit < NCAPINTS*32)
1216                 setup_clear_cpu_cap(bit);
1217         else
1218                 return 0;
1219
1220         return 1;
1221 }
1222 __setup("clearcpuid=", setup_disablecpuid);
1223
1224 #ifdef CONFIG_X86_64
1225 struct desc_ptr idt_descr = { NR_VECTORS * 16 - 1, (unsigned long) idt_table };
1226 struct desc_ptr debug_idt_descr = { NR_VECTORS * 16 - 1,
1227                                     (unsigned long) debug_idt_table };
1228
1229 DEFINE_PER_CPU_FIRST(union irq_stack_union,
1230                      irq_stack_union) __aligned(PAGE_SIZE) __visible;
1231
1232 /*
1233  * The following percpu variables are hot.  Align current_task to
1234  * cacheline size such that they fall in the same cacheline.
1235  */
1236 DEFINE_PER_CPU(struct task_struct *, current_task) ____cacheline_aligned =
1237         &init_task;
1238 EXPORT_PER_CPU_SYMBOL(current_task);
1239
1240 DEFINE_PER_CPU(char *, irq_stack_ptr) =
1241         init_per_cpu_var(irq_stack_union.irq_stack) + IRQ_STACK_SIZE - 64;
1242
1243 DEFINE_PER_CPU(unsigned int, irq_count) __visible = -1;
1244
1245 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1246 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1247
1248 /*
1249  * Special IST stacks which the CPU switches to when it calls
1250  * an IST-marked descriptor entry. Up to 7 stacks (hardware
1251  * limit), all of them are 4K, except the debug stack which
1252  * is 8K.
1253  */
1254 static const unsigned int exception_stack_sizes[N_EXCEPTION_STACKS] = {
1255           [0 ... N_EXCEPTION_STACKS - 1]        = EXCEPTION_STKSZ,
1256           [DEBUG_STACK - 1]                     = DEBUG_STKSZ
1257 };
1258
1259 static DEFINE_PER_CPU_PAGE_ALIGNED(char, exception_stacks
1260         [(N_EXCEPTION_STACKS - 1) * EXCEPTION_STKSZ + DEBUG_STKSZ]);
1261
1262 /* May not be marked __init: used by software suspend */
1263 void syscall_init(void)
1264 {
1265         /*
1266          * LSTAR and STAR live in a bit strange symbiosis.
1267          * They both write to the same internal register. STAR allows to
1268          * set CS/DS but only a 32bit target. LSTAR sets the 64bit rip.
1269          */
1270         wrmsr(MSR_STAR, 0, (__USER32_CS << 16) | __KERNEL_CS);
1271         wrmsrl(MSR_LSTAR, (unsigned long)entry_SYSCALL_64);
1272
1273 #ifdef CONFIG_IA32_EMULATION
1274         wrmsrl(MSR_CSTAR, (unsigned long)entry_SYSCALL_compat);
1275         /*
1276          * This only works on Intel CPUs.
1277          * On AMD CPUs these MSRs are 32-bit, CPU truncates MSR_IA32_SYSENTER_EIP.
1278          * This does not cause SYSENTER to jump to the wrong location, because
1279          * AMD doesn't allow SYSENTER in long mode (either 32- or 64-bit).
1280          */
1281         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)__KERNEL_CS);
1282         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1283         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, (u64)entry_SYSENTER_compat);
1284 #else
1285         wrmsrl(MSR_CSTAR, (unsigned long)ignore_sysret);
1286         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)GDT_ENTRY_INVALID_SEG);
1287         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1288         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, 0ULL);
1289 #endif
1290
1291         /* Flags to clear on syscall */
1292         wrmsrl(MSR_SYSCALL_MASK,
1293                X86_EFLAGS_TF|X86_EFLAGS_DF|X86_EFLAGS_IF|
1294                X86_EFLAGS_IOPL|X86_EFLAGS_AC|X86_EFLAGS_NT);
1295 }
1296
1297 /*
1298  * Copies of the original ist values from the tss are only accessed during
1299  * debugging, no special alignment required.
1300  */
1301 DEFINE_PER_CPU(struct orig_ist, orig_ist);
1302
1303 static DEFINE_PER_CPU(unsigned long, debug_stack_addr);
1304 DEFINE_PER_CPU(int, debug_stack_usage);
1305
1306 int is_debug_stack(unsigned long addr)
1307 {
1308         return __this_cpu_read(debug_stack_usage) ||
1309                 (addr <= __this_cpu_read(debug_stack_addr) &&
1310                  addr > (__this_cpu_read(debug_stack_addr) - DEBUG_STKSZ));
1311 }
1312 NOKPROBE_SYMBOL(is_debug_stack);
1313
1314 DEFINE_PER_CPU(u32, debug_idt_ctr);
1315
1316 void debug_stack_set_zero(void)
1317 {
1318         this_cpu_inc(debug_idt_ctr);
1319         load_current_idt();
1320 }
1321 NOKPROBE_SYMBOL(debug_stack_set_zero);
1322
1323 void debug_stack_reset(void)
1324 {
1325         if (WARN_ON(!this_cpu_read(debug_idt_ctr)))
1326                 return;
1327         if (this_cpu_dec_return(debug_idt_ctr) == 0)
1328                 load_current_idt();
1329 }
1330 NOKPROBE_SYMBOL(debug_stack_reset);
1331
1332 #else   /* CONFIG_X86_64 */
1333
1334 DEFINE_PER_CPU(struct task_struct *, current_task) = &init_task;
1335 EXPORT_PER_CPU_SYMBOL(current_task);
1336 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1337 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1338
1339 /*
1340  * On x86_32, vm86 modifies tss.sp0, so sp0 isn't a reliable way to find
1341  * the top of the kernel stack.  Use an extra percpu variable to track the
1342  * top of the kernel stack directly.
1343  */
1344 DEFINE_PER_CPU(unsigned long, cpu_current_top_of_stack) =
1345         (unsigned long)&init_thread_union + THREAD_SIZE;
1346 EXPORT_PER_CPU_SYMBOL(cpu_current_top_of_stack);
1347
1348 #ifdef CONFIG_CC_STACKPROTECTOR
1349 DEFINE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
1350 #endif
1351
1352 #endif  /* CONFIG_X86_64 */
1353
1354 /*
1355  * Clear all 6 debug registers:
1356  */
1357 static void clear_all_debug_regs(void)
1358 {
1359         int i;
1360
1361         for (i = 0; i < 8; i++) {
1362                 /* Ignore db4, db5 */
1363                 if ((i == 4) || (i == 5))
1364                         continue;
1365
1366                 set_debugreg(0, i);
1367         }
1368 }
1369
1370 #ifdef CONFIG_KGDB
1371 /*
1372  * Restore debug regs if using kgdbwait and you have a kernel debugger
1373  * connection established.
1374  */
1375 static void dbg_restore_debug_regs(void)
1376 {
1377         if (unlikely(kgdb_connected && arch_kgdb_ops.correct_hw_break))
1378                 arch_kgdb_ops.correct_hw_break();
1379 }
1380 #else /* ! CONFIG_KGDB */
1381 #define dbg_restore_debug_regs()
1382 #endif /* ! CONFIG_KGDB */
1383
1384 static void wait_for_master_cpu(int cpu)
1385 {
1386 #ifdef CONFIG_SMP
1387         /*
1388          * wait for ACK from master CPU before continuing
1389          * with AP initialization
1390          */
1391         WARN_ON(cpumask_test_and_set_cpu(cpu, cpu_initialized_mask));
1392         while (!cpumask_test_cpu(cpu, cpu_callout_mask))
1393                 cpu_relax();
1394 #endif
1395 }
1396
1397 /*
1398  * cpu_init() initializes state that is per-CPU. Some data is already
1399  * initialized (naturally) in the bootstrap process, such as the GDT
1400  * and IDT. We reload them nevertheless, this function acts as a
1401  * 'CPU state barrier', nothing should get across.
1402  * A lot of state is already set up in PDA init for 64 bit
1403  */
1404 #ifdef CONFIG_X86_64
1405
1406 void cpu_init(void)
1407 {
1408         struct orig_ist *oist;
1409         struct task_struct *me;
1410         struct tss_struct *t;
1411         unsigned long v;
1412         int cpu = stack_smp_processor_id();
1413         int i;
1414
1415         wait_for_master_cpu(cpu);
1416
1417         /*
1418          * Initialize the CR4 shadow before doing anything that could
1419          * try to read it.
1420          */
1421         cr4_init_shadow();
1422
1423         /*
1424          * Load microcode on this cpu if a valid microcode is available.
1425          * This is early microcode loading procedure.
1426          */
1427         load_ucode_ap();
1428
1429         t = &per_cpu(cpu_tss, cpu);
1430         oist = &per_cpu(orig_ist, cpu);
1431
1432 #ifdef CONFIG_NUMA
1433         if (this_cpu_read(numa_node) == 0 &&
1434             early_cpu_to_node(cpu) != NUMA_NO_NODE)
1435                 set_numa_node(early_cpu_to_node(cpu));
1436 #endif
1437
1438         me = current;
1439
1440         pr_debug("Initializing CPU#%d\n", cpu);
1441
1442         cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1443
1444         /*
1445          * Initialize the per-CPU GDT with the boot GDT,
1446          * and set up the GDT descriptor:
1447          */
1448
1449         switch_to_new_gdt(cpu);
1450         loadsegment(fs, 0);
1451
1452         load_current_idt();
1453
1454         memset(me->thread.tls_array, 0, GDT_ENTRY_TLS_ENTRIES * 8);
1455         syscall_init();
1456
1457         wrmsrl(MSR_FS_BASE, 0);
1458         wrmsrl(MSR_KERNEL_GS_BASE, 0);
1459         barrier();
1460
1461         x86_configure_nx();
1462         x2apic_setup();
1463
1464         /*
1465          * set up and load the per-CPU TSS
1466          */
1467         if (!oist->ist[0]) {
1468                 char *estacks = per_cpu(exception_stacks, cpu);
1469
1470                 for (v = 0; v < N_EXCEPTION_STACKS; v++) {
1471                         estacks += exception_stack_sizes[v];
1472                         oist->ist[v] = t->x86_tss.ist[v] =
1473                                         (unsigned long)estacks;
1474                         if (v == DEBUG_STACK-1)
1475                                 per_cpu(debug_stack_addr, cpu) = (unsigned long)estacks;
1476                 }
1477         }
1478
1479         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1480
1481         /*
1482          * <= is required because the CPU will access up to
1483          * 8 bits beyond the end of the IO permission bitmap.
1484          */
1485         for (i = 0; i <= IO_BITMAP_LONGS; i++)
1486                 t->io_bitmap[i] = ~0UL;
1487
1488         atomic_inc(&init_mm.mm_count);
1489         me->active_mm = &init_mm;
1490         BUG_ON(me->mm);
1491         enter_lazy_tlb(&init_mm, me);
1492
1493         load_sp0(t, &current->thread);
1494         set_tss_desc(cpu, t);
1495         load_TR_desc();
1496         load_mm_ldt(&init_mm);
1497
1498         clear_all_debug_regs();
1499         dbg_restore_debug_regs();
1500
1501         fpu__init_cpu();
1502
1503         if (is_uv_system())
1504                 uv_cpu_init();
1505 }
1506
1507 #else
1508
1509 void cpu_init(void)
1510 {
1511         int cpu = smp_processor_id();
1512         struct task_struct *curr = current;
1513         struct tss_struct *t = &per_cpu(cpu_tss, cpu);
1514         struct thread_struct *thread = &curr->thread;
1515
1516         wait_for_master_cpu(cpu);
1517
1518         /*
1519          * Initialize the CR4 shadow before doing anything that could
1520          * try to read it.
1521          */
1522         cr4_init_shadow();
1523
1524         show_ucode_info_early();
1525
1526         pr_info("Initializing CPU#%d\n", cpu);
1527
1528         if (cpu_feature_enabled(X86_FEATURE_VME) ||
1529             cpu_has_tsc ||
1530             boot_cpu_has(X86_FEATURE_DE))
1531                 cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1532
1533         load_current_idt();
1534         switch_to_new_gdt(cpu);
1535
1536         /*
1537          * Set up and load the per-CPU TSS and LDT
1538          */
1539         atomic_inc(&init_mm.mm_count);
1540         curr->active_mm = &init_mm;
1541         BUG_ON(curr->mm);
1542         enter_lazy_tlb(&init_mm, curr);
1543
1544         load_sp0(t, thread);
1545         set_tss_desc(cpu, t);
1546         load_TR_desc();
1547         load_mm_ldt(&init_mm);
1548
1549         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1550
1551 #ifdef CONFIG_DOUBLEFAULT
1552         /* Set up doublefault TSS pointer in the GDT */
1553         __set_tss_desc(cpu, GDT_ENTRY_DOUBLEFAULT_TSS, &doublefault_tss);
1554 #endif
1555
1556         clear_all_debug_regs();
1557         dbg_restore_debug_regs();
1558
1559         fpu__init_cpu();
1560 }
1561 #endif
1562
1563 static void bsp_resume(void)
1564 {
1565         if (this_cpu->c_bsp_resume)
1566                 this_cpu->c_bsp_resume(&boot_cpu_data);
1567 }
1568
1569 static struct syscore_ops cpu_syscore_ops = {
1570         .resume         = bsp_resume,
1571 };
1572
1573 static int __init init_cpu_syscore(void)
1574 {
1575         register_syscore_ops(&cpu_syscore_ops);
1576         return 0;
1577 }
1578 core_initcall(init_cpu_syscore);