sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <machine/globaldata.h>
  32 #include <machine/smp.h>
  33 #include <machine_base/apic/mpapic.h>
  34 #include <machine/segments.h>
  35 #include <sys/thread2.h>
  36
  37 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  38
  39 /* EISA Edge/Level trigger control registers */
  40 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  41 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  42
  43 /*
  44  * pointers to pmapped apic hardware.
  45  */
  46
  47 volatile ioapic_t       **ioapic;
  48
  49 /*
  50  * Enable APIC, configure interrupts.
  51  */
  52 void
  53 apic_initialize(void)
  54 {
  55         u_int   temp;
  56
  57         /*
  58          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  59          * aggregate interrupt input from the 8259.  The INTA cycle
  60          * will be routed to the external controller (the 8259) which
  61          * is expected to supply the vector.
  62          *
  63          * Must be setup edge triggered, active high.
  64          *
  65          * Disable LVT1 on the APs.  It doesn't matter what delivery
  66          * mode we use because we leave it masked.
  67          */
  68         temp = lapic.lvt_lint0;
  69         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  70                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  71         if (mycpu->gd_cpuid == 0)
  72                 temp |= APIC_LVT_DM_EXTINT;
  73         else
  74                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
  75         lapic.lvt_lint0 = temp;
  76
  77         /*
  78          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
  79          */
  80         temp = lapic.lvt_lint1;
  81         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  82                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  83         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
  84         lapic.lvt_lint1 = temp;
  85
  86         /*
  87          * Mask the apic error interrupt, apic performance counter
  88          * interrupt, and the apic timer interrupt.
  89          */
  90         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
  91         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
  92         lapic.lvt_timer = lapic.lvt_timer | APIC_LVT_MASKED;
  93
  94         /*
  95          * Set the Task Priority Register as needed.   At the moment allow
  96          * interrupts on all cpus (the APs will remain CLId until they are
  97          * ready to deal).  We could disable all but IPIs by setting
  98          * temp |= TPR_IPI_ONLY for cpu != 0.
  99          */
 100         temp = lapic.tpr;
 101         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 102 #ifndef APIC_IO
 103         /*
 104          * If we are NOT running the IO APICs, the LAPIC will only be used
 105          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 106          */
 107         temp |= TPR_IPI_ONLY;
 108 #endif
 109
 110         lapic.tpr = temp;
 111
 112         /*
 113          * enable the local APIC
 114          */
 115         temp = lapic.svr;
 116         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 117         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 118
 119         /*
 120          * Set the spurious interrupt vector.  The low 4 bits of the vector
 121          * must be 1111.
 122          */
 123         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 124                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 125         temp &= ~APIC_SVR_VECTOR;
 126         temp |= XSPURIOUSINT_OFFSET;
 127
 128         lapic.svr = temp;
 129
 130         /*
 131          * Pump out a few EOIs to clean out interrupts that got through
 132          * before we were able to set the TPR.
 133          */
 134         lapic.eoi = 0;
 135         lapic.eoi = 0;
 136         lapic.eoi = 0;
 137
 138         if (bootverbose)
 139                 apic_dump("apic_initialize()");
 140 }
 141
 142
 143 /*
 144  * dump contents of local APIC registers
 145  */
 146 void
 147 apic_dump(char* str)
 148 {
 149         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 150         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 151                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 152 }
 153
 154
 155 #if defined(APIC_IO)
 156
 157 /*
 158  * IO APIC code,
 159  */
 160
 161 #define IOAPIC_ISA_INTS         16
 162 #define REDIRCNT_IOAPIC(A) \
 163             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 164
 165 static int trigger (int apic, int pin, u_int32_t * flags);
 166 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 167
 168 #define DEFAULT_FLAGS           \
 169         ((u_int32_t)            \
 170          (IOART_INTMSET |       \
 171           IOART_DESTPHY |       \
 172           IOART_DELLOPRI))
 173
 174 #define DEFAULT_ISA_FLAGS       \
 175         ((u_int32_t)            \
 176          (IOART_INTMSET |       \
 177           IOART_TRGREDG |       \
 178           IOART_INTAHI |        \
 179           IOART_DESTPHY |       \
 180           IOART_DELLOPRI))
 181
 182 void
 183 io_apic_set_id(int apic, int id)
 184 {
 185         u_int32_t ux;
 186
 187         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 188         if (((ux & APIC_ID_MASK) >> 24) != id) {
 189                 kprintf("Changing APIC ID for IO APIC #%d"
 190                        " from %d to %d on chip\n",
 191                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 192                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 193                 ux |= (id << 24);
 194                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 195                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 196                 if (((ux & APIC_ID_MASK) >> 24) != id)
 197                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 198                               apic, ux);
 199         }
 200 }
 201
 202
 203 int
 204 io_apic_get_id(int apic)
 205 {
 206   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 207 }
 208
 209
 210
 211 /*
 212  * Setup the IO APIC.
 213  */
 214
 215 extern int      apic_pin_trigger;       /* 'opaque' */
 216
 217 void
 218 io_apic_setup_intpin(int apic, int pin)
 219 {
 220         int bus, bustype, irq;
 221         u_char          select;         /* the select register is 8 bits */
 222         u_int32_t       flags;          /* the window register is 32 bits */
 223         u_int32_t       target;         /* the window register is 32 bits */
 224         u_int32_t       vector;         /* the window register is 32 bits */
 225         int             level;
 226
 227         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 228
 229         /*
 230          * Always clear an IO APIC pin before [re]programming it.  This is
 231          * particularly important if the pin is set up for a level interrupt
 232          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 233          * vector any EOI from pending ints on this pin could be lost and
 234          * IRR might never get reset.
 235          *
 236          * To fix this problem, clear the vector and make sure it is
 237          * programmed as an edge interrupt.  This should theoretically
 238          * clear IRR so we can later, safely program it as a level
 239          * interrupt.
 240          */
 241         imen_lock();
 242
 243         flags = io_apic_read(apic, select) & IOART_RESV;
 244         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 245         flags |= IOART_DESTPHY | IOART_DELFIXED;
 246
 247         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 248         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 249
 250         vector = 0;
 251
 252         io_apic_write(apic, select, flags | vector);
 253         io_apic_write(apic, select + 1, target);
 254
 255         imen_unlock();
 256
 257         /*
 258          * We only deal with vectored interrupts here.  ? documentation is
 259          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 260          * vs ExTINT, etc.
 261          *
 262          * This test also catches unconfigured pins.
 263          */
 264         if (apic_int_type(apic, pin) != 0)
 265                 return;
 266
 267         /*
 268          * Leave the pin unprogrammed if it does not correspond to
 269          * an IRQ.
 270          */
 271         irq = apic_irq(apic, pin);
 272         if (irq < 0)
 273                 return;
 274
 275         /* determine the bus type for this pin */
 276         bus = apic_src_bus_id(apic, pin);
 277         if (bus < 0)
 278                 return;
 279         bustype = apic_bus_type(bus);
 280
 281         if ((bustype == ISA) &&
 282             (pin < IOAPIC_ISA_INTS) &&
 283             (irq == pin) &&
 284             (apic_polarity(apic, pin) == 0x1) &&
 285             (apic_trigger(apic, pin) == 0x3)) {
 286                 /*
 287                  * A broken BIOS might describe some ISA
 288                  * interrupts as active-high level-triggered.
 289                  * Use default ISA flags for those interrupts.
 290                  */
 291                 flags = DEFAULT_ISA_FLAGS;
 292         } else {
 293                 /*
 294                  * Program polarity and trigger mode according to
 295                  * interrupt entry.
 296                  */
 297                 flags = DEFAULT_FLAGS;
 298                 level = trigger(apic, pin, &flags);
 299                 if (level == 1)
 300                         apic_pin_trigger |= (1 << irq);
 301                 polarity(apic, pin, &flags, level);
 302         }
 303
 304         if (bootverbose) {
 305                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 306                        apic, pin, irq);
 307         }
 308
 309         /*
 310          * Program the appropriate registers.  This routing may be
 311          * overridden when an interrupt handler for a device is
 312          * actually added (see register_int(), which calls through
 313          * the MACHINTR ABI to set up an interrupt handler/vector).
 314          *
 315          * The order in which we must program the two registers for
 316          * safety is unclear! XXX
 317          */
 318         imen_lock();
 319
 320         vector = IDT_OFFSET + irq;                      /* IDT vec */
 321         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 322         target |= IOART_HI_DEST_BROADCAST;
 323         flags |= io_apic_read(apic, select) & IOART_RESV;
 324         io_apic_write(apic, select, flags | vector);
 325         io_apic_write(apic, select + 1, target);
 326
 327         imen_unlock();
 328 }
 329
 330 int
 331 io_apic_setup(int apic)
 332 {
 333         int             maxpin;
 334         int             pin;
 335
 336         if (apic == 0)
 337                 apic_pin_trigger = 0;   /* default to edge-triggered */
 338
 339         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 340         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 341
 342         for (pin = 0; pin < maxpin; ++pin) {
 343                 io_apic_setup_intpin(apic, pin);
 344         }
 345         while (pin < 32) {
 346                 if (apic_int_type(apic, pin) >= 0) {
 347                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 348                                 " cannot program!\n", apic, pin);
 349                 }
 350                 ++pin;
 351         }
 352
 353         /* return GOOD status */
 354         return 0;
 355 }
 356 #undef DEFAULT_ISA_FLAGS
 357 #undef DEFAULT_FLAGS
 358
 359
 360 #define DEFAULT_EXTINT_FLAGS    \
 361         ((u_int32_t)            \
 362          (IOART_INTMSET |       \
 363           IOART_TRGREDG |       \
 364           IOART_INTAHI |        \
 365           IOART_DESTPHY |       \
 366           IOART_DELLOPRI))
 367
 368 /*
 369  * Setup the source of External INTerrupts.
 370  */
 371 int
 372 ext_int_setup(int apic, int intr)
 373 {
 374         u_char  select;         /* the select register is 8 bits */
 375         u_int32_t flags;        /* the window register is 32 bits */
 376         u_int32_t target;       /* the window register is 32 bits */
 377         u_int32_t vector;       /* the window register is 32 bits */
 378
 379         if (apic_int_type(apic, intr) != 3)
 380                 return -1;
 381
 382         target = IOART_HI_DEST_BROADCAST;
 383         select = IOAPIC_REDTBL0 + (2 * intr);
 384         vector = IDT_OFFSET + intr;
 385         flags = DEFAULT_EXTINT_FLAGS;
 386
 387         io_apic_write(apic, select, flags | vector);
 388         io_apic_write(apic, select + 1, target);
 389
 390         return 0;
 391 }
 392 #undef DEFAULT_EXTINT_FLAGS
 393
 394
 395 /*
 396  * Set the trigger level for an IO APIC pin.
 397  */
 398 static int
 399 trigger(int apic, int pin, u_int32_t * flags)
 400 {
 401         int     id;
 402         int     eirq;
 403         int     level;
 404         static int intcontrol = -1;
 405
 406         switch (apic_trigger(apic, pin)) {
 407
 408         case 0x00:
 409                 break;
 410
 411         case 0x01:
 412                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 413                 return 0;
 414
 415         case 0x03:
 416                 *flags |= IOART_TRGRLVL;
 417                 return 1;
 418
 419         case -1:
 420         default:
 421                 goto bad;
 422         }
 423
 424         if ((id = apic_src_bus_id(apic, pin)) == -1)
 425                 goto bad;
 426
 427         switch (apic_bus_type(id)) {
 428         case ISA:
 429                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 430                 return 0;
 431
 432         case EISA:
 433                 eirq = apic_src_bus_irq(apic, pin);
 434
 435                 if (eirq < 0 || eirq > 15) {
 436                         kprintf("EISA IRQ %d?!?!\n", eirq);
 437                         goto bad;
 438                 }
 439
 440                 if (intcontrol == -1) {
 441                         intcontrol = inb(ELCR1) << 8;
 442                         intcontrol |= inb(ELCR0);
 443                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 444                 }
 445
 446                 /* Use ELCR settings to determine level or edge mode */
 447                 level = (intcontrol >> eirq) & 1;
 448
 449                 /*
 450                  * Note that on older Neptune chipset based systems, any
 451                  * pci interrupts often show up here and in the ELCR as well
 452                  * as level sensitive interrupts attributed to the EISA bus.
 453                  */
 454
 455                 if (level)
 456                         *flags |= IOART_TRGRLVL;
 457                 else
 458                         *flags &= ~IOART_TRGRLVL;
 459
 460                 return level;
 461
 462         case PCI:
 463                 *flags |= IOART_TRGRLVL;
 464                 return 1;
 465
 466         case -1:
 467         default:
 468                 goto bad;
 469         }
 470
 471 bad:
 472         panic("bad APIC IO INT flags");
 473 }
 474
 475
 476 /*
 477  * Set the polarity value for an IO APIC pin.
 478  */
 479 static void
 480 polarity(int apic, int pin, u_int32_t * flags, int level)
 481 {
 482         int     id;
 483
 484         switch (apic_polarity(apic, pin)) {
 485
 486         case 0x00:
 487                 break;
 488
 489         case 0x01:
 490                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 491                 return;
 492
 493         case 0x03:
 494                 *flags |= IOART_INTALO;
 495                 return;
 496
 497         case -1:
 498         default:
 499                 goto bad;
 500         }
 501
 502         if ((id = apic_src_bus_id(apic, pin)) == -1)
 503                 goto bad;
 504
 505         switch (apic_bus_type(id)) {
 506         case ISA:
 507                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 508                 return;
 509
 510         case EISA:
 511                 /* polarity converter always gives active high */
 512                 *flags &= ~IOART_INTALO;
 513                 return;
 514
 515         case PCI:
 516                 *flags |= IOART_INTALO;
 517                 return;
 518
 519         case -1:
 520         default:
 521                 goto bad;
 522         }
 523
 524 bad:
 525         panic("bad APIC IO INT flags");
 526 }
 527
 528
 529 /*
 530  * Print contents of apic_imen.
 531  */
 532 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 533 void
 534 imen_dump(void)
 535 {
 536         int x;
 537
 538         kprintf("SMP: enabled INTs: ");
 539         for (x = 0; x < 24; ++x)
 540                 if ((apic_imen & (1 << x)) == 0)
 541                         kprintf("%d, ", x);
 542         kprintf("apic_imen: 0x%08x\n", apic_imen);
 543 }
 544
 545
 546 /*
 547  * Inter Processor Interrupt functions.
 548  */
 549
 550 #endif  /* APIC_IO */
 551
 552 /*
 553  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 554  *
 555  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 556  *  vector is any valid SYSTEM INT vector
 557  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 558  *
 559  * A backlog of requests can create a deadlock between cpus.  To avoid this
 560  * we have to be able to accept IPIs at the same time we are trying to send
 561  * them.  The critical section prevents us from attempting to send additional
 562  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 563  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 564  * to occur but fortunately it does not happen too often.
 565  */
 566 int
 567 apic_ipi(int dest_type, int vector, int delivery_mode)
 568 {
 569         u_long  icr_lo;
 570
 571         crit_enter();
 572         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 573             unsigned int eflags = read_eflags();
 574             cpu_enable_intr();
 575             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 576                 lwkt_process_ipiq();
 577             }
 578             write_eflags(eflags);
 579         }
 580
 581         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 582                 delivery_mode | vector;
 583         lapic.icr_lo = icr_lo;
 584         crit_exit();
 585         return 0;
 586 }
 587
 588 void
 589 single_apic_ipi(int cpu, int vector, int delivery_mode)
 590 {
 591         u_long  icr_lo;
 592         u_long  icr_hi;
 593
 594         crit_enter();
 595         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 596             unsigned int eflags = read_eflags();
 597             cpu_enable_intr();
 598             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 599                 lwkt_process_ipiq();
 600             }
 601             write_eflags(eflags);
 602         }
 603         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 604         icr_hi |= (CPU_TO_ID(cpu) << 24);
 605         lapic.icr_hi = icr_hi;
 606
 607         /* build IRC_LOW */
 608         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 609             | APIC_DEST_DESTFLD | delivery_mode | vector;
 610
 611         /* write APIC ICR */
 612         lapic.icr_lo = icr_lo;
 613         crit_exit();
 614 }
 615
 616 #if 0
 617
 618 /*
 619  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 620  *
 621  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 622  * to the target, and the scheduler does not 'poll' for IPI messages.
 623  */
 624 int
 625 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 626 {
 627         u_long  icr_lo;
 628         u_long  icr_hi;
 629
 630         crit_enter();
 631         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 632             crit_exit();
 633             return(0);
 634         }
 635         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 636         icr_hi |= (CPU_TO_ID(cpu) << 24);
 637         lapic.icr_hi = icr_hi;
 638
 639         /* build IRC_LOW */
 640         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 641             | APIC_DEST_DESTFLD | delivery_mode | vector;
 642
 643         /* write APIC ICR */
 644         lapic.icr_lo = icr_lo;
 645         crit_exit();
 646         return(1);
 647 }
 648
 649 #endif
 650
 651 /*
 652  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 653  *
 654  * target is a bitmask of destination cpus.  Vector is any
 655  * valid system INT vector.  Delivery mode may be either
 656  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 657  */
 658 void
 659 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 660 {
 661         crit_enter();
 662         while (target) {
 663                 int n = bsfl(target);
 664                 target &= ~(1 << n);
 665                 single_apic_ipi(n, vector, delivery_mode);
 666         }
 667         crit_exit();
 668 }
 669
 670 /*
 671  * Timer code, in development...
 672  *  - suggested by rgrimes@gndrsh.aac.dev.com
 673  */
 674
 675 /** XXX FIXME: temp hack till we can determin bus clock */
 676 #ifndef BUS_CLOCK
 677 #define BUS_CLOCK       66000000
 678 #define bus_clock()     66000000
 679 #endif
 680
 681 #if defined(READY)
 682 int acquire_apic_timer (void);
 683 int release_apic_timer (void);
 684
 685 /*
 686  * Acquire the APIC timer for exclusive use.
 687  */
 688 int
 689 acquire_apic_timer(void)
 690 {
 691 #if 1
 692         return 0;
 693 #else
 694         /** XXX FIXME: make this really do something */
 695         panic("APIC timer in use when attempting to acquire");
 696 #endif
 697 }
 698
 699
 700 /*
 701  * Return the APIC timer.
 702  */
 703 int
 704 release_apic_timer(void)
 705 {
 706 #if 1
 707         return 0;
 708 #else
 709         /** XXX FIXME: make this really do something */
 710         panic("APIC timer was already released");
 711 #endif
 712 }
 713 #endif  /* READY */
 714
 715
 716 /*
 717  * Load a 'downcount time' in uSeconds.
 718  */
 719 void
 720 set_apic_timer(int value)
 721 {
 722         u_long  lvtt;
 723         long    ticks_per_microsec;
 724
 725         /*
 726          * Calculate divisor and count from value:
 727          *
 728          *  timeBase == CPU bus clock divisor == [1,2,4,8,16,32,64,128]
 729          *  value == time in uS
 730          */
 731         lapic.dcr_timer = APIC_TDCR_1;
 732         ticks_per_microsec = bus_clock() / 1000000;
 733
 734         /* configure timer as one-shot */
 735         lvtt = lapic.lvt_timer;
 736         lvtt &= ~(APIC_LVTT_VECTOR | APIC_LVTT_DS);
 737         lvtt &= ~(APIC_LVTT_PERIODIC);
 738         lvtt |= APIC_LVTT_MASKED;               /* no INT, one-shot */
 739         lapic.lvt_timer = lvtt;
 740
 741         /* */
 742         lapic.icr_timer = value * ticks_per_microsec;
 743 }
 744
 745
 746 /*
 747  * Read remaining time in timer.
 748  */
 749 int
 750 read_apic_timer(void)
 751 {
 752 #if 0
 753         /** XXX FIXME: we need to return the actual remaining time,
 754          *         for now we just return the remaining count.
 755          */
 756 #else
 757         return lapic.ccr_timer;
 758 #endif
 759 }
 760
 761
 762 /*
 763  * Spin-style delay, set delay time in uS, spin till it drains.
 764  */
 765 void
 766 u_sleep(int count)
 767 {
 768         set_apic_timer(count);
 769         while (read_apic_timer())
 770                  /* spin */ ;
 771 }