sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 void            lapic_timer_process(void);
  48 void            lapic_timer_process_frame(struct intrframe *);
  49 void            lapic_timer_intr_reload(sysclock_t);
  50
  51 int             lapic_timer_test;
  52 TUNABLE_INT("hw.lapic_timer_test", &lapic_timer_test);
  53
  54 /*
  55  * pointers to pmapped apic hardware.
  56  */
  57
  58 volatile ioapic_t       **ioapic;
  59
  60 static sysclock_t       lapic_timer_freq;
  61 static int              lapic_timer_divisor_idx = -1;
  62 static const uint32_t   lapic_timer_divisors[] = {
  63         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  64         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  65 };
  66 #define APIC_TIMER_NDIVISORS \
  67         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  68
  69
  70 /*
  71  * Enable APIC, configure interrupts.
  72  */
  73 void
  74 apic_initialize(boolean_t bsp)
  75 {
  76         uint32_t timer;
  77         u_int   temp;
  78
  79         /*
  80          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  81          * aggregate interrupt input from the 8259.  The INTA cycle
  82          * will be routed to the external controller (the 8259) which
  83          * is expected to supply the vector.
  84          *
  85          * Must be setup edge triggered, active high.
  86          *
  87          * Disable LVT1 on the APs.  It doesn't matter what delivery
  88          * mode we use because we leave it masked.
  89          */
  90         temp = lapic.lvt_lint0;
  91         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
  92                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
  93         if (mycpu->gd_cpuid == 0)
  94                 temp |= APIC_LVT_DM_EXTINT;
  95         else
  96                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
  97         lapic.lvt_lint0 = temp;
  98
  99         /*
 100          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 101          */
 102         temp = lapic.lvt_lint1;
 103         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 104                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 105         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 106         lapic.lvt_lint1 = temp;
 107
 108         /*
 109          * Mask the apic error interrupt, apic performance counter
 110          * interrupt.
 111          */
 112         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 113         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 114
 115         /* Set apic timer vector and mask the apic timer interrupt. */
 116         timer = lapic.lvt_timer;
 117         timer &= ~APIC_LVTT_VECTOR;
 118         timer |= XTIMER_OFFSET;
 119         timer |= APIC_LVTT_MASKED;
 120         lapic.lvt_timer = timer;
 121
 122         /*
 123          * Set the Task Priority Register as needed.   At the moment allow
 124          * interrupts on all cpus (the APs will remain CLId until they are
 125          * ready to deal).  We could disable all but IPIs by setting
 126          * temp |= TPR_IPI_ONLY for cpu != 0.
 127          */
 128         temp = lapic.tpr;
 129         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 130 #ifndef APIC_IO
 131         /*
 132          * If we are NOT running the IO APICs, the LAPIC will only be used
 133          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 134          */
 135         temp |= TPR_IPI_ONLY;
 136 #endif
 137
 138         lapic.tpr = temp;
 139
 140         /*
 141          * enable the local APIC
 142          */
 143         temp = lapic.svr;
 144         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 145         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 146
 147         /*
 148          * Set the spurious interrupt vector.  The low 4 bits of the vector
 149          * must be 1111.
 150          */
 151         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 152                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 153         temp &= ~APIC_SVR_VECTOR;
 154         temp |= XSPURIOUSINT_OFFSET;
 155
 156         lapic.svr = temp;
 157
 158         /*
 159          * Pump out a few EOIs to clean out interrupts that got through
 160          * before we were able to set the TPR.
 161          */
 162         lapic.eoi = 0;
 163         lapic.eoi = 0;
 164         lapic.eoi = 0;
 165
 166         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 167                 /*
 168                  * Detect the presence of C1E capability mostly on latest
 169                  * dual-cores (or future) k8 family.  This feature renders
 170                  * the local APIC timer dead, so we disable it by reading
 171                  * the Interrupt Pending Message register and clearing both
 172                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 173                  *
 174                  * Reference:
 175                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 176                  *    Family 0Fh Processors"
 177                  *   #32559 revision 3.00
 178                  */
 179                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 180                     (cpu_id & 0x0fff0000) >=  0x00040000) {
 181                         uint64_t msr;
 182
 183                         msr = rdmsr(0xc0010055);
 184                         if (msr & 0x18000000)
 185                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 186                 }
 187         }
 188
 189         if (bsp)
 190                 lapic_timer_calibrate();
 191         else
 192                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 193
 194         if (bootverbose)
 195                 apic_dump("apic_initialize()");
 196 }
 197
 198
 199 static void
 200 lapic_timer_set_divisor(int divisor_idx)
 201 {
 202         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 203         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 204 }
 205
 206 static void
 207 lapic_timer_oneshot(u_int count)
 208 {
 209         uint32_t value;
 210
 211         value = lapic.lvt_timer;
 212         value &= ~APIC_LVTT_PERIODIC;
 213         lapic.lvt_timer = value;
 214         lapic.icr_timer = count;
 215 }
 216
 217 static void
 218 lapic_timer_calibrate(void)
 219 {
 220         sysclock_t value;
 221
 222         /* Try to calibrate the local APIC timer. */
 223         for (lapic_timer_divisor_idx = 0;
 224              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 225              lapic_timer_divisor_idx++) {
 226                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 227                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 228                 DELAY(2000000);
 229                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 230                 if (value != APIC_TIMER_MAX_COUNT)
 231                         break;
 232         }
 233         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 234                 panic("lapic: no proper timer divisor?!\n");
 235         lapic_timer_freq = value / 2;
 236
 237         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 238                 lapic_timer_divisor_idx, lapic_timer_freq);
 239 }
 240
 241 void
 242 lapic_timer_process(void)
 243 {
 244         struct globaldata *gd = mycpu;
 245
 246         gd->gd_timer_running = 1;
 247
 248         if (lapic_timer_test)
 249                 kprintf("%d proc\n", gd->gd_cpuid);
 250 }
 251
 252 void
 253 lapic_timer_process_frame(struct intrframe *frame)
 254 {
 255         struct globaldata *gd = mycpu;
 256
 257         gd->gd_timer_running = 1;
 258
 259         if (lapic_timer_test)
 260                 kprintf("%d proc frame\n", gd->gd_cpuid);
 261 }
 262
 263 void
 264 lapic_timer_intr_reload(sysclock_t reload)
 265 {
 266         struct globaldata *gd = mycpu;
 267
 268         if (lapic_timer_test) {
 269                 if (gd->gd_timer_running == 2) {
 270                         return;
 271                 } else if (gd->gd_timer_running == 1) {
 272                         gd->gd_timer_running = 2;
 273                         KKASSERT(lapic_timer_freq != 0);
 274                         lapic_timer_oneshot(lapic_timer_freq);
 275                 } else if (gd->gd_timer_running == 0) {
 276                         uint32_t timer;
 277
 278                         timer = lapic.lvt_timer;
 279                         timer &= ~APIC_LVTT_MASKED;
 280                         lapic.lvt_timer = timer;
 281
 282                         gd->gd_timer_running = 2;
 283                         KKASSERT(lapic_timer_freq != 0);
 284                         lapic_timer_oneshot(lapic_timer_freq);
 285                 }
 286         }
 287 }
 288
 289
 290 /*
 291  * dump contents of local APIC registers
 292  */
 293 void
 294 apic_dump(char* str)
 295 {
 296         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 297         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 298                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 299 }
 300
 301
 302 #if defined(APIC_IO)
 303
 304 /*
 305  * IO APIC code,
 306  */
 307
 308 #define IOAPIC_ISA_INTS         16
 309 #define REDIRCNT_IOAPIC(A) \
 310             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 311
 312 static int trigger (int apic, int pin, u_int32_t * flags);
 313 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 314
 315 #define DEFAULT_FLAGS           \
 316         ((u_int32_t)            \
 317          (IOART_INTMSET |       \
 318           IOART_DESTPHY |       \
 319           IOART_DELLOPRI))
 320
 321 #define DEFAULT_ISA_FLAGS       \
 322         ((u_int32_t)            \
 323          (IOART_INTMSET |       \
 324           IOART_TRGREDG |       \
 325           IOART_INTAHI |        \
 326           IOART_DESTPHY |       \
 327           IOART_DELLOPRI))
 328
 329 void
 330 io_apic_set_id(int apic, int id)
 331 {
 332         u_int32_t ux;
 333
 334         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 335         if (((ux & APIC_ID_MASK) >> 24) != id) {
 336                 kprintf("Changing APIC ID for IO APIC #%d"
 337                        " from %d to %d on chip\n",
 338                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 339                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 340                 ux |= (id << 24);
 341                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 342                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 343                 if (((ux & APIC_ID_MASK) >> 24) != id)
 344                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 345                               apic, ux);
 346         }
 347 }
 348
 349
 350 int
 351 io_apic_get_id(int apic)
 352 {
 353   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 354 }
 355
 356
 357
 358 /*
 359  * Setup the IO APIC.
 360  */
 361
 362 extern int      apic_pin_trigger;       /* 'opaque' */
 363
 364 void
 365 io_apic_setup_intpin(int apic, int pin)
 366 {
 367         int bus, bustype, irq;
 368         u_char          select;         /* the select register is 8 bits */
 369         u_int32_t       flags;          /* the window register is 32 bits */
 370         u_int32_t       target;         /* the window register is 32 bits */
 371         u_int32_t       vector;         /* the window register is 32 bits */
 372         int             level;
 373
 374         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 375
 376         /*
 377          * Always clear an IO APIC pin before [re]programming it.  This is
 378          * particularly important if the pin is set up for a level interrupt
 379          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 380          * vector any EOI from pending ints on this pin could be lost and
 381          * IRR might never get reset.
 382          *
 383          * To fix this problem, clear the vector and make sure it is
 384          * programmed as an edge interrupt.  This should theoretically
 385          * clear IRR so we can later, safely program it as a level
 386          * interrupt.
 387          */
 388         imen_lock();
 389
 390         flags = io_apic_read(apic, select) & IOART_RESV;
 391         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 392         flags |= IOART_DESTPHY | IOART_DELFIXED;
 393
 394         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 395         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 396
 397         vector = 0;
 398
 399         io_apic_write(apic, select, flags | vector);
 400         io_apic_write(apic, select + 1, target);
 401
 402         imen_unlock();
 403
 404         /*
 405          * We only deal with vectored interrupts here.  ? documentation is
 406          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 407          * vs ExTINT, etc.
 408          *
 409          * This test also catches unconfigured pins.
 410          */
 411         if (apic_int_type(apic, pin) != 0)
 412                 return;
 413
 414         /*
 415          * Leave the pin unprogrammed if it does not correspond to
 416          * an IRQ.
 417          */
 418         irq = apic_irq(apic, pin);
 419         if (irq < 0)
 420                 return;
 421
 422         /* determine the bus type for this pin */
 423         bus = apic_src_bus_id(apic, pin);
 424         if (bus < 0)
 425                 return;
 426         bustype = apic_bus_type(bus);
 427
 428         if ((bustype == ISA) &&
 429             (pin < IOAPIC_ISA_INTS) &&
 430             (irq == pin) &&
 431             (apic_polarity(apic, pin) == 0x1) &&
 432             (apic_trigger(apic, pin) == 0x3)) {
 433                 /*
 434                  * A broken BIOS might describe some ISA
 435                  * interrupts as active-high level-triggered.
 436                  * Use default ISA flags for those interrupts.
 437                  */
 438                 flags = DEFAULT_ISA_FLAGS;
 439         } else {
 440                 /*
 441                  * Program polarity and trigger mode according to
 442                  * interrupt entry.
 443                  */
 444                 flags = DEFAULT_FLAGS;
 445                 level = trigger(apic, pin, &flags);
 446                 if (level == 1)
 447                         apic_pin_trigger |= (1 << irq);
 448                 polarity(apic, pin, &flags, level);
 449         }
 450
 451         if (bootverbose) {
 452                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 453                        apic, pin, irq);
 454         }
 455
 456         /*
 457          * Program the appropriate registers.  This routing may be
 458          * overridden when an interrupt handler for a device is
 459          * actually added (see register_int(), which calls through
 460          * the MACHINTR ABI to set up an interrupt handler/vector).
 461          *
 462          * The order in which we must program the two registers for
 463          * safety is unclear! XXX
 464          */
 465         imen_lock();
 466
 467         vector = IDT_OFFSET + irq;                      /* IDT vec */
 468         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 469         target |= IOART_HI_DEST_BROADCAST;
 470         flags |= io_apic_read(apic, select) & IOART_RESV;
 471         io_apic_write(apic, select, flags | vector);
 472         io_apic_write(apic, select + 1, target);
 473
 474         imen_unlock();
 475 }
 476
 477 int
 478 io_apic_setup(int apic)
 479 {
 480         int             maxpin;
 481         int             pin;
 482
 483         if (apic == 0)
 484                 apic_pin_trigger = 0;   /* default to edge-triggered */
 485
 486         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 487         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 488
 489         for (pin = 0; pin < maxpin; ++pin) {
 490                 io_apic_setup_intpin(apic, pin);
 491         }
 492         while (pin < 32) {
 493                 if (apic_int_type(apic, pin) >= 0) {
 494                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 495                                 " cannot program!\n", apic, pin);
 496                 }
 497                 ++pin;
 498         }
 499
 500         /* return GOOD status */
 501         return 0;
 502 }
 503 #undef DEFAULT_ISA_FLAGS
 504 #undef DEFAULT_FLAGS
 505
 506
 507 #define DEFAULT_EXTINT_FLAGS    \
 508         ((u_int32_t)            \
 509          (IOART_INTMSET |       \
 510           IOART_TRGREDG |       \
 511           IOART_INTAHI |        \
 512           IOART_DESTPHY |       \
 513           IOART_DELLOPRI))
 514
 515 /*
 516  * Setup the source of External INTerrupts.
 517  */
 518 int
 519 ext_int_setup(int apic, int intr)
 520 {
 521         u_char  select;         /* the select register is 8 bits */
 522         u_int32_t flags;        /* the window register is 32 bits */
 523         u_int32_t target;       /* the window register is 32 bits */
 524         u_int32_t vector;       /* the window register is 32 bits */
 525
 526         if (apic_int_type(apic, intr) != 3)
 527                 return -1;
 528
 529         target = IOART_HI_DEST_BROADCAST;
 530         select = IOAPIC_REDTBL0 + (2 * intr);
 531         vector = IDT_OFFSET + intr;
 532         flags = DEFAULT_EXTINT_FLAGS;
 533
 534         io_apic_write(apic, select, flags | vector);
 535         io_apic_write(apic, select + 1, target);
 536
 537         return 0;
 538 }
 539 #undef DEFAULT_EXTINT_FLAGS
 540
 541
 542 /*
 543  * Set the trigger level for an IO APIC pin.
 544  */
 545 static int
 546 trigger(int apic, int pin, u_int32_t * flags)
 547 {
 548         int     id;
 549         int     eirq;
 550         int     level;
 551         static int intcontrol = -1;
 552
 553         switch (apic_trigger(apic, pin)) {
 554
 555         case 0x00:
 556                 break;
 557
 558         case 0x01:
 559                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 560                 return 0;
 561
 562         case 0x03:
 563                 *flags |= IOART_TRGRLVL;
 564                 return 1;
 565
 566         case -1:
 567         default:
 568                 goto bad;
 569         }
 570
 571         if ((id = apic_src_bus_id(apic, pin)) == -1)
 572                 goto bad;
 573
 574         switch (apic_bus_type(id)) {
 575         case ISA:
 576                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 577                 return 0;
 578
 579         case EISA:
 580                 eirq = apic_src_bus_irq(apic, pin);
 581
 582                 if (eirq < 0 || eirq > 15) {
 583                         kprintf("EISA IRQ %d?!?!\n", eirq);
 584                         goto bad;
 585                 }
 586
 587                 if (intcontrol == -1) {
 588                         intcontrol = inb(ELCR1) << 8;
 589                         intcontrol |= inb(ELCR0);
 590                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 591                 }
 592
 593                 /* Use ELCR settings to determine level or edge mode */
 594                 level = (intcontrol >> eirq) & 1;
 595
 596                 /*
 597                  * Note that on older Neptune chipset based systems, any
 598                  * pci interrupts often show up here and in the ELCR as well
 599                  * as level sensitive interrupts attributed to the EISA bus.
 600                  */
 601
 602                 if (level)
 603                         *flags |= IOART_TRGRLVL;
 604                 else
 605                         *flags &= ~IOART_TRGRLVL;
 606
 607                 return level;
 608
 609         case PCI:
 610                 *flags |= IOART_TRGRLVL;
 611                 return 1;
 612
 613         case -1:
 614         default:
 615                 goto bad;
 616         }
 617
 618 bad:
 619         panic("bad APIC IO INT flags");
 620 }
 621
 622
 623 /*
 624  * Set the polarity value for an IO APIC pin.
 625  */
 626 static void
 627 polarity(int apic, int pin, u_int32_t * flags, int level)
 628 {
 629         int     id;
 630
 631         switch (apic_polarity(apic, pin)) {
 632
 633         case 0x00:
 634                 break;
 635
 636         case 0x01:
 637                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 638                 return;
 639
 640         case 0x03:
 641                 *flags |= IOART_INTALO;
 642                 return;
 643
 644         case -1:
 645         default:
 646                 goto bad;
 647         }
 648
 649         if ((id = apic_src_bus_id(apic, pin)) == -1)
 650                 goto bad;
 651
 652         switch (apic_bus_type(id)) {
 653         case ISA:
 654                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 655                 return;
 656
 657         case EISA:
 658                 /* polarity converter always gives active high */
 659                 *flags &= ~IOART_INTALO;
 660                 return;
 661
 662         case PCI:
 663                 *flags |= IOART_INTALO;
 664                 return;
 665
 666         case -1:
 667         default:
 668                 goto bad;
 669         }
 670
 671 bad:
 672         panic("bad APIC IO INT flags");
 673 }
 674
 675
 676 /*
 677  * Print contents of apic_imen.
 678  */
 679 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 680 void
 681 imen_dump(void)
 682 {
 683         int x;
 684
 685         kprintf("SMP: enabled INTs: ");
 686         for (x = 0; x < 24; ++x)
 687                 if ((apic_imen & (1 << x)) == 0)
 688                         kprintf("%d, ", x);
 689         kprintf("apic_imen: 0x%08x\n", apic_imen);
 690 }
 691
 692
 693 /*
 694  * Inter Processor Interrupt functions.
 695  */
 696
 697 #endif  /* APIC_IO */
 698
 699 /*
 700  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 701  *
 702  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 703  *  vector is any valid SYSTEM INT vector
 704  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 705  *
 706  * A backlog of requests can create a deadlock between cpus.  To avoid this
 707  * we have to be able to accept IPIs at the same time we are trying to send
 708  * them.  The critical section prevents us from attempting to send additional
 709  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 710  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 711  * to occur but fortunately it does not happen too often.
 712  */
 713 int
 714 apic_ipi(int dest_type, int vector, int delivery_mode)
 715 {
 716         u_long  icr_lo;
 717
 718         crit_enter();
 719         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 720             unsigned int eflags = read_eflags();
 721             cpu_enable_intr();
 722             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 723                 lwkt_process_ipiq();
 724             }
 725             write_eflags(eflags);
 726         }
 727
 728         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 729                 delivery_mode | vector;
 730         lapic.icr_lo = icr_lo;
 731         crit_exit();
 732         return 0;
 733 }
 734
 735 void
 736 single_apic_ipi(int cpu, int vector, int delivery_mode)
 737 {
 738         u_long  icr_lo;
 739         u_long  icr_hi;
 740
 741         crit_enter();
 742         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 743             unsigned int eflags = read_eflags();
 744             cpu_enable_intr();
 745             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 746                 lwkt_process_ipiq();
 747             }
 748             write_eflags(eflags);
 749         }
 750         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 751         icr_hi |= (CPU_TO_ID(cpu) << 24);
 752         lapic.icr_hi = icr_hi;
 753
 754         /* build ICR_LOW */
 755         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 756             | APIC_DEST_DESTFLD | delivery_mode | vector;
 757
 758         /* write APIC ICR */
 759         lapic.icr_lo = icr_lo;
 760         crit_exit();
 761 }
 762
 763 #if 0
 764
 765 /*
 766  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 767  *
 768  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 769  * to the target, and the scheduler does not 'poll' for IPI messages.
 770  */
 771 int
 772 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 773 {
 774         u_long  icr_lo;
 775         u_long  icr_hi;
 776
 777         crit_enter();
 778         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 779             crit_exit();
 780             return(0);
 781         }
 782         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 783         icr_hi |= (CPU_TO_ID(cpu) << 24);
 784         lapic.icr_hi = icr_hi;
 785
 786         /* build IRC_LOW */
 787         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 788             | APIC_DEST_DESTFLD | delivery_mode | vector;
 789
 790         /* write APIC ICR */
 791         lapic.icr_lo = icr_lo;
 792         crit_exit();
 793         return(1);
 794 }
 795
 796 #endif
 797
 798 /*
 799  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 800  *
 801  * target is a bitmask of destination cpus.  Vector is any
 802  * valid system INT vector.  Delivery mode may be either
 803  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 804  */
 805 void
 806 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 807 {
 808         crit_enter();
 809         while (target) {
 810                 int n = bsfl(target);
 811                 target &= ~(1 << n);
 812                 single_apic_ipi(n, vector, delivery_mode);
 813         }
 814         crit_exit();
 815 }
 816
 817 /*
 818  * Timer code, in development...
 819  *  - suggested by rgrimes@gndrsh.aac.dev.com
 820  */
 821
 822 /*
 823  * Load a 'downcount time' in uSeconds.
 824  */
 825 void
 826 set_apic_timer(int us)
 827 {
 828         u_int count;
 829
 830         /*
 831          * When we reach here, lapic timer's frequency
 832          * must have been calculated as well as the
 833          * divisor (lapic.dcr_timer is setup during the
 834          * divisor calculation).
 835          */
 836         KKASSERT(lapic_timer_freq != 0 &&
 837                  lapic_timer_divisor_idx >= 0);
 838
 839         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
 840         lapic_timer_oneshot(count);
 841 }
 842
 843
 844 /*
 845  * Read remaining time in timer.
 846  */
 847 int
 848 read_apic_timer(void)
 849 {
 850 #if 0
 851         /** XXX FIXME: we need to return the actual remaining time,
 852          *         for now we just return the remaining count.
 853          */
 854 #else
 855         return lapic.ccr_timer;
 856 #endif
 857 }
 858
 859
 860 /*
 861  * Spin-style delay, set delay time in uS, spin till it drains.
 862  */
 863 void
 864 u_sleep(int count)
 865 {
 866         set_apic_timer(count);
 867         while (read_apic_timer())
 868                  /* spin */ ;
 869 }