sys/platform/pc32/i386/mp_machdep.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mp_machdep.c,v 1.115.2.15 2003/03/14 21:22:35 jhb Exp $
  26  */
  27
  28 #include "opt_cpu.h"
  29
  30 #include <sys/param.h>
  31 #include <sys/systm.h>
  32 #include <sys/kernel.h>
  33 #include <sys/sysctl.h>
  34 #include <sys/malloc.h>
  35 #include <sys/memrange.h>
  36 #include <sys/cons.h>   /* cngetc() */
  37 #include <sys/machintr.h>
  38
  39 #include <vm/vm.h>
  40 #include <vm/vm_param.h>
  41 #include <vm/pmap.h>
  42 #include <vm/vm_kern.h>
  43 #include <vm/vm_extern.h>
  44 #include <sys/lock.h>
  45 #include <vm/vm_map.h>
  46 #include <sys/user.h>
  47 #ifdef GPROF
  48 #include <sys/gmon.h>
  49 #endif
  50
  51 #include <sys/mplock2.h>
  52
  53 #include <machine/smp.h>
  54 #include <machine_base/apic/apicreg.h>
  55 #include <machine/atomic.h>
  56 #include <machine/cpufunc.h>
  57 #include <machine/cputypes.h>
  58 #include <machine_base/icu/icu_var.h>
  59 #include <machine_base/apic/ioapic_abi.h>
  60 #include <machine_base/apic/lapic.h>
  61 #include <machine_base/apic/ioapic.h>
  62 #include <machine/psl.h>
  63 #include <machine/segments.h>
  64 #include <machine/tss.h>
  65 #include <machine/specialreg.h>
  66 #include <machine/globaldata.h>
  67 #include <machine/pmap_inval.h>
  68
  69 #include <machine/md_var.h>             /* setidt() */
  70 #include <machine_base/icu/icu.h>       /* IPIs */
  71 #include <machine/intr_machdep.h>       /* IPIs */
  72
  73 #define WARMBOOT_TARGET         0
  74 #define WARMBOOT_OFF            (KERNBASE + 0x0467)
  75 #define WARMBOOT_SEG            (KERNBASE + 0x0469)
  76
  77 #define CMOS_REG                (0x70)
  78 #define CMOS_DATA               (0x71)
  79 #define BIOS_RESET              (0x0f)
  80 #define BIOS_WARM               (0x0a)
  81
  82 /*
  83  * this code MUST be enabled here and in mpboot.s.
  84  * it follows the very early stages of AP boot by placing values in CMOS ram.
  85  * it NORMALLY will never be needed and thus the primitive method for enabling.
  86  *
  87  */
  88 #if defined(CHECK_POINTS)
  89 #define CHECK_READ(A)    (outb(CMOS_REG, (A)), inb(CMOS_DATA))
  90 #define CHECK_WRITE(A,D) (outb(CMOS_REG, (A)), outb(CMOS_DATA, (D)))
  91
  92 #define CHECK_INIT(D);                          \
  93         CHECK_WRITE(0x34, (D));                 \
  94         CHECK_WRITE(0x35, (D));                 \
  95         CHECK_WRITE(0x36, (D));                 \
  96         CHECK_WRITE(0x37, (D));                 \
  97         CHECK_WRITE(0x38, (D));                 \
  98         CHECK_WRITE(0x39, (D));
  99
 100 #define CHECK_PRINT(S);                         \
 101         kprintf("%s: %d, %d, %d, %d, %d, %d\n", \
 102            (S),                                 \
 103            CHECK_READ(0x34),                    \
 104            CHECK_READ(0x35),                    \
 105            CHECK_READ(0x36),                    \
 106            CHECK_READ(0x37),                    \
 107            CHECK_READ(0x38),                    \
 108            CHECK_READ(0x39));
 109
 110 #else                           /* CHECK_POINTS */
 111
 112 #define CHECK_INIT(D)
 113 #define CHECK_PRINT(S)
 114
 115 #endif                          /* CHECK_POINTS */
 116
 117 /*
 118  * Values to send to the POST hardware.
 119  */
 120 #define MP_BOOTADDRESS_POST     0x10
 121 #define MP_PROBE_POST           0x11
 122 #define MPTABLE_PASS1_POST      0x12
 123
 124 #define MP_START_POST           0x13
 125 #define MP_ENABLE_POST          0x14
 126 #define MPTABLE_PASS2_POST      0x15
 127
 128 #define START_ALL_APS_POST      0x16
 129 #define INSTALL_AP_TRAMP_POST   0x17
 130 #define START_AP_POST           0x18
 131
 132 #define MP_ANNOUNCE_POST        0x19
 133
 134 /** XXX FIXME: where does this really belong, isa.h/isa.c perhaps? */
 135 int     current_postcode;
 136
 137 /** XXX FIXME: what system files declare these??? */
 138 extern struct region_descriptor r_gdt, r_idt;
 139
 140 extern int nkpt;
 141 extern int naps;
 142
 143 int64_t tsc0_offset;
 144 extern int64_t tsc_offsets[];
 145
 146 /* AP uses this during bootstrap.  Do not staticize.  */
 147 char *bootSTK;
 148 static int bootAP;
 149
 150 /* Hotwire a 0->4MB V==P mapping */
 151 extern pt_entry_t *KPTphys;
 152
 153 /*
 154  * SMP page table page.  Setup by locore to point to a page table
 155  * page from which we allocate per-cpu privatespace areas io_apics,
 156  * and so forth.
 157  */
 158 extern pt_entry_t *SMPpt;
 159
 160 struct pcb stoppcbs[MAXCPU];
 161
 162 /*
 163  * Local data and functions.
 164  */
 165
 166 static u_int    boot_address;
 167 static int      mp_finish;
 168 static int      mp_finish_lapic;
 169
 170 static int      start_all_aps(u_int boot_addr);
 171 static void     install_ap_tramp(u_int boot_addr);
 172 static int      start_ap(struct mdglobaldata *gd, u_int boot_addr, int smibest);
 173 static int      smitest(void);
 174 static void     mp_bsp_simple_setup(void);
 175
 176 /* which cpus have been started */
 177 static cpumask_t smp_startup_mask = CPUMASK_INITIALIZER_ONLYONE;
 178 /* which cpus have lapic been inited */
 179 static cpumask_t smp_lapic_mask = CPUMASK_INITIALIZER_ONLYONE;
 180 /* which cpus are ready for IPIs etc? */
 181 cpumask_t smp_active_mask = CPUMASK_INITIALIZER_ONLYONE;
 182 SYSCTL_LONG(_machdep, OID_AUTO, smp_active, CTLFLAG_RD,
 183             &smp_active_mask, 0, "");
 184
 185 /* Local data for detecting CPU TOPOLOGY */
 186 static int core_bits = 0;
 187 static int logical_CPU_bits = 0;
 188
 189
 190 /*
 191  * Calculate usable address in base memory for AP trampoline code.
 192  */
 193 u_int
 194 mp_bootaddress(u_int basemem)
 195 {
 196         POSTCODE(MP_BOOTADDRESS_POST);
 197
 198         boot_address = basemem & ~0xfff;        /* round down to 4k boundary */
 199         if ((basemem - boot_address) < bootMP_size)
 200                 boot_address -= 4096;   /* not enough, lower by 4k */
 201
 202         return boot_address;
 203 }
 204
 205 /*
 206  * Print various information about the SMP system hardware and setup.
 207  */
 208 void
 209 mp_announce(void)
 210 {
 211         int     x;
 212
 213         POSTCODE(MP_ANNOUNCE_POST);
 214
 215         kprintf("DragonFly/MP: Multiprocessor motherboard\n");
 216         kprintf(" cpu0 (BSP): apic id: %2d\n", CPUID_TO_APICID(0));
 217         for (x = 1; x <= naps; ++x)
 218                 kprintf(" cpu%d (AP):  apic id: %2d\n", x, CPUID_TO_APICID(x));
 219
 220         if (!ioapic_enable)
 221                 kprintf(" Warning: APIC I/O disabled\n");
 222 }
 223
 224 /*
 225  * AP cpu's call this to sync up protected mode.
 226  *
 227  * WARNING!  We must ensure that the cpu is sufficiently initialized to
 228  * be able to use to the FP for our optimized bzero/bcopy code before
 229  * we enter more mainstream C code.
 230  *
 231  * WARNING! %fs is not set up on entry.  This routine sets up %fs.
 232  */
 233 void
 234 init_secondary(void)
 235 {
 236         int     gsel_tss;
 237         int     x, myid = bootAP;
 238         u_int   cr0;
 239         struct mdglobaldata *md;
 240         struct privatespace *ps;
 241
 242         ps = &CPU_prvspace[myid];
 243
 244         gdt_segs[GPRIV_SEL].ssd_base = (int)ps;
 245         gdt_segs[GPROC0_SEL].ssd_base =
 246                 (int) &ps->mdglobaldata.gd_common_tss;
 247         ps->mdglobaldata.mi.gd_prvspace = ps;
 248
 249         for (x = 0; x < NGDT; x++) {
 250                 ssdtosd(&gdt_segs[x], &gdt[myid * NGDT + x].sd);
 251         }
 252
 253         r_gdt.rd_limit = NGDT * sizeof(gdt[0]) - 1;
 254         r_gdt.rd_base = (int) &gdt[myid * NGDT];
 255         lgdt(&r_gdt);                   /* does magic intra-segment return */
 256
 257         lidt(&r_idt);
 258
 259         lldt(_default_ldt);
 260         mdcpu->gd_currentldt = _default_ldt;
 261
 262         gsel_tss = GSEL(GPROC0_SEL, SEL_KPL);
 263         gdt[myid * NGDT + GPROC0_SEL].sd.sd_type = SDT_SYS386TSS;
 264
 265         md = mdcpu;     /* loaded through %fs:0 (mdglobaldata.mi.gd_prvspace)*/
 266
 267         md->gd_common_tss.tss_esp0 = 0; /* not used until after switch */
 268         md->gd_common_tss.tss_ss0 = GSEL(GDATA_SEL, SEL_KPL);
 269         md->gd_common_tss.tss_ioopt = (sizeof md->gd_common_tss) << 16;
 270         md->gd_tss_gdt = &gdt[myid * NGDT + GPROC0_SEL].sd;
 271         md->gd_common_tssd = *md->gd_tss_gdt;
 272         ltr(gsel_tss);
 273
 274         /*
 275          * Set to a known state:
 276          * Set by mpboot.s: CR0_PG, CR0_PE
 277          * Set by cpu_setregs: CR0_NE, CR0_MP, CR0_TS, CR0_WP, CR0_AM
 278          */
 279         cr0 = rcr0();
 280         cr0 &= ~(CR0_CD | CR0_NW | CR0_EM);
 281         load_cr0(cr0);
 282         pmap_set_opt();         /* PSE/4MB pages, etc */
 283
 284         pmap_init_pat();        /* Page Attribute Table */
 285
 286         /* set up CPU registers and state */
 287         cpu_setregs();
 288
 289         /* set up FPU state on the AP */
 290         npxinit();
 291
 292         /* set up SSE registers */
 293         enable_sse();
 294 }
 295
 296 /*******************************************************************
 297  * local functions and data
 298  */
 299
 300 /*
 301  * Start the SMP system
 302  */
 303 static void
 304 mp_start_aps(void *dummy __unused)
 305 {
 306         if (lapic_enable) {
 307                 /* start each Application Processor */
 308                 start_all_aps(boot_address);
 309         } else {
 310                 mp_bsp_simple_setup();
 311         }
 312 }
 313 SYSINIT(startaps, SI_BOOT2_START_APS, SI_ORDER_FIRST, mp_start_aps, NULL)
 314
 315 /*
 316  * start each AP in our list
 317  */
 318 static int
 319 start_all_aps(u_int boot_addr)
 320 {
 321         int     x, i, pg;
 322         int     shift;
 323         int     smicount;
 324         int     smibest;
 325         int     smilast;
 326         u_char  mpbiosreason;
 327         u_long  mpbioswarmvec;
 328         struct mdglobaldata *gd;
 329         struct privatespace *ps;
 330         char *stack;
 331         uintptr_t kptbase;
 332
 333         POSTCODE(START_ALL_APS_POST);
 334
 335         /* install the AP 1st level boot code */
 336         install_ap_tramp(boot_addr);
 337
 338
 339         /* save the current value of the warm-start vector */
 340         mpbioswarmvec = *((u_long *) WARMBOOT_OFF);
 341         outb(CMOS_REG, BIOS_RESET);
 342         mpbiosreason = inb(CMOS_DATA);
 343
 344         /* setup a vector to our boot code */
 345         *((volatile u_short *) WARMBOOT_OFF) = WARMBOOT_TARGET;
 346         *((volatile u_short *) WARMBOOT_SEG) = (boot_addr >> 4);
 347         outb(CMOS_REG, BIOS_RESET);
 348         outb(CMOS_DATA, BIOS_WARM);     /* 'warm-start' */
 349
 350         /*
 351          * If we have a TSC we can figure out the SMI interrupt rate.
 352          * The SMI does not necessarily use a constant rate.  Spend
 353          * up to 250ms trying to figure it out.
 354          */
 355         smibest = 0;
 356         if (cpu_feature & CPUID_TSC) {
 357                 set_apic_timer(275000);
 358                 smilast = read_apic_timer();
 359                 for (x = 0; x < 20 && read_apic_timer(); ++x) {
 360                         smicount = smitest();
 361                         if (smibest == 0 || smilast - smicount < smibest)
 362                                 smibest = smilast - smicount;
 363                         smilast = smicount;
 364                 }
 365                 if (smibest > 250000)
 366                         smibest = 0;
 367                 if (smibest) {
 368                         smibest = smibest * (int64_t)1000000 /
 369                                   get_apic_timer_frequency();
 370                 }
 371         }
 372         if (smibest)
 373                 kprintf("SMI Frequency (worst case): %d Hz (%d us)\n",
 374                         1000000 / smibest, smibest);
 375
 376
 377         /* set up temporary P==V mapping for AP boot */
 378         /* XXX this is a hack, we should boot the AP on its own stack/PTD */
 379         kptbase = (uintptr_t)(void *)KPTphys;
 380         for (x = 0; x < NKPT; x++) {
 381                 PTD[x] = (pd_entry_t)(PG_V | PG_RW |
 382                     ((kptbase + x * PAGE_SIZE) & PG_FRAME));
 383         }
 384         cpu_invltlb();
 385
 386         /* start each AP */
 387         for (x = 1; x <= naps; ++x) {
 388
 389                 /* This is a bit verbose, it will go away soon.  */
 390
 391                 /* first page of AP's private space */
 392                 pg = x * i386_btop(sizeof(struct privatespace));
 393
 394                 /* allocate new private data page(s) */
 395                 gd = (struct mdglobaldata *)kmem_alloc(&kernel_map,
 396                                 MDGLOBALDATA_BASEALLOC_SIZE);
 397                 /* wire it into the private page table page */
 398                 for (i = 0; i < MDGLOBALDATA_BASEALLOC_SIZE; i += PAGE_SIZE) {
 399                         SMPpt[pg + i / PAGE_SIZE] = (pt_entry_t)
 400                             (PG_V | PG_RW | vtophys_pte((char *)gd + i));
 401                 }
 402                 pg += MDGLOBALDATA_BASEALLOC_PAGES;
 403
 404                 SMPpt[pg + 0] = 0;              /* *gd_CMAP1 */
 405                 SMPpt[pg + 1] = 0;              /* *gd_CMAP2 */
 406                 SMPpt[pg + 2] = 0;              /* *gd_CMAP3 */
 407                 SMPpt[pg + 3] = 0;              /* *gd_PMAP1 */
 408
 409                 /* allocate and set up an idle stack data page */
 410                 stack = (char *)kmem_alloc(&kernel_map, UPAGES*PAGE_SIZE);
 411                 for (i = 0; i < UPAGES; i++) {
 412                         SMPpt[pg + 4 + i] = (pt_entry_t)
 413                             (PG_V | PG_RW | vtophys_pte(PAGE_SIZE * i + stack));
 414                 }
 415
 416                 gd = &CPU_prvspace[x].mdglobaldata;     /* official location */
 417                 bzero(gd, sizeof(*gd));
 418                 gd->mi.gd_prvspace = ps = &CPU_prvspace[x];
 419
 420                 /* prime data page for it to use */
 421                 mi_gdinit(&gd->mi, x);
 422                 cpu_gdinit(gd, x);
 423                 gd->gd_CMAP1 = &SMPpt[pg + 0];
 424                 gd->gd_CMAP2 = &SMPpt[pg + 1];
 425                 gd->gd_CMAP3 = &SMPpt[pg + 2];
 426                 gd->gd_PMAP1 = &SMPpt[pg + 3];
 427                 gd->gd_CADDR1 = ps->CPAGE1;
 428                 gd->gd_CADDR2 = ps->CPAGE2;
 429                 gd->gd_CADDR3 = ps->CPAGE3;
 430                 gd->gd_PADDR1 = (unsigned *)ps->PPAGE1;
 431
 432                 /*
 433                  * Per-cpu pmap for get_ptbase().
 434                  */
 435                 gd->gd_GDADDR1= (unsigned *)
 436                         kmem_alloc_nofault(&kernel_map, SEG_SIZE, SEG_SIZE);
 437                 gd->gd_GDMAP1 = &PTD[(vm_offset_t)gd->gd_GDADDR1 >> PDRSHIFT];
 438
 439                 gd->mi.gd_ipiq = (void *)kmem_alloc(&kernel_map, sizeof(lwkt_ipiq) * (naps + 1));
 440                 bzero(gd->mi.gd_ipiq, sizeof(lwkt_ipiq) * (naps + 1));
 441
 442                 /*
 443                  * Setup the AP boot stack
 444                  */
 445                 bootSTK = &ps->idlestack[UPAGES*PAGE_SIZE/2];
 446                 bootAP = x;
 447
 448                 /* attempt to start the Application Processor */
 449                 CHECK_INIT(99); /* setup checkpoints */
 450                 if (!start_ap(gd, boot_addr, smibest)) {
 451                         kprintf("AP #%d (PHY# %d) failed!\n", x,
 452                             CPUID_TO_APICID(x));
 453                         CHECK_PRINT("trace");   /* show checkpoints */
 454                         /* better panic as the AP may be running loose */
 455                         kprintf("panic y/n? [y] ");
 456                         if (cngetc() != 'n')
 457                                 panic("bye-bye");
 458                 }
 459                 CHECK_PRINT("trace");           /* show checkpoints */
 460         }
 461
 462         /* set ncpus to 1 + highest logical cpu.  Not all may have come up */
 463         ncpus = x;
 464
 465         /* ncpus2 -- ncpus rounded down to the nearest power of 2 */
 466         for (shift = 0; (1 << shift) <= ncpus; ++shift)
 467                 ;
 468         --shift;
 469         ncpus2_shift = shift;
 470         ncpus2 = 1 << shift;
 471         ncpus2_mask = ncpus2 - 1;
 472
 473         /* ncpus_fit -- ncpus rounded up to the nearest power of 2 */
 474         if ((1 << shift) < ncpus)
 475                 ++shift;
 476         ncpus_fit = 1 << shift;
 477         ncpus_fit_mask = ncpus_fit - 1;
 478
 479         /* build our map of 'other' CPUs */
 480         mycpu->gd_other_cpus = smp_startup_mask;
 481         CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
 482         mycpu->gd_ipiq = (void *)kmem_alloc(&kernel_map,
 483                                             sizeof(lwkt_ipiq) * ncpus);
 484         bzero(mycpu->gd_ipiq, sizeof(lwkt_ipiq) * ncpus);
 485
 486         /* restore the warmstart vector */
 487         *(u_long *) WARMBOOT_OFF = mpbioswarmvec;
 488         outb(CMOS_REG, BIOS_RESET);
 489         outb(CMOS_DATA, mpbiosreason);
 490
 491         /*
 492          * NOTE!  The idlestack for the BSP was setup by locore.  Finish
 493          * up, clean out the P==V mapping we did earlier.
 494          */
 495         for (x = 0; x < NKPT; x++)
 496                 PTD[x] = 0;
 497         pmap_set_opt();
 498
 499         /*
 500          * Wait all APs to finish initializing LAPIC
 501          */
 502         mp_finish_lapic = 1;
 503         if (bootverbose)
 504                 kprintf("SMP: Waiting APs LAPIC initialization\n");
 505         if (cpu_feature & CPUID_TSC)
 506                 tsc0_offset = rdtsc();
 507         tsc_offsets[0] = 0;
 508         rel_mplock();
 509         while (CPUMASK_CMPMASKNEQ(smp_lapic_mask, smp_startup_mask)) {
 510                 cpu_lfence();
 511                 if (cpu_feature & CPUID_TSC)
 512                         tsc0_offset = rdtsc();
 513         }
 514         while (try_mplock() == 0)
 515                 ;
 516
 517         /* number of APs actually started */
 518         return ncpus - 1;
 519 }
 520
 521 /*
 522  * load the 1st level AP boot code into base memory.
 523  */
 524
 525 /* targets for relocation */
 526 extern void bigJump(void);
 527 extern void bootCodeSeg(void);
 528 extern void bootDataSeg(void);
 529 extern void MPentry(void);
 530 extern u_int MP_GDT;
 531 extern u_int mp_gdtbase;
 532
 533 static void
 534 install_ap_tramp(u_int boot_addr)
 535 {
 536         int     x;
 537         int     size = *(int *) ((u_long) & bootMP_size);
 538         u_char *src = (u_char *) ((u_long) bootMP);
 539         u_char *dst = (u_char *) boot_addr + KERNBASE;
 540         u_int   boot_base = (u_int) bootMP;
 541         u_int8_t *dst8;
 542         u_int16_t *dst16;
 543         u_int32_t *dst32;
 544
 545         POSTCODE(INSTALL_AP_TRAMP_POST);
 546
 547         for (x = 0; x < size; ++x)
 548                 *dst++ = *src++;
 549
 550         /*
 551          * modify addresses in code we just moved to basemem. unfortunately we
 552          * need fairly detailed info about mpboot.s for this to work.  changes
 553          * to mpboot.s might require changes here.
 554          */
 555
 556         /* boot code is located in KERNEL space */
 557         dst = (u_char *) boot_addr + KERNBASE;
 558
 559         /* modify the lgdt arg */
 560         dst32 = (u_int32_t *) (dst + ((u_int) & mp_gdtbase - boot_base));
 561         *dst32 = boot_addr + ((u_int) & MP_GDT - boot_base);
 562
 563         /* modify the ljmp target for MPentry() */
 564         dst32 = (u_int32_t *) (dst + ((u_int) bigJump - boot_base) + 1);
 565         *dst32 = ((u_int) MPentry - KERNBASE);
 566
 567         /* modify the target for boot code segment */
 568         dst16 = (u_int16_t *) (dst + ((u_int) bootCodeSeg - boot_base));
 569         dst8 = (u_int8_t *) (dst16 + 1);
 570         *dst16 = boot_addr & 0xffff;
 571         *dst8 = (boot_addr >> 16) & 0xff;
 572
 573         /* modify the target for boot data segment */
 574         dst16 = (u_int16_t *) (dst + ((u_int) bootDataSeg - boot_base));
 575         dst8 = (u_int8_t *) (dst16 + 1);
 576         *dst16 = boot_addr & 0xffff;
 577         *dst8 = (boot_addr >> 16) & 0xff;
 578 }
 579
 580
 581 /*
 582  * This function starts the AP (application processor) identified
 583  * by the APIC ID 'physicalCpu'.  It does quite a "song and dance"
 584  * to accomplish this.  This is necessary because of the nuances
 585  * of the different hardware we might encounter.  It ain't pretty,
 586  * but it seems to work.
 587  *
 588  * NOTE: eventually an AP gets to ap_init(), which is called just
 589  * before the AP goes into the LWKT scheduler's idle loop.
 590  */
 591 static int
 592 start_ap(struct mdglobaldata *gd, u_int boot_addr, int smibest)
 593 {
 594         int     physical_cpu;
 595         int     vector;
 596         u_long  icr_lo, icr_hi;
 597
 598         POSTCODE(START_AP_POST);
 599
 600         /* get the PHYSICAL APIC ID# */
 601         physical_cpu = CPUID_TO_APICID(gd->mi.gd_cpuid);
 602
 603         /* calculate the vector */
 604         vector = (boot_addr >> 12) & 0xff;
 605
 606         /* We don't want anything interfering */
 607         cpu_disable_intr();
 608
 609         /* Make sure the target cpu sees everything */
 610         wbinvd();
 611
 612         /*
 613          * Try to detect when a SMI has occurred, wait up to 200ms.
 614          *
 615          * If a SMI occurs during an AP reset but before we issue
 616          * the STARTUP command, the AP may brick.  To work around
 617          * this problem we hold off doing the AP startup until
 618          * after we have detected the SMI.  Hopefully another SMI
 619          * will not occur before we finish the AP startup.
 620          *
 621          * Retries don't seem to help.  SMIs have a window of opportunity
 622          * and if USB->legacy keyboard emulation is enabled in the BIOS
 623          * the interrupt rate can be quite high.
 624          *
 625          * NOTE: Don't worry about the L1 cache load, it might bloat
 626          *       ldelta a little but ndelta will be so huge when the SMI
 627          *       occurs the detection logic will still work fine.
 628          */
 629         if (smibest) {
 630                 set_apic_timer(200000);
 631                 smitest();
 632         }
 633
 634         /*
 635          * first we do an INIT/RESET IPI this INIT IPI might be run, reseting
 636          * and running the target CPU. OR this INIT IPI might be latched (P5
 637          * bug), CPU waiting for STARTUP IPI. OR this INIT IPI might be
 638          * ignored.
 639          *
 640          * see apic/apicreg.h for icr bit definitions.
 641          *
 642          * TIME CRITICAL CODE, DO NOT DO ANY KPRINTFS IN THE HOT PATH.
 643          */
 644
 645         /*
 646          * Setup the address for the target AP.  We can setup
 647          * icr_hi once and then just trigger operations with
 648          * icr_lo.
 649          */
 650         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 651         icr_hi |= (physical_cpu << 24);
 652         icr_lo = lapic->icr_lo & 0xfff00000;
 653         lapic->icr_hi = icr_hi;
 654
 655         /*
 656          * Do an INIT IPI: assert RESET
 657          *
 658          * Use edge triggered mode to assert INIT
 659          */
 660         lapic->icr_lo = icr_lo | 0x0000c500;
 661         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 662                  /* spin */ ;
 663
 664         /*
 665          * The spec calls for a 10ms delay but we may have to use a
 666          * MUCH lower delay to avoid bricking an AP due to a fast SMI
 667          * interrupt.  We have other loops here too and dividing by 2
 668          * doesn't seem to be enough even after subtracting 350us,
 669          * so we divide by 4.
 670          *
 671          * Our minimum delay is 150uS, maximum is 10ms.  If no SMI
 672          * interrupt was detected we use the full 10ms.
 673          */
 674         if (smibest == 0)
 675                 u_sleep(10000);
 676         else if (smibest < 150 * 4 + 350)
 677                 u_sleep(150);
 678         else if ((smibest - 350) / 4 < 10000)
 679                 u_sleep((smibest - 350) / 4);
 680         else
 681                 u_sleep(10000);
 682
 683         /*
 684          * Do an INIT IPI: deassert RESET
 685          *
 686          * Use level triggered mode to deassert.  It is unclear
 687          * why we need to do this.
 688          */
 689         lapic->icr_lo = icr_lo | 0x00008500;
 690         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 691                  /* spin */ ;
 692         u_sleep(150);                           /* wait 150us */
 693
 694         /*
 695          * Next we do a STARTUP IPI: the previous INIT IPI might still be
 696          * latched, (P5 bug) this 1st STARTUP would then terminate
 697          * immediately, and the previously started INIT IPI would continue. OR
 698          * the previous INIT IPI has already run. and this STARTUP IPI will
 699          * run. OR the previous INIT IPI was ignored. and this STARTUP IPI
 700          * will run.
 701          */
 702         lapic->icr_lo = icr_lo | 0x00000600 | vector;
 703         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 704                  /* spin */ ;
 705         u_sleep(200);           /* wait ~200uS */
 706
 707         /*
 708          * Finally we do a 2nd STARTUP IPI: this 2nd STARTUP IPI should run IF
 709          * the previous STARTUP IPI was cancelled by a latched INIT IPI. OR
 710          * this STARTUP IPI will be ignored, as only ONE STARTUP IPI is
 711          * recognized after hardware RESET or INIT IPI.
 712          */
 713         lapic->icr_lo = icr_lo | 0x00000600 | vector;
 714         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 715                  /* spin */ ;
 716
 717         /* Resume normal operation */
 718         cpu_enable_intr();
 719
 720         /* wait for it to start, see ap_init() */
 721         set_apic_timer(5000000);/* == 5 seconds */
 722         while (read_apic_timer()) {
 723                 if (CPUMASK_TESTBIT(smp_startup_mask, gd->mi.gd_cpuid))
 724                         return 1;       /* return SUCCESS */
 725         }
 726
 727         return 0;               /* return FAILURE */
 728 }
 729
 730 static
 731 int
 732 smitest(void)
 733 {
 734         int64_t ltsc;
 735         int64_t ntsc;
 736         int64_t ldelta;
 737         int64_t ndelta;
 738         int count;
 739
 740         ldelta = 0;
 741         ndelta = 0;
 742         while (read_apic_timer()) {
 743                 ltsc = rdtsc();
 744                 for (count = 0; count < 100; ++count)
 745                         ntsc = rdtsc(); /* force loop to occur */
 746                 if (ldelta) {
 747                         ndelta = ntsc - ltsc;
 748                         if (ldelta > ndelta)
 749                                 ldelta = ndelta;
 750                         if (ndelta > ldelta * 2)
 751                                 break;
 752                 } else {
 753                         ldelta = ntsc - ltsc;
 754                 }
 755         }
 756         return(read_apic_timer());
 757 }
 758
 759 /*
 760  * Lazy flush the TLB on all other CPU's.  DEPRECATED.
 761  *
 762  * If for some reason we were unable to start all cpus we cannot safely
 763  * use broadcast IPIs.
 764  */
 765
 766 static cpumask_t smp_invltlb_req;
 767 #define SMP_INVLTLB_DEBUG
 768
 769 void
 770 smp_invltlb(void)
 771 {
 772         struct mdglobaldata *md = mdcpu;
 773 #ifdef SMP_INVLTLB_DEBUG
 774         long count = 0;
 775         long xcount = 0;
 776 #endif
 777         cpumask_t tmpmask;
 778         cpumask_t tmpmask2;
 779
 780         crit_enter_gd(&md->mi);
 781         md->gd_invltlb_ret = 0;
 782         ++md->mi.gd_cnt.v_smpinvltlb;
 783         ATOMIC_CPUMASK_ORMASK(smp_invltlb_req, md->mi.gd_cpumask);
 784 #ifdef SMP_INVLTLB_DEBUG
 785 again:
 786 #endif
 787         if (CPUMASK_CMPMASKEQ(smp_startup_mask, smp_active_mask)) {
 788                 all_but_self_ipi(XINVLTLB_OFFSET);
 789         } else {
 790                 tmpmask = smp_active_mask;
 791                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 792                 selected_apic_ipi(tmpmask, XINVLTLB_OFFSET, APIC_DELMODE_FIXED);
 793         }
 794
 795 #ifdef SMP_INVLTLB_DEBUG
 796         if (xcount)
 797                 kprintf("smp_invltlb: ipi sent\n");
 798 #endif
 799         for (;;) {
 800                 tmpmask = smp_active_mask;
 801                 tmpmask2 = tmpmask;
 802                 CPUMASK_ANDMASK(tmpmask, md->gd_invltlb_ret);
 803                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 804                 CPUMASK_NANDMASK(tmpmask2, md->mi.gd_cpumask);
 805                 if (CPUMASK_CMPMASKEQ(tmpmask, tmpmask2))
 806                         break;
 807                 cpu_mfence();
 808                 cpu_pause();
 809 #ifdef SMP_INVLTLB_DEBUG
 810                 /* DEBUGGING */
 811                 if (++count == 400000000) {
 812                         print_backtrace(-1);
 813                         kprintf("smp_invltlb: endless loop %08lx %08lx, "
 814                                 "eflags %016lx retry",
 815                                 (long)md->gd_invltlb_ret,
 816                                 (long)smp_invltlb_req,
 817                                 (long)read_eflags());
 818                         __asm __volatile ("sti");
 819                         ++xcount;
 820                         if (xcount > 2)
 821                                 lwkt_process_ipiq();
 822                         if (xcount > 3) {
 823                                 globaldata_t xgd;
 824                                 int bcpu;
 825
 826                                 tmpmask = smp_active_mask;
 827                                 CPUMASK_NANDMASK(tmpmask, md->gd_invltlb_ret);
 828                                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 829                                 bcpu = BSFCPUMASK(tmpmask);
 830
 831                                 kprintf("bcpu %d\n", bcpu);
 832                                 xgd = globaldata_find(bcpu);
 833                                 kprintf("thread %p %s\n",
 834                                         xgd->gd_curthread,
 835                                         xgd->gd_curthread->td_comm);
 836                         }
 837                         if (xcount > 5)
 838                                 panic("giving up");
 839                         count = 0;
 840                         goto again;
 841                 }
 842 #endif
 843         }
 844         ATOMIC_CPUMASK_NANDMASK(smp_invltlb_req, md->mi.gd_cpumask);
 845         crit_exit_gd(&md->mi);
 846 }
 847
 848 /*
 849  * Called from Xinvltlb assembly with interrupts disabled.  We didn't
 850  * bother to bump the critical section count or nested interrupt count
 851  * so only do very low level operations here.
 852  */
 853 void
 854 smp_invltlb_intr(void)
 855 {
 856         struct mdglobaldata *md = mdcpu;
 857         struct mdglobaldata *omd;
 858         cpumask_t mask;
 859         int cpu;
 860
 861         mask = smp_invltlb_req;
 862         cpu_mfence();
 863         cpu_invltlb();
 864         while (CPUMASK_TESTNZERO(mask)) {
 865                 cpu = BSFCPUMASK(mask);
 866                 CPUMASK_NANDBIT(mask, cpu);
 867                 omd = (struct mdglobaldata *)globaldata_find(cpu);
 868                 ATOMIC_CPUMASK_ORMASK(omd->gd_invltlb_ret, md->mi.gd_cpumask);
 869         }
 870 }
 871
 872 void
 873 cpu_wbinvd_on_all_cpus_callback(void *arg)
 874 {
 875     wbinvd();
 876 }
 877
 878 /*
 879  * When called the executing CPU will send an IPI to all other CPUs
 880  *  requesting that they halt execution.
 881  *
 882  * Usually (but not necessarily) called with 'other_cpus' as its arg.
 883  *
 884  *  - Signals all CPUs in map to stop.
 885  *  - Waits for each to stop.
 886  *
 887  * Returns:
 888  *  -1: error
 889  *   0: NA
 890  *   1: ok
 891  *
 892  * XXX FIXME: this is not MP-safe, needs a lock to prevent multiple CPUs
 893  *            from executing at same time.
 894  */
 895 int
 896 stop_cpus(cpumask_t map)
 897 {
 898         cpumask_t tmpmask;
 899
 900         map &= smp_active_mask;
 901
 902         /* send the Xcpustop IPI to all CPUs in map */
 903         selected_apic_ipi(map, XCPUSTOP_OFFSET, APIC_DELMODE_FIXED);
 904
 905         do {
 906                 tmpmask = map;
 907                 CPUMASK_ANDMASK(tmpmask, stopped_cpus);
 908                 /* spin */ ;
 909         } while (CPUMASK_CMPMASKNEQ(tmpmask, map));
 910
 911         return 1;
 912 }
 913
 914
 915 /*
 916  * Called by a CPU to restart stopped CPUs.
 917  *
 918  * Usually (but not necessarily) called with 'stopped_cpus' as its arg.
 919  *
 920  *  - Signals all CPUs in map to restart.
 921  *  - Waits for each to restart.
 922  *
 923  * Returns:
 924  *  -1: error
 925  *   0: NA
 926  *   1: ok
 927  */
 928 int
 929 restart_cpus(cpumask_t map)
 930 {
 931         /* signal other cpus to restart */
 932         started_cpus = map & smp_active_mask;
 933
 934         /* wait for each to clear its bit */
 935         while (CPUMASK_TESTMASK(stopped_cpus, map) != 0)
 936                 /* spin */ ;
 937
 938         return 1;
 939 }
 940
 941 /*
 942  * This is called once the mpboot code has gotten us properly relocated
 943  * and the MMU turned on, etc.   ap_init() is actually the idle thread,
 944  * and when it returns the scheduler will call the real cpu_idle() main
 945  * loop for the idlethread.  Interrupts are disabled on entry and should
 946  * remain disabled at return.
 947  */
 948 void
 949 ap_init(void)
 950 {
 951         int     cpu_id;
 952
 953         /*
 954          * Adjust smp_startup_mask to signal the BSP that we have started
 955          * up successfully.  Note that we do not yet hold the BGL.  The BSP
 956          * is waiting for our signal.
 957          *
 958          * We can't set our bit in smp_active_mask yet because we are holding
 959          * interrupts physically disabled and remote cpus could deadlock
 960          * trying to send us an IPI.
 961          */
 962         ATOMIC_CPUMASK_ORBIT(smp_startup_mask, mycpu->gd_cpuid);
 963         cpu_mfence();
 964
 965         /*
 966          * Interlock for LAPIC initialization.  Wait until mp_finish_lapic is
 967          * non-zero, then get the MP lock.
 968          *
 969          * Note: We are in a critical section.
 970          *
 971          * Note: we are the idle thread, we can only spin.
 972          *
 973          * Note: The load fence is memory volatile and prevents the compiler
 974          * from improperly caching mp_finish_lapic, and the cpu from improperly
 975          * caching it.
 976          */
 977         while (mp_finish_lapic == 0)
 978                 cpu_lfence();
 979         while (try_mplock() == 0)
 980                 ;
 981
 982         if (cpu_feature & CPUID_TSC) {
 983                 /*
 984                  * The BSP is constantly updating tsc0_offset, figure out
 985                  * the relative difference to synchronize ktrdump.
 986                  */
 987                 tsc_offsets[mycpu->gd_cpuid] = rdtsc() - tsc0_offset;
 988         }
 989
 990         /* BSP may have changed PTD while we're waiting for the lock */
 991         cpu_invltlb();
 992
 993 #if defined(I586_CPU) && !defined(NO_F00F_HACK)
 994         lidt(&r_idt);
 995 #endif
 996
 997         /* Build our map of 'other' CPUs. */
 998         mycpu->gd_other_cpus = smp_startup_mask;
 999         CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
1000
1001         /* A quick check from sanity claus */
1002         cpu_id = APICID_TO_CPUID((lapic->id & 0xff000000) >> 24);
1003         if (mycpu->gd_cpuid != cpu_id) {
1004                 kprintf("SMP: assigned cpuid = %d\n", mycpu->gd_cpuid);
1005                 kprintf("SMP: actual cpuid = %d\n", cpu_id);
1006                 kprintf("PTD[MPPTDI] = %p\n", (void *)PTD[MPPTDI]);
1007                 panic("cpuid mismatch! boom!!");
1008         }
1009
1010         /* Initialize AP's local APIC for irq's */
1011         lapic_init(FALSE);
1012
1013         /* LAPIC initialization is done */
1014         ATOMIC_CPUMASK_ORBIT(smp_lapic_mask, mycpu->gd_cpuid);
1015         cpu_mfence();
1016
1017         /* Let BSP move onto the next initialization stage */
1018         rel_mplock();
1019
1020         /*
1021          * Interlock for finalization.  Wait until mp_finish is non-zero,
1022          * then get the MP lock.
1023          *
1024          * Note: We are in a critical section.
1025          *
1026          * Note: we are the idle thread, we can only spin.
1027          *
1028          * Note: The load fence is memory volatile and prevents the compiler
1029          * from improperly caching mp_finish, and the cpu from improperly
1030          * caching it.
1031          */
1032         while (mp_finish == 0)
1033                 cpu_lfence();
1034         while (try_mplock() == 0)
1035                 ;
1036
1037         /* BSP may have changed PTD while we're waiting for the lock */
1038         cpu_invltlb();
1039
1040         /* Set memory range attributes for this CPU to match the BSP */
1041         mem_range_AP_init();
1042
1043         /*
1044          * Once we go active we must process any IPIQ messages that may
1045          * have been queued, because no actual IPI will occur until we
1046          * set our bit in the smp_active_mask.  If we don't the IPI
1047          * message interlock could be left set which would also prevent
1048          * further IPIs.
1049          *
1050          * The idle loop doesn't expect the BGL to be held and while
1051          * lwkt_switch() normally cleans things up this is a special case
1052          * because we returning almost directly into the idle loop.
1053          *
1054          * The idle thread is never placed on the runq, make sure
1055          * nothing we've done put it there.
1056          */
1057         KKASSERT(get_mplock_count(curthread) == 1);
1058         ATOMIC_CPUMASK_ORBIT(smp_active_mask, mycpu->gd_cpuid);
1059
1060         /*
1061          * Enable interrupts here.  idle_restore will also do it, but
1062          * doing it here lets us clean up any strays that got posted to
1063          * the CPU during the AP boot while we are still in a critical
1064          * section.
1065          */
1066         __asm __volatile("sti; pause; pause"::);
1067         bzero(mdcpu->gd_ipending, sizeof(mdcpu->gd_ipending));
1068
1069         initclocks_pcpu();      /* clock interrupts (via IPIs) */
1070         lwkt_process_ipiq();
1071
1072         /*
1073          * Releasing the mp lock lets the BSP finish up the SMP init
1074          */
1075         rel_mplock();
1076         KKASSERT((curthread->td_flags & TDF_RUNQ) == 0);
1077 }
1078
1079 /*
1080  * Get SMP fully working before we start initializing devices.
1081  */
1082 static
1083 void
1084 ap_finish(void)
1085 {
1086         mp_finish = 1;
1087         if (bootverbose)
1088                 kprintf("Finish MP startup\n");
1089         rel_mplock();
1090         while (smp_active_mask != smp_startup_mask)
1091                 cpu_lfence();
1092         while (try_mplock() == 0)
1093                 ;
1094         if (bootverbose)
1095                 kprintf("Active CPU Mask: %08x\n", smp_active_mask);
1096 }
1097
1098 SYSINIT(finishsmp, SI_BOOT2_FINISH_SMP, SI_ORDER_FIRST, ap_finish, NULL)
1099
1100 void
1101 cpu_send_ipiq(int dcpu)
1102 {
1103         if (CPUMASK_TESTBIT(smp_active_mask, dcpu))
1104                 single_apic_ipi(dcpu, XIPIQ_OFFSET, APIC_DELMODE_FIXED);
1105 }
1106
1107 #if 0   /* single_apic_ipi_passive() not working yet */
1108 /*
1109  * Returns 0 on failure, 1 on success
1110  */
1111 int
1112 cpu_send_ipiq_passive(int dcpu)
1113 {
1114         int r = 0;
1115         if (CPUMASK_TESTBIT(smp_active_mask, dcpu)) {
1116                 r = single_apic_ipi_passive(dcpu, XIPIQ_OFFSET,
1117                                         APIC_DELMODE_FIXED);
1118         }
1119         return(r);
1120 }
1121 #endif
1122
1123 static void
1124 mp_bsp_simple_setup(void)
1125 {
1126         /* build our map of 'other' CPUs */
1127         mycpu->gd_other_cpus = smp_startup_mask;
1128         CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
1129         mycpu->gd_ipiq = (void *)kmem_alloc(&kernel_map,
1130                                             sizeof(lwkt_ipiq) * ncpus);
1131         bzero(mycpu->gd_ipiq, sizeof(lwkt_ipiq) * ncpus);
1132
1133         pmap_set_opt();
1134
1135         if (cpu_feature & CPUID_TSC)
1136                 tsc0_offset = rdtsc();
1137 }
1138
1139
1140 /*
1141  * CPU TOPOLOGY DETECTION FUNCTIONS
1142  */
1143
1144 /* Detect intel topology using CPUID
1145  * Ref: http://www.intel.com/Assets/PDF/appnote/241618.pdf, pg 41
1146  */
1147 static void
1148 detect_intel_topology(int count_htt_cores)
1149 {
1150         int shift = 0;
1151         int ecx_index = 0;
1152         int core_plus_logical_bits = 0;
1153         int cores_per_package;
1154         int logical_per_package;
1155         int logical_per_core;
1156         unsigned int p[4];
1157
1158         if (cpu_high >= 0xb) {
1159                 goto FUNC_B;
1160
1161         } else if (cpu_high >= 0x4) {
1162                 goto FUNC_4;
1163
1164         } else {
1165                 core_bits = 0;
1166                 for (shift = 0; (1 << shift) < count_htt_cores; ++shift)
1167                         ;
1168                 logical_CPU_bits = 1 << shift;
1169                 return;
1170         }
1171
1172 FUNC_B:
1173         cpuid_count(0xb, FUNC_B_THREAD_LEVEL, p);
1174
1175         /* if 0xb not supported - fallback to 0x4 */
1176         if (p[1] == 0 || (FUNC_B_TYPE(p[2]) != FUNC_B_THREAD_TYPE)) {
1177                 goto FUNC_4;
1178         }
1179
1180         logical_CPU_bits = FUNC_B_BITS_SHIFT_NEXT_LEVEL(p[0]);
1181
1182         ecx_index = FUNC_B_THREAD_LEVEL + 1;
1183         do {
1184                 cpuid_count(0xb, ecx_index, p);
1185                 /* Check for the Core type in the implemented sub leaves. */
1186                 if (FUNC_B_TYPE(p[2]) == FUNC_B_CORE_TYPE) {
1187                         core_plus_logical_bits = FUNC_B_BITS_SHIFT_NEXT_LEVEL(p[0]);
1188                         break;
1189                 }
1190                 ecx_index++;
1191         } while (FUNC_B_TYPE(p[2]) != FUNC_B_INVALID_TYPE);
1192
1193         core_bits = core_plus_logical_bits - logical_CPU_bits;
1194
1195         return;
1196
1197 FUNC_4:
1198         cpuid_count(0x4, 0, p);
1199         cores_per_package = FUNC_4_MAX_CORE_NO(p[0]) + 1;
1200
1201         logical_per_package = count_htt_cores;
1202         logical_per_core = logical_per_package / cores_per_package;
1203
1204         for (shift = 0; (1 << shift) < logical_per_core; ++shift)
1205                 ;
1206         logical_CPU_bits = shift;
1207
1208         for (shift = 0; (1 << shift) < cores_per_package; ++shift)
1209                 ;
1210         core_bits = shift;
1211
1212         return;
1213 }
1214
1215 /* Detect AMD topology using CPUID
1216  * Ref: http://support.amd.com/us/Embedded_TechDocs/25481.pdf, last page
1217  */
1218 static void
1219 detect_amd_topology(int count_htt_cores)
1220 {
1221         int shift = 0;
1222
1223         if ((cpu_feature & CPUID_HTT)
1224             && (amd_feature2 & AMDID2_CMP)) {
1225
1226                 if (cpu_procinfo2 & AMDID_COREID_SIZE) {
1227                         core_bits = (cpu_procinfo2 & AMDID_COREID_SIZE)
1228                                 >> AMDID_COREID_SIZE_SHIFT;
1229                 } else {
1230                         core_bits = (cpu_procinfo2 & AMDID_CMP_CORES) + 1;
1231                         for (shift = 0; (1 << shift) < core_bits; ++shift);
1232                         core_bits = shift;
1233                 }
1234
1235                 logical_CPU_bits = count_htt_cores >> core_bits;
1236                 for (shift = 0; (1 << shift) < logical_CPU_bits; ++shift)
1237                         ;
1238                 logical_CPU_bits = shift;
1239         } else {
1240                 for (shift = 0; (1 << shift) < count_htt_cores; ++shift)
1241                         ;
1242                 core_bits = shift;
1243                 logical_CPU_bits = 0;
1244         }
1245 }
1246
1247 /* Calculate
1248  * - logical_CPU_bits
1249  * - core_bits
1250  * With the values above (for AMD or INTEL) we are able to generally
1251  * detect the CPU topology (number of cores for each level):
1252  * Ref: http://wiki.osdev.org/Detecting_CPU_Topology_(80x86)
1253  * Ref: http://www.multicoreinfo.com/research/papers/whitepapers/Intel-detect-topology.pdf
1254  */
1255 void
1256 detect_cpu_topology(void)
1257 {
1258         static int topology_detected = 0;
1259         int count = 0;
1260
1261         if (topology_detected) {
1262                 goto OUT;
1263         }
1264
1265         if ((cpu_feature & CPUID_HTT) == 0) {
1266                 core_bits = 0;
1267                 logical_CPU_bits = 0;
1268                 goto OUT;
1269         } else {
1270                 count = (cpu_procinfo & CPUID_HTT_CORES)
1271                     >> CPUID_HTT_CORE_SHIFT;
1272         }
1273
1274         if (cpu_vendor_id == CPU_VENDOR_INTEL) {
1275                 detect_intel_topology(count);
1276         } else if (cpu_vendor_id == CPU_VENDOR_AMD) {
1277                 detect_amd_topology(count);
1278         }
1279
1280 OUT:
1281         if (bootverbose)
1282                 kprintf("Bits within APICID: logical_CPU_bits: %d; core_bits: %d\n",
1283                     logical_CPU_bits, core_bits);
1284
1285         topology_detected = 1;
1286 }
1287
1288 /* Interface functions to calculate chip_ID,
1289  * core_number and logical_number
1290  * Ref: http://wiki.osdev.org/Detecting_CPU_Topology_(80x86)
1291  */
1292 int
1293 get_chip_ID(int cpuid)
1294 {
1295         return get_apicid_from_cpuid(cpuid) >>
1296             (logical_CPU_bits + core_bits);
1297 }
1298
1299 int
1300 get_core_number_within_chip(int cpuid)
1301 {
1302         return (get_apicid_from_cpuid(cpuid) >> logical_CPU_bits) &
1303             ( (1 << core_bits) -1);
1304 }
1305
1306 int
1307 get_logical_CPU_number_within_core(int cpuid)
1308 {
1309         return get_apicid_from_cpuid(cpuid) &
1310             ( (1 << logical_CPU_bits) -1);
1311 }