sys/bus/pci/pcireg.h

   1 #ifndef PCI_COMPAT
   2 #define PCI_COMPAT
   3 #endif
   4 /*
   5  * Copyright (c) 1997, Stefan Esser <se@freebsd.org>
   6  * All rights reserved.
   7  *
   8  * Redistribution and use in source and binary forms, with or without
   9  * modification, are permitted provided that the following conditions
  10  * are met:
  11  * 1. Redistributions of source code must retain the above copyright
  12  *    notice unmodified, this list of conditions, and the following
  13  *    disclaimer.
  14  * 2. Redistributions in binary form must reproduce the above copyright
  15  *    notice, this list of conditions and the following disclaimer in the
  16  *    documentation and/or other materials provided with the distribution.
  17  *
  18  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  19  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  20  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  21  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  22  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  23  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  24  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  25  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  26  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  27  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  28  *
  29  * $FreeBSD: src/sys/pci/pcireg.h,v 1.24.2.5 2002/08/31 10:06:51 gibbs Exp $
  30  * $DragonFly: src/sys/bus/pci/pcireg.h,v 1.2 2003/06/17 04:28:57 dillon Exp $
  31  *
  32  */
  33
  34 /*
  35  * PCIM_xxx: mask to locate subfield in register
  36  * PCIR_xxx: config register offset
  37  * PCIC_xxx: device class
  38  * PCIS_xxx: device subclass
  39  * PCIP_xxx: device programming interface
  40  * PCIV_xxx: PCI vendor ID (only required to fixup ancient devices)
  41  * PCID_xxx: device ID
  42  */
  43
  44 /* some PCI bus constants */
  45
  46 #define PCI_BUSMAX      255
  47 #define PCI_SLOTMAX     31
  48 #define PCI_FUNCMAX     7
  49 #define PCI_REGMAX      255
  50
  51 /* PCI config header registers for all devices */
  52
  53 #define PCIR_DEVVENDOR  0x00
  54 #define PCIR_VENDOR     0x00
  55 #define PCIR_DEVICE     0x02
  56 #define PCIR_COMMAND    0x04
  57 #define PCIM_CMD_PORTEN         0x0001
  58 #define PCIM_CMD_MEMEN          0x0002
  59 #define PCIM_CMD_BUSMASTEREN    0x0004
  60 #define PCIM_CMD_MWRICEN        0x0010
  61 #define PCIM_CMD_PERRESPEN      0x0040
  62 #define PCIM_CMD_SERRESPEN      0x0100
  63 #define PCIR_STATUS     0x06
  64 #define PCIM_STATUS_CAPPRESENT  0x0010
  65 #define PCIM_STATUS_66CAPABLE   0x0020
  66 #define PCIM_STATUS_BACKTOBACK  0x0080
  67 #define PCIM_STATUS_PERRREPORT  0x0100
  68 #define PCIM_STATUS_SEL_FAST    0x0000
  69 #define PCIM_STATUS_SEL_MEDIMUM 0x0200
  70 #define PCIM_STATUS_SEL_SLOW    0x0400
  71 #define PCIM_STATUS_SEL_MASK    0x0600
  72 #define PCIM_STATUS_STABORT     0x0800
  73 #define PCIM_STATUS_RTABORT     0x1000
  74 #define PCIM_STATUS_RMABORT     0x2000
  75 #define PCIM_STATUS_SERR        0x4000
  76 #define PCIM_STATUS_PERR        0x8000
  77 #define PCIR_REVID      0x08
  78 #define PCIR_PROGIF     0x09
  79 #define PCIR_SUBCLASS   0x0a
  80 #define PCIR_CLASS      0x0b
  81 #define PCIR_CACHELNSZ  0x0c
  82 #define PCIR_LATTIMER   0x0d
  83 #define PCIR_HEADERTYPE 0x0e
  84 #define PCIM_MFDEV              0x80
  85 #define PCIR_BIST       0x0f
  86
  87 /* config registers for header type 0 devices */
  88
  89 #define PCIR_MAPS       0x10
  90 #define PCIR_CARDBUSCIS 0x28
  91 #define PCIR_SUBVEND_0  0x2c
  92 #define PCIR_SUBDEV_0   0x2e
  93 #define PCIR_BIOS       0x30
  94 #define PCIM_BIOS_ENABLE        0x01
  95 #define PCIR_CAP_PTR    0x34
  96 #define PCIR_INTLINE    0x3c
  97 #define PCIR_INTPIN     0x3d
  98 #define PCIR_MINGNT     0x3e
  99 #define PCIR_MAXLAT     0x3f
 100
 101 /* config registers for header type 1 devices */
 102
 103 #define PCIR_SECSTAT_1  0 /**/
 104
 105 #define PCIR_PRIBUS_1   0x18
 106 #define PCIR_SECBUS_1   0x19
 107 #define PCIR_SUBBUS_1   0x1a
 108 #define PCIR_SECLAT_1   0x1b
 109
 110 #define PCIR_IOBASEL_1  0x1c
 111 #define PCIR_IOLIMITL_1 0x1d
 112 #define PCIR_IOBASEH_1  0 /**/
 113 #define PCIR_IOLIMITH_1 0 /**/
 114
 115 #define PCIR_MEMBASE_1  0x20
 116 #define PCIR_MEMLIMIT_1 0x22
 117
 118 #define PCIR_PMBASEL_1  0x24
 119 #define PCIR_PMLIMITL_1 0x26
 120 #define PCIR_PMBASEH_1  0 /**/
 121 #define PCIR_PMLIMITH_1 0 /**/
 122
 123 #define PCIR_BRIDGECTL_1 0 /**/
 124
 125 #define PCIR_SUBVEND_1  0x34
 126 #define PCIR_SUBDEV_1   0x36
 127
 128 /* config registers for header type 2 devices */
 129
 130 #define PCIR_SECSTAT_2  0x16
 131
 132 #define PCIR_PRIBUS_2   0x18
 133 #define PCIR_SECBUS_2   0x19
 134 #define PCIR_SUBBUS_2   0x1a
 135 #define PCIR_SECLAT_2   0x1b
 136
 137 #define PCIR_MEMBASE0_2 0x1c
 138 #define PCIR_MEMLIMIT0_2 0x20
 139 #define PCIR_MEMBASE1_2 0x24
 140 #define PCIR_MEMLIMIT1_2 0x28
 141 #define PCIR_IOBASE0_2  0x2c
 142 #define PCIR_IOLIMIT0_2 0x30
 143 #define PCIR_IOBASE1_2  0x34
 144 #define PCIR_IOLIMIT1_2 0x38
 145
 146 #define PCIR_BRIDGECTL_2 0x3e
 147
 148 #define PCIR_SUBVEND_2  0x40
 149 #define PCIR_SUBDEV_2   0x42
 150
 151 #define PCIR_PCCARDIF_2 0x44
 152
 153 /* PCI device class, subclass and programming interface definitions */
 154
 155 #define PCIC_OLD        0x00
 156 #define PCIS_OLD_NONVGA         0x00
 157 #define PCIS_OLD_VGA            0x01
 158
 159 #define PCIC_STORAGE    0x01
 160 #define PCIS_STORAGE_SCSI       0x00
 161 #define PCIS_STORAGE_IDE        0x01
 162 #define PCIP_STORAGE_IDE_MODEPRIM       0x01
 163 #define PCIP_STORAGE_IDE_PROGINDPRIM    0x02
 164 #define PCIP_STORAGE_IDE_MODESEC        0x04
 165 #define PCIP_STORAGE_IDE_PROGINDSEC     0x08
 166 #define PCIP_STORAGE_IDE_MASTERDEV      0x80
 167 #define PCIS_STORAGE_FLOPPY     0x02
 168 #define PCIS_STORAGE_IPI        0x03
 169 #define PCIS_STORAGE_RAID       0x04
 170 #define PCIS_STORAGE_OTHER      0x80
 171
 172 #define PCIC_NETWORK    0x02
 173 #define PCIS_NETWORK_ETHERNET   0x00
 174 #define PCIS_NETWORK_TOKENRING  0x01
 175 #define PCIS_NETWORK_FDDI       0x02
 176 #define PCIS_NETWORK_ATM        0x03
 177 #define PCIS_NETWORK_OTHER      0x80
 178
 179 #define PCIC_DISPLAY    0x03
 180 #define PCIS_DISPLAY_VGA        0x00
 181 #define PCIS_DISPLAY_XGA        0x01
 182 #define PCIS_DISPLAY_OTHER      0x80
 183
 184 #define PCIC_MULTIMEDIA 0x04
 185 #define PCIS_MULTIMEDIA_VIDEO   0x00
 186 #define PCIS_MULTIMEDIA_AUDIO   0x01
 187 #define PCIS_MULTIMEDIA_OTHER   0x80
 188
 189 #define PCIC_MEMORY     0x05
 190 #define PCIS_MEMORY_RAM         0x00
 191 #define PCIS_MEMORY_FLASH       0x01
 192 #define PCIS_MEMORY_OTHER       0x80
 193
 194 #define PCIC_BRIDGE     0x06
 195 #define PCIS_BRIDGE_HOST        0x00
 196 #define PCIS_BRIDGE_ISA         0x01
 197 #define PCIS_BRIDGE_EISA        0x02
 198 #define PCIS_BRIDGE_MCA         0x03
 199 #define PCIS_BRIDGE_PCI         0x04
 200 #define PCIS_BRIDGE_PCMCIA      0x05
 201 #define PCIS_BRIDGE_NUBUS       0x06
 202 #define PCIS_BRIDGE_CARDBUS     0x07
 203 #define PCIS_BRIDGE_OTHER       0x80
 204
 205 #define PCIC_SIMPLECOMM 0x07
 206 #define PCIS_SIMPLECOMM_UART    0x00
 207 #define PCIP_SIMPLECOMM_UART_16550A     0x02
 208 #define PCIS_SIMPLECOMM_PAR     0x01
 209 #define PCIS_SIMPLECOMM_OTHER   0x80
 210
 211 #define PCIC_BASEPERIPH 0x08
 212 #define PCIS_BASEPERIPH_PIC     0x00
 213 #define PCIS_BASEPERIPH_DMA     0x01
 214 #define PCIS_BASEPERIPH_TIMER   0x02
 215 #define PCIS_BASEPERIPH_RTC     0x03
 216 #define PCIS_BASEPERIPH_OTHER   0x80
 217
 218 #define PCIC_INPUTDEV   0x09
 219 #define PCIS_INPUTDEV_KEYBOARD  0x00
 220 #define PCIS_INPUTDEV_DIGITIZER 0x01
 221 #define PCIS_INPUTDEV_MOUSE     0x02
 222 #define PCIS_INPUTDEV_OTHER     0x80
 223
 224 #define PCIC_DOCKING    0x0a
 225 #define PCIS_DOCKING_GENERIC    0x00
 226 #define PCIS_DOCKING_OTHER      0x80
 227
 228 #define PCIC_PROCESSOR  0x0b
 229 #define PCIS_PROCESSOR_386      0x00
 230 #define PCIS_PROCESSOR_486      0x01
 231 #define PCIS_PROCESSOR_PENTIUM  0x02
 232 #define PCIS_PROCESSOR_ALPHA    0x10
 233 #define PCIS_PROCESSOR_POWERPC  0x20
 234 #define PCIS_PROCESSOR_COPROC   0x40
 235
 236 #define PCIC_SERIALBUS  0x0c
 237 #define PCIS_SERIALBUS_FW       0x00
 238 #define PCIS_SERIALBUS_ACCESS   0x01
 239 #define PCIS_SERIALBUS_SSA      0x02
 240 #define PCIS_SERIALBUS_USB      0x03
 241 #define PCIS_SERIALBUS_FC       0x04
 242 #define PCIS_SERIALBUS_SMBUS    0x05
 243
 244 #define PCIC_OTHER      0xff
 245
 246 /* PCI power manangement */
 247
 248 #define PCIR_POWER_CAP          0x2
 249 #define PCIM_PCAP_SPEC                  0x0007
 250 #define PCIM_PCAP_PMEREQCLK             0x0008
 251 #define PCIM_PCAP_PMEREQPWR             0x0010
 252 #define PCIM_PCAP_DEVSPECINIT           0x0020
 253 #define PCIM_PCAP_DYNCLOCK              0x0040
 254 #define PCIM_PCAP_SECCLOCK              0x00c0
 255 #define PCIM_PCAP_CLOCKMASK             0x00c0
 256 #define PCIM_PCAP_REQFULLCLOCK          0x0100
 257 #define PCIM_PCAP_D1SUPP                0x0200
 258 #define PCIM_PCAP_D2SUPP                0x0400
 259 #define PCIM_PCAP_D0PME                 0x1000
 260 #define PCIM_PCAP_D1PME                 0x2000
 261 #define PCIM_PCAP_D2PME                 0x4000
 262
 263 #define PCIR_POWER_STATUS       0x4
 264 #define PCIM_PSTAT_D0                   0x0000
 265 #define PCIM_PSTAT_D1                   0x0001
 266 #define PCIM_PSTAT_D2                   0x0002
 267 #define PCIM_PSTAT_D3                   0x0003
 268 #define PCIM_PSTAT_DMASK                0x0003
 269 #define PCIM_PSTAT_REPENABLE            0x0010
 270 #define PCIM_PSTAT_PMEENABLE            0x0100
 271 #define PCIM_PSTAT_D0POWER              0x0000
 272 #define PCIM_PSTAT_D1POWER              0x0200
 273 #define PCIM_PSTAT_D2POWER              0x0400
 274 #define PCIM_PSTAT_D3POWER              0x0600
 275 #define PCIM_PSTAT_D0HEAT               0x0800
 276 #define PCIM_PSTAT_D1HEAT               0x1000
 277 #define PCIM_PSTAT_D2HEAT               0x1200
 278 #define PCIM_PSTAT_D3HEAT               0x1400
 279 #define PCIM_PSTAT_DATAUNKN             0x0000
 280 #define PCIM_PSTAT_DATADIV10            0x2000
 281 #define PCIM_PSTAT_DATADIV100           0x4000
 282 #define PCIM_PSTAT_DATADIV1000          0x6000
 283 #define PCIM_PSTAT_DATADIVMASK          0x6000
 284 #define PCIM_PSTAT_PME                  0x8000
 285
 286 #define PCIR_POWER_PMCSR        0x6
 287 #define PCIM_PMCSR_DCLOCK               0x10
 288 #define PCIM_PMCSR_B2SUPP               0x20
 289 #define PCIM_BMCSR_B3SUPP               0x40
 290 #define PCIM_BMCSR_BPCE                 0x80
 291
 292 #define PCIR_POWER_DATA         0x7
 293
 294 /* PCI-X definitions */
 295 #define PCIXR_COMMAND   0x96
 296 #define PCIXR_DEVADDR   0x98
 297 #define PCIXM_DEVADDR_FNUM      0x0003  /* Function Number */
 298 #define PCIXM_DEVADDR_DNUM      0x00F8  /* Device Number */
 299 #define PCIXM_DEVADDR_BNUM      0xFF00  /* Bus Number */
 300 #define PCIXR_STATUS    0x9A
 301 #define PCIXM_STATUS_64BIT      0x0001  /* Active 64bit connection to device. */
 302 #define PCIXM_STATUS_133CAP     0x0002  /* Device is 133MHz capable */
 303 #define PCIXM_STATUS_SCDISC     0x0004  /* Split Completion Discarded */
 304 #define PCIXM_STATUS_UNEXPSC    0x0008  /* Unexpected Split Completion */
 305 #define PCIXM_STATUS_CMPLEXDEV  0x0010  /* Device Complexity (set == bridge) */
 306 #define PCIXM_STATUS_MAXMRDBC   0x0060  /* Maximum Burst Read Count */
 307 #define PCIXM_STATUS_MAXSPLITS  0x0380  /* Maximum Split Transactions */
 308 #define PCIXM_STATUS_MAXCRDS    0x1C00  /* Maximum Cumulative Read Size */
 309 #define PCIXM_STATUS_RCVDSCEM   0x2000  /* Received a Split Comp w/Error msg */
 310
 311 /* some PCI vendor definitions (only used to identify ancient devices !!! */
 312
 313 #define PCIV_INTEL      0x8086
 314
 315 #define PCID_INTEL_SATURN       0x0483
 316 #define PCID_INTEL_ORION        0x84c4
 317
 318 /* for compatibility to FreeBSD-2.2 version of PCI code */
 319
 320 #ifdef PCI_COMPAT
 321
 322 #define PCI_ID_REG              0x00
 323 #define PCI_COMMAND_STATUS_REG  0x04
 324 #define PCI_COMMAND_IO_ENABLE           0x00000001
 325 #define PCI_COMMAND_MEM_ENABLE          0x00000002
 326 #define PCI_CLASS_REG           0x08
 327 #define PCI_CLASS_MASK                  0xff000000
 328 #define PCI_SUBCLASS_MASK               0x00ff0000
 329 #define PCI_REVISION_MASK               0x000000ff
 330 #define PCI_CLASS_PREHISTORIC           0x00000000
 331 #define PCI_SUBCLASS_PREHISTORIC_VGA            0x00010000
 332 #define PCI_CLASS_MASS_STORAGE          0x01000000
 333 #define PCI_CLASS_DISPLAY               0x03000000
 334 #define PCI_SUBCLASS_DISPLAY_VGA                0x00000000
 335 #define PCI_CLASS_BRIDGE                0x06000000
 336 #define PCI_MAP_REG_START       0x10
 337 #define PCI_MAP_REG_END         0x28
 338 #define PCI_MAP_IO                      0x00000001
 339 #define PCI_INTERRUPT_REG       0x3c
 340
 341 #endif /* PCI_COMPAT */