sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine_base/apic/lapic.h>
  39 #include <machine_base/apic/ioapic.h>
  40 #include <machine_base/apic/ioapic_abi.h>
  41 #include <machine/segments.h>
  42 #include <sys/thread2.h>
  43
  44 #include <machine/intr_machdep.h>
  45
  46 volatile lapic_t        *lapic;
  47
  48 static void     lapic_timer_calibrate(void);
  49 static void     lapic_timer_set_divisor(int);
  50 static void     lapic_timer_fixup_handler(void *);
  51 static void     lapic_timer_restart_handler(void *);
  52
  53 void            lapic_timer_process(void);
  54 void            lapic_timer_process_frame(struct intrframe *);
  55
  56 static int      lapic_timer_enable = 1;
  57 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  58
  59 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  60 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  61 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  62 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  63
  64 static struct cputimer_intr lapic_cputimer_intr = {
  65         .freq = 0,
  66         .reload = lapic_timer_intr_reload,
  67         .enable = lapic_timer_intr_enable,
  68         .config = cputimer_intr_default_config,
  69         .restart = lapic_timer_intr_restart,
  70         .pmfixup = lapic_timer_intr_pmfixup,
  71         .initclock = cputimer_intr_default_initclock,
  72         .next = SLIST_ENTRY_INITIALIZER,
  73         .name = "lapic",
  74         .type = CPUTIMER_INTR_LAPIC,
  75         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  76         .caps = CPUTIMER_INTR_CAP_NONE
  77 };
  78
  79 static int              lapic_timer_divisor_idx = -1;
  80 static const uint32_t   lapic_timer_divisors[] = {
  81         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  82         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  83 };
  84 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  85
  86 /*
  87  * APIC ID <-> CPU ID mapping structures.
  88  */
  89 int     cpu_id_to_apic_id[NAPICID];
  90 int     apic_id_to_cpu_id[NAPICID];
  91
  92 /*
  93  * Enable LAPIC, configure interrupts.
  94  */
  95 void
  96 lapic_init(boolean_t bsp)
  97 {
  98         uint32_t timer;
  99         u_int   temp;
 100
 101         /*
 102          * Install vectors
 103          *
 104          * Since IDT is shared between BSP and APs, these vectors
 105          * only need to be installed once; we do it on BSP.
 106          */
 107         if (bsp) {
 108                 /* Install a 'Spurious INTerrupt' vector */
 109                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 110                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 111
 112                 /* Install an inter-CPU IPI for TLB invalidation */
 113                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 114                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 115
 116                 /* Install an inter-CPU IPI for IPIQ messaging */
 117                 setidt(XIPIQ_OFFSET, Xipiq,
 118                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 119
 120                 /* Install a timer vector */
 121                 setidt(XTIMER_OFFSET, Xtimer,
 122                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 123
 124                 /* Install an inter-CPU IPI for CPU stop/restart */
 125                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 126                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 127         }
 128
 129         /*
 130          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 131          * aggregate interrupt input from the 8259.  The INTA cycle
 132          * will be routed to the external controller (the 8259) which
 133          * is expected to supply the vector.
 134          *
 135          * Must be setup edge triggered, active high.
 136          *
 137          * Disable LINT0 on BSP, if I/O APIC is enabled.
 138          *
 139          * Disable LINT0 on the APs.  It doesn't matter what delivery
 140          * mode we use because we leave it masked.
 141          */
 142         temp = lapic->lvt_lint0;
 143         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 144                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 145         if (bsp) {
 146                 temp |= APIC_LVT_DM_EXTINT;
 147                 if (ioapic_enable)
 148                         temp |= APIC_LVT_MASKED;
 149         } else {
 150                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 151         }
 152         lapic->lvt_lint0 = temp;
 153
 154         /*
 155          * Setup LINT1 as NMI.
 156          *
 157          * Must be setup edge trigger, active high.
 158          *
 159          * Enable LINT1 on BSP, if I/O APIC is enabled.
 160          *
 161          * Disable LINT1 on the APs.
 162          */
 163         temp = lapic->lvt_lint1;
 164         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 165                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 166         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 167         if (bsp && ioapic_enable)
 168                 temp &= ~APIC_LVT_MASKED;
 169         lapic->lvt_lint1 = temp;
 170
 171         /*
 172          * Mask the LAPIC error interrupt, LAPIC performance counter
 173          * interrupt.
 174          */
 175         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 176         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 177
 178         /*
 179          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 180          */
 181         timer = lapic->lvt_timer;
 182         timer &= ~APIC_LVTT_VECTOR;
 183         timer |= XTIMER_OFFSET;
 184         timer |= APIC_LVTT_MASKED;
 185         lapic->lvt_timer = timer;
 186
 187         /*
 188          * Set the Task Priority Register as needed.   At the moment allow
 189          * interrupts on all cpus (the APs will remain CLId until they are
 190          * ready to deal).
 191          */
 192         temp = lapic->tpr;
 193         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 194         lapic->tpr = temp;
 195
 196         /*
 197          * Enable the LAPIC
 198          */
 199         temp = lapic->svr;
 200         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 201         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 202
 203         /*
 204          * Set the spurious interrupt vector.  The low 4 bits of the vector
 205          * must be 1111.
 206          */
 207         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 208                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 209         temp &= ~APIC_SVR_VECTOR;
 210         temp |= XSPURIOUSINT_OFFSET;
 211
 212         lapic->svr = temp;
 213
 214         /*
 215          * Pump out a few EOIs to clean out interrupts that got through
 216          * before we were able to set the TPR.
 217          */
 218         lapic->eoi = 0;
 219         lapic->eoi = 0;
 220         lapic->eoi = 0;
 221
 222         if (bsp) {
 223                 lapic_timer_calibrate();
 224                 if (lapic_timer_enable) {
 225                         cputimer_intr_register(&lapic_cputimer_intr);
 226                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 227                 }
 228         } else {
 229                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 230         }
 231
 232         if (bootverbose)
 233                 apic_dump("apic_initialize()");
 234 }
 235
 236 static void
 237 lapic_timer_set_divisor(int divisor_idx)
 238 {
 239         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 240         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 241 }
 242
 243 static void
 244 lapic_timer_oneshot(u_int count)
 245 {
 246         uint32_t value;
 247
 248         value = lapic->lvt_timer;
 249         value &= ~APIC_LVTT_PERIODIC;
 250         lapic->lvt_timer = value;
 251         lapic->icr_timer = count;
 252 }
 253
 254 static void
 255 lapic_timer_oneshot_quick(u_int count)
 256 {
 257         lapic->icr_timer = count;
 258 }
 259
 260 static void
 261 lapic_timer_calibrate(void)
 262 {
 263         sysclock_t value;
 264
 265         /* Try to calibrate the local APIC timer. */
 266         for (lapic_timer_divisor_idx = 0;
 267              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 268              lapic_timer_divisor_idx++) {
 269                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 270                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 271                 DELAY(2000000);
 272                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 273                 if (value != APIC_TIMER_MAX_COUNT)
 274                         break;
 275         }
 276         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 277                 panic("lapic: no proper timer divisor?!\n");
 278         lapic_cputimer_intr.freq = value / 2;
 279
 280         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 281                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 282 }
 283
 284 static void
 285 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 286 {
 287         sysclock_t count;
 288
 289         gd->gd_timer_running = 0;
 290
 291         count = sys_cputimer->count();
 292         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 293                 systimer_intr(&count, 0, frame);
 294 }
 295
 296 void
 297 lapic_timer_process(void)
 298 {
 299         lapic_timer_process_oncpu(mycpu, NULL);
 300 }
 301
 302 void
 303 lapic_timer_process_frame(struct intrframe *frame)
 304 {
 305         lapic_timer_process_oncpu(mycpu, frame);
 306 }
 307
 308 static void
 309 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 310 {
 311         struct globaldata *gd = mycpu;
 312
 313         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 314         if (reload < 2)
 315                 reload = 2;
 316
 317         if (gd->gd_timer_running) {
 318                 if (reload < lapic->ccr_timer)
 319                         lapic_timer_oneshot_quick(reload);
 320         } else {
 321                 gd->gd_timer_running = 1;
 322                 lapic_timer_oneshot_quick(reload);
 323         }
 324 }
 325
 326 static void
 327 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 328 {
 329         uint32_t timer;
 330
 331         timer = lapic->lvt_timer;
 332         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 333         lapic->lvt_timer = timer;
 334
 335         lapic_timer_fixup_handler(NULL);
 336 }
 337
 338 static void
 339 lapic_timer_fixup_handler(void *arg)
 340 {
 341         int *started = arg;
 342
 343         if (started != NULL)
 344                 *started = 0;
 345
 346         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 347                 /*
 348                  * Detect the presence of C1E capability mostly on latest
 349                  * dual-cores (or future) k8 family.  This feature renders
 350                  * the local APIC timer dead, so we disable it by reading
 351                  * the Interrupt Pending Message register and clearing both
 352                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 353                  *
 354                  * Reference:
 355                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 356                  *    Family 0Fh Processors"
 357                  *   #32559 revision 3.00
 358                  */
 359                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 360                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 361                         uint64_t msr;
 362
 363                         msr = rdmsr(0xc0010055);
 364                         if (msr & 0x18000000) {
 365                                 struct globaldata *gd = mycpu;
 366
 367                                 kprintf("cpu%d: AMD C1E detected\n",
 368                                         gd->gd_cpuid);
 369                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 370
 371                                 /*
 372                                  * We are kinda stalled;
 373                                  * kick start again.
 374                                  */
 375                                 gd->gd_timer_running = 1;
 376                                 lapic_timer_oneshot_quick(2);
 377
 378                                 if (started != NULL)
 379                                         *started = 1;
 380                         }
 381                 }
 382         }
 383 }
 384
 385 static void
 386 lapic_timer_restart_handler(void *dummy __unused)
 387 {
 388         int started;
 389
 390         lapic_timer_fixup_handler(&started);
 391         if (!started) {
 392                 struct globaldata *gd = mycpu;
 393
 394                 gd->gd_timer_running = 1;
 395                 lapic_timer_oneshot_quick(2);
 396         }
 397 }
 398
 399 /*
 400  * This function is called only by ACPI-CA code currently:
 401  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 402  *   module controls PM.  So once ACPI-CA is attached, we try
 403  *   to apply the fixup to prevent LAPIC timer from hanging.
 404  */
 405 static void
 406 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 407 {
 408         lwkt_send_ipiq_mask(smp_active_mask,
 409                             lapic_timer_fixup_handler, NULL);
 410 }
 411
 412 static void
 413 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 414 {
 415         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 416 }
 417
 418
 419 /*
 420  * dump contents of local APIC registers
 421  */
 422 void
 423 apic_dump(char* str)
 424 {
 425         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 426         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 427                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 428 }
 429
 430 /*
 431  * Inter Processor Interrupt functions.
 432  */
 433
 434 /*
 435  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 436  *
 437  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 438  *  vector is any valid SYSTEM INT vector
 439  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 440  *
 441  * A backlog of requests can create a deadlock between cpus.  To avoid this
 442  * we have to be able to accept IPIs at the same time we are trying to send
 443  * them.  The critical section prevents us from attempting to send additional
 444  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 445  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 446  * to occur but fortunately it does not happen too often.
 447  */
 448 int
 449 apic_ipi(int dest_type, int vector, int delivery_mode)
 450 {
 451         u_long  icr_lo;
 452
 453         crit_enter();
 454         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 455             unsigned int eflags = read_eflags();
 456             cpu_enable_intr();
 457             DEBUG_PUSH_INFO("apic_ipi");
 458             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 459                 lwkt_process_ipiq();
 460             }
 461             DEBUG_POP_INFO();
 462             write_eflags(eflags);
 463         }
 464
 465         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 466                 delivery_mode | vector;
 467         lapic->icr_lo = icr_lo;
 468         crit_exit();
 469         return 0;
 470 }
 471
 472 void
 473 single_apic_ipi(int cpu, int vector, int delivery_mode)
 474 {
 475         u_long  icr_lo;
 476         u_long  icr_hi;
 477
 478         crit_enter();
 479         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 480             unsigned int eflags = read_eflags();
 481             cpu_enable_intr();
 482             DEBUG_PUSH_INFO("single_apic_ipi");
 483             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 484                 lwkt_process_ipiq();
 485             }
 486             DEBUG_POP_INFO();
 487             write_eflags(eflags);
 488         }
 489         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 490         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 491         lapic->icr_hi = icr_hi;
 492
 493         /* build ICR_LOW */
 494         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 495             | APIC_DEST_DESTFLD | delivery_mode | vector;
 496
 497         /* write APIC ICR */
 498         lapic->icr_lo = icr_lo;
 499         crit_exit();
 500 }
 501
 502 #if 0
 503
 504 /*
 505  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 506  *
 507  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 508  * to the target, and the scheduler does not 'poll' for IPI messages.
 509  */
 510 int
 511 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 512 {
 513         u_long  icr_lo;
 514         u_long  icr_hi;
 515
 516         crit_enter();
 517         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 518             crit_exit();
 519             return(0);
 520         }
 521         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 522         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 523         lapic->icr_hi = icr_hi;
 524
 525         /* build IRC_LOW */
 526         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 527             | APIC_DEST_DESTFLD | delivery_mode | vector;
 528
 529         /* write APIC ICR */
 530         lapic->icr_lo = icr_lo;
 531         crit_exit();
 532         return(1);
 533 }
 534
 535 #endif
 536
 537 /*
 538  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 539  *
 540  * target is a bitmask of destination cpus.  Vector is any
 541  * valid system INT vector.  Delivery mode may be either
 542  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 543  */
 544 void
 545 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 546 {
 547         crit_enter();
 548         while (target) {
 549                 int n = BSFCPUMASK(target);
 550                 target &= ~CPUMASK(n);
 551                 single_apic_ipi(n, vector, delivery_mode);
 552         }
 553         crit_exit();
 554 }
 555
 556 /*
 557  * Timer code, in development...
 558  *  - suggested by rgrimes@gndrsh.aac.dev.com
 559  */
 560 int
 561 get_apic_timer_frequency(void)
 562 {
 563         return(lapic_cputimer_intr.freq);
 564 }
 565
 566 /*
 567  * Load a 'downcount time' in uSeconds.
 568  */
 569 void
 570 set_apic_timer(int us)
 571 {
 572         u_int count;
 573
 574         /*
 575          * When we reach here, lapic timer's frequency
 576          * must have been calculated as well as the
 577          * divisor (lapic.dcr_timer is setup during the
 578          * divisor calculation).
 579          */
 580         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 581                  lapic_timer_divisor_idx >= 0);
 582
 583         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 584         lapic_timer_oneshot(count);
 585 }
 586
 587
 588 /*
 589  * Read remaining time in timer.
 590  */
 591 int
 592 read_apic_timer(void)
 593 {
 594 #if 0
 595         /** XXX FIXME: we need to return the actual remaining time,
 596          *         for now we just return the remaining count.
 597          */
 598 #else
 599         return lapic->ccr_timer;
 600 #endif
 601 }
 602
 603
 604 /*
 605  * Spin-style delay, set delay time in uS, spin till it drains.
 606  */
 607 void
 608 u_sleep(int count)
 609 {
 610         set_apic_timer(count);
 611         while (read_apic_timer())
 612                  /* spin */ ;
 613 }
 614
 615 int
 616 lapic_unused_apic_id(int start)
 617 {
 618         int i;
 619
 620         for (i = start; i < NAPICID; ++i) {
 621                 if (APICID_TO_CPUID(i) == -1)
 622                         return i;
 623         }
 624         return NAPICID;
 625 }
 626
 627 void
 628 lapic_map(vm_offset_t lapic_addr)
 629 {
 630         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 631
 632         kprintf("lapic: at %p\n", (void *)lapic_addr);
 633 }
 634
 635 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 636         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 637
 638 int
 639 lapic_config(void)
 640 {
 641         struct lapic_enumerator *e;
 642         int error, i, enable, ap_max;
 643
 644         for (i = 0; i < NAPICID; ++i)
 645                 APICID_TO_CPUID(i) = -1;
 646
 647         enable = 1;
 648         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 649         if (!enable) {
 650                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 651                 return ENXIO;
 652         }
 653
 654         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 655                 error = e->lapic_probe(e);
 656                 if (!error)
 657                         break;
 658         }
 659         if (e == NULL) {
 660                 kprintf("LAPIC: Can't find LAPIC\n");
 661                 return ENXIO;
 662         }
 663
 664         e->lapic_enumerate(e);
 665
 666         ap_max = MAXCPU - 1;
 667         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 668         if (ap_max > MAXCPU - 1)
 669                 ap_max = MAXCPU - 1;
 670
 671         if (mp_naps > ap_max) {
 672                 kprintf("LAPIC: Warning use only %d out of %d "
 673                         "available APs\n",
 674                         ap_max, mp_naps);
 675                 mp_naps = ap_max;
 676         }
 677
 678         return 0;
 679 }
 680
 681 void
 682 lapic_enumerator_register(struct lapic_enumerator *ne)
 683 {
 684         struct lapic_enumerator *e;
 685
 686         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 687                 if (e->lapic_prio < ne->lapic_prio) {
 688                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 689                         return;
 690                 }
 691         }
 692         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 693 }
 694
 695 void
 696 lapic_set_cpuid(int cpu_id, int apic_id)
 697 {
 698         CPUID_TO_APICID(cpu_id) = apic_id;
 699         APICID_TO_CPUID(apic_id) = cpu_id;
 700 }
 701
 702 void
 703 lapic_fixup_noioapic(void)
 704 {
 705         u_int   temp;
 706
 707         /* Only allowed on BSP */
 708         KKASSERT(mycpuid == 0);
 709         KKASSERT(!ioapic_enable);
 710
 711         temp = lapic->lvt_lint0;
 712         temp &= ~APIC_LVT_MASKED;
 713         lapic->lvt_lint0 = temp;
 714
 715         temp = lapic->lvt_lint1;
 716         temp |= APIC_LVT_MASKED;
 717         lapic->lvt_lint1 = temp;
 718 }