sys/dev/drm/radeon/r600_hdmi.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Christian König.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Christian König
  25  */
  26 #include <linux/hdmi.h>
  27 #include <drm/drmP.h>
  28 #include <uapi_drm/radeon_drm.h>
  29 #include "radeon.h"
  30 #include "radeon_asic.h"
  31 #include "r600d.h"
  32 #include "atom.h"
  33
  34 /*
  35  * HDMI color format
  36  */
  37 enum r600_hdmi_color_format {
  38         RGB = 0,
  39         YCC_422 = 1,
  40         YCC_444 = 2
  41 };
  42
  43 /*
  44  * IEC60958 status bits
  45  */
  46 enum r600_hdmi_iec_status_bits {
  47         AUDIO_STATUS_DIG_ENABLE   = 0x01,
  48         AUDIO_STATUS_V            = 0x02,
  49         AUDIO_STATUS_VCFG         = 0x04,
  50         AUDIO_STATUS_EMPHASIS     = 0x08,
  51         AUDIO_STATUS_COPYRIGHT    = 0x10,
  52         AUDIO_STATUS_NONAUDIO     = 0x20,
  53         AUDIO_STATUS_PROFESSIONAL = 0x40,
  54         AUDIO_STATUS_LEVEL        = 0x80
  55 };
  56
  57 static const struct radeon_hdmi_acr r600_hdmi_predefined_acr[] = {
  58     /*       32kHz        44.1kHz       48kHz    */
  59     /* Clock      N     CTS      N     CTS      N     CTS */
  60     {  25174,  4576,  28125,  7007,  31250,  6864,  28125 }, /*  25,20/1.001 MHz */
  61     {  25200,  4096,  25200,  6272,  28000,  6144,  25200 }, /*  25.20       MHz */
  62     {  27000,  4096,  27000,  6272,  30000,  6144,  27000 }, /*  27.00       MHz */
  63     {  27027,  4096,  27027,  6272,  30030,  6144,  27027 }, /*  27.00*1.001 MHz */
  64     {  54000,  4096,  54000,  6272,  60000,  6144,  54000 }, /*  54.00       MHz */
  65     {  54054,  4096,  54054,  6272,  60060,  6144,  54054 }, /*  54.00*1.001 MHz */
  66     {  74175, 11648, 210937, 17836, 234375, 11648, 140625 }, /*  74.25/1.001 MHz */
  67     {  74250,  4096,  74250,  6272,  82500,  6144,  74250 }, /*  74.25       MHz */
  68     { 148351, 11648, 421875,  8918, 234375,  5824, 140625 }, /* 148.50/1.001 MHz */
  69     { 148500,  4096, 148500,  6272, 165000,  6144, 148500 }, /* 148.50       MHz */
  70     {      0,  4096,      0,  6272,      0,  6144,      0 }  /* Other */
  71 };
  72
  73 /*
  74  * calculate CTS value if it's not found in the table
  75  */
  76 static void r600_hdmi_calc_cts(uint32_t clock, int *CTS, int N, int freq)
  77 {
  78         if (*CTS == 0)
  79                 *CTS = clock * N / (128 * freq) * 1000;
  80         DRM_DEBUG("Using ACR timing N=%d CTS=%d for frequency %d\n",
  81                   N, *CTS, freq);
  82 }
  83
  84 struct radeon_hdmi_acr r600_hdmi_acr(uint32_t clock)
  85 {
  86         struct radeon_hdmi_acr res;
  87         u8 i;
  88
  89         for (i = 0; r600_hdmi_predefined_acr[i].clock != clock &&
  90              r600_hdmi_predefined_acr[i].clock != 0; i++)
  91                 ;
  92         res = r600_hdmi_predefined_acr[i];
  93
  94         /* In case some CTS are missing */
  95         r600_hdmi_calc_cts(clock, &res.cts_32khz, res.n_32khz, 32000);
  96         r600_hdmi_calc_cts(clock, &res.cts_44_1khz, res.n_44_1khz, 44100);
  97         r600_hdmi_calc_cts(clock, &res.cts_48khz, res.n_48khz, 48000);
  98
  99         return res;
 100 }
 101
 102 /*
 103  * update the N and CTS parameters for a given pixel clock rate
 104  */
 105 static void r600_hdmi_update_ACR(struct drm_encoder *encoder, uint32_t clock)
 106 {
 107         struct drm_device *dev = encoder->dev;
 108         struct radeon_device *rdev = dev->dev_private;
 109         struct radeon_hdmi_acr acr = r600_hdmi_acr(clock);
 110         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 111         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 112         uint32_t offset = dig->afmt->offset;
 113
 114         WREG32(HDMI0_ACR_32_0 + offset, HDMI0_ACR_CTS_32(acr.cts_32khz));
 115         WREG32(HDMI0_ACR_32_1 + offset, acr.n_32khz);
 116
 117         WREG32(HDMI0_ACR_44_0 + offset, HDMI0_ACR_CTS_44(acr.cts_44_1khz));
 118         WREG32(HDMI0_ACR_44_1 + offset, acr.n_44_1khz);
 119
 120         WREG32(HDMI0_ACR_48_0 + offset, HDMI0_ACR_CTS_48(acr.cts_48khz));
 121         WREG32(HDMI0_ACR_48_1 + offset, acr.n_48khz);
 122 }
 123
 124 /*
 125  * build a HDMI Video Info Frame
 126  */
 127 static void r600_hdmi_update_avi_infoframe(struct drm_encoder *encoder,
 128                                            void *buffer, size_t size)
 129 {
 130         struct drm_device *dev = encoder->dev;
 131         struct radeon_device *rdev = dev->dev_private;
 132         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 133         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 134         uint32_t offset = dig->afmt->offset;
 135         uint8_t *frame = (uint8_t*)buffer + 3;
 136
 137         uint8_t *header = buffer;
 138
 139         WREG32(HDMI0_AVI_INFO0 + offset,
 140                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 141         WREG32(HDMI0_AVI_INFO1 + offset,
 142                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x7] << 24));
 143         WREG32(HDMI0_AVI_INFO2 + offset,
 144                 frame[0x8] | (frame[0x9] << 8) | (frame[0xA] << 16) | (frame[0xB] << 24));
 145         WREG32(HDMI0_AVI_INFO3 + offset,
 146                 frame[0xC] | (frame[0xD] << 8) | (header[1] << 24));
 147 }
 148
 149 /*
 150  * build a Audio Info Frame
 151  */
 152 static void r600_hdmi_update_audio_infoframe(struct drm_encoder *encoder,
 153                                              const void *buffer, size_t size)
 154 {
 155         struct drm_device *dev = encoder->dev;
 156         struct radeon_device *rdev = dev->dev_private;
 157         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 158         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 159         uint32_t offset = dig->afmt->offset;
 160         const u8 *frame = (const u8*)buffer + 3;
 161
 162         WREG32(HDMI0_AUDIO_INFO0 + offset,
 163                 frame[0x0] | (frame[0x1] << 8) | (frame[0x2] << 16) | (frame[0x3] << 24));
 164         WREG32(HDMI0_AUDIO_INFO1 + offset,
 165                 frame[0x4] | (frame[0x5] << 8) | (frame[0x6] << 16) | (frame[0x8] << 24));
 166 }
 167
 168 /*
 169  * test if audio buffer is filled enough to start playing
 170  */
 171 static bool r600_hdmi_is_audio_buffer_filled(struct drm_encoder *encoder)
 172 {
 173         struct drm_device *dev = encoder->dev;
 174         struct radeon_device *rdev = dev->dev_private;
 175         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 176         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 177         uint32_t offset = dig->afmt->offset;
 178
 179         return (RREG32(HDMI0_STATUS + offset) & 0x10) != 0;
 180 }
 181
 182 /*
 183  * have buffer status changed since last call?
 184  */
 185 int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder)
 186 {
 187         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 188         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 189         int status, result;
 190
 191         if (!dig->afmt || !dig->afmt->enabled)
 192                 return 0;
 193
 194         status = r600_hdmi_is_audio_buffer_filled(encoder);
 195         result = dig->afmt->last_buffer_filled_status != status;
 196         dig->afmt->last_buffer_filled_status = status;
 197
 198         return result;
 199 }
 200
 201 /*
 202  * write the audio workaround status to the hardware
 203  */
 204 static void r600_hdmi_audio_workaround(struct drm_encoder *encoder)
 205 {
 206         struct drm_device *dev = encoder->dev;
 207         struct radeon_device *rdev = dev->dev_private;
 208         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 209         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 210         uint32_t offset = dig->afmt->offset;
 211         bool hdmi_audio_workaround = false; /* FIXME */
 212         u32 value;
 213
 214         if (!hdmi_audio_workaround ||
 215             r600_hdmi_is_audio_buffer_filled(encoder))
 216                 value = 0; /* disable workaround */
 217         else
 218                 value = HDMI0_AUDIO_TEST_EN; /* enable workaround */
 219         WREG32_P(HDMI0_AUDIO_PACKET_CONTROL + offset,
 220                  value, ~HDMI0_AUDIO_TEST_EN);
 221 }
 222
 223 void r600_audio_set_dto(struct drm_encoder *encoder, u32 clock)
 224 {
 225         struct drm_device *dev = encoder->dev;
 226         struct radeon_device *rdev = dev->dev_private;
 227         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 228         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 229         u32 base_rate = 24000;
 230         u32 max_ratio = clock / base_rate;
 231         u32 dto_phase;
 232         u32 dto_modulo = clock;
 233         u32 wallclock_ratio;
 234         u32 dto_cntl;
 235
 236         if (!dig || !dig->afmt)
 237                 return;
 238
 239         if (max_ratio >= 8) {
 240                 dto_phase = 192 * 1000;
 241                 wallclock_ratio = 3;
 242         } else if (max_ratio >= 4) {
 243                 dto_phase = 96 * 1000;
 244                 wallclock_ratio = 2;
 245         } else if (max_ratio >= 2) {
 246                 dto_phase = 48 * 1000;
 247                 wallclock_ratio = 1;
 248         } else {
 249                 dto_phase = 24 * 1000;
 250                 wallclock_ratio = 0;
 251         }
 252
 253         /* there are two DTOs selected by DCCG_AUDIO_DTO_SELECT.
 254          * doesn't matter which one you use.  Just use the first one.
 255          */
 256         /* XXX two dtos; generally use dto0 for hdmi */
 257         /* Express [24MHz / target pixel clock] as an exact rational
 258          * number (coefficient of two integer numbers.  DCCG_AUDIO_DTOx_PHASE
 259          * is the numerator, DCCG_AUDIO_DTOx_MODULE is the denominator
 260          */
 261         if (ASIC_IS_DCE3(rdev)) {
 262                 /* according to the reg specs, this should DCE3.2 only, but in
 263                  * practice it seems to cover DCE3.0 as well.
 264                  */
 265                 if (dig->dig_encoder == 0) {
 266                         dto_cntl = RREG32(DCCG_AUDIO_DTO0_CNTL) & ~DCCG_AUDIO_DTO_WALLCLOCK_RATIO_MASK;
 267                         dto_cntl |= DCCG_AUDIO_DTO_WALLCLOCK_RATIO(wallclock_ratio);
 268                         WREG32(DCCG_AUDIO_DTO0_CNTL, dto_cntl);
 269                         WREG32(DCCG_AUDIO_DTO0_PHASE, dto_phase);
 270                         WREG32(DCCG_AUDIO_DTO0_MODULE, dto_modulo);
 271                         WREG32(DCCG_AUDIO_DTO_SELECT, 0); /* select DTO0 */
 272                 } else {
 273                         dto_cntl = RREG32(DCCG_AUDIO_DTO1_CNTL) & ~DCCG_AUDIO_DTO_WALLCLOCK_RATIO_MASK;
 274                         dto_cntl |= DCCG_AUDIO_DTO_WALLCLOCK_RATIO(wallclock_ratio);
 275                         WREG32(DCCG_AUDIO_DTO1_CNTL, dto_cntl);
 276                         WREG32(DCCG_AUDIO_DTO1_PHASE, dto_phase);
 277                         WREG32(DCCG_AUDIO_DTO1_MODULE, dto_modulo);
 278                         WREG32(DCCG_AUDIO_DTO_SELECT, 1); /* select DTO1 */
 279                 }
 280         } else {
 281                 /* according to the reg specs, this should be DCE2.0 and DCE3.0 */
 282                 WREG32(AUDIO_DTO, AUDIO_DTO_PHASE(base_rate / 10) |
 283                        AUDIO_DTO_MODULE(clock / 10));
 284         }
 285 }
 286
 287 /*
 288  * update the info frames with the data from the current display mode
 289  */
 290 void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode)
 291 {
 292         struct drm_device *dev = encoder->dev;
 293         struct radeon_device *rdev = dev->dev_private;
 294         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 295         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 296         u8 buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AVI_INFOFRAME_SIZE];
 297         struct hdmi_avi_infoframe frame;
 298         uint32_t offset;
 299         ssize_t err;
 300
 301         if (!dig || !dig->afmt)
 302                 return;
 303
 304         /* Silent, r600_hdmi_enable will raise WARN for us */
 305         if (!dig->afmt->enabled)
 306                 return;
 307         offset = dig->afmt->offset;
 308
 309         r600_audio_set_dto(encoder, mode->clock);
 310
 311         WREG32(HDMI0_VBI_PACKET_CONTROL + offset,
 312                HDMI0_NULL_SEND); /* send null packets when required */
 313
 314         WREG32(HDMI0_AUDIO_CRC_CONTROL + offset, 0x1000);
 315
 316         if (ASIC_IS_DCE32(rdev)) {
 317                 WREG32(HDMI0_AUDIO_PACKET_CONTROL + offset,
 318                        HDMI0_AUDIO_DELAY_EN(1) | /* default audio delay */
 319                        HDMI0_AUDIO_PACKETS_PER_LINE(3)); /* should be suffient for all audio modes and small enough for all hblanks */
 320                 WREG32(AFMT_AUDIO_PACKET_CONTROL + offset,
 321                        AFMT_AUDIO_SAMPLE_SEND | /* send audio packets */
 322                        AFMT_60958_CS_UPDATE); /* allow 60958 channel status fields to be updated */
 323         } else {
 324                 WREG32(HDMI0_AUDIO_PACKET_CONTROL + offset,
 325                        HDMI0_AUDIO_SAMPLE_SEND | /* send audio packets */
 326                        HDMI0_AUDIO_DELAY_EN(1) | /* default audio delay */
 327                        HDMI0_AUDIO_PACKETS_PER_LINE(3) | /* should be suffient for all audio modes and small enough for all hblanks */
 328                        HDMI0_60958_CS_UPDATE); /* allow 60958 channel status fields to be updated */
 329         }
 330
 331         WREG32(HDMI0_ACR_PACKET_CONTROL + offset,
 332                HDMI0_ACR_AUTO_SEND | /* allow hw to sent ACR packets when required */
 333                HDMI0_ACR_SOURCE); /* select SW CTS value */
 334
 335         WREG32(HDMI0_VBI_PACKET_CONTROL + offset,
 336                HDMI0_NULL_SEND | /* send null packets when required */
 337                HDMI0_GC_SEND | /* send general control packets */
 338                HDMI0_GC_CONT); /* send general control packets every frame */
 339
 340         /* TODO: HDMI0_AUDIO_INFO_UPDATE */
 341         WREG32(HDMI0_INFOFRAME_CONTROL0 + offset,
 342                HDMI0_AVI_INFO_SEND | /* enable AVI info frames */
 343                HDMI0_AVI_INFO_CONT | /* send AVI info frames every frame/field */
 344                HDMI0_AUDIO_INFO_SEND | /* enable audio info frames (frames won't be set until audio is enabled) */
 345                HDMI0_AUDIO_INFO_CONT); /* send audio info frames every frame/field */
 346
 347         WREG32(HDMI0_INFOFRAME_CONTROL1 + offset,
 348                HDMI0_AVI_INFO_LINE(2) | /* anything other than 0 */
 349                HDMI0_AUDIO_INFO_LINE(2)); /* anything other than 0 */
 350
 351         WREG32(HDMI0_GC + offset, 0); /* unset HDMI0_GC_AVMUTE */
 352
 353         err = drm_hdmi_avi_infoframe_from_display_mode(&frame, mode);
 354         if (err < 0) {
 355                 DRM_ERROR("failed to setup AVI infoframe: %zd\n", err);
 356                 return;
 357         }
 358
 359         err = hdmi_avi_infoframe_pack(&frame, buffer, sizeof(buffer));
 360         if (err < 0) {
 361                 DRM_ERROR("failed to pack AVI infoframe: %zd\n", err);
 362                 return;
 363         }
 364
 365         r600_hdmi_update_avi_infoframe(encoder, buffer, sizeof(buffer));
 366         r600_hdmi_update_ACR(encoder, mode->clock);
 367
 368         /* it's unknown what these bits do excatly, but it's indeed quite useful for debugging */
 369         WREG32(HDMI0_RAMP_CONTROL0 + offset, 0x00FFFFFF);
 370         WREG32(HDMI0_RAMP_CONTROL1 + offset, 0x007FFFFF);
 371         WREG32(HDMI0_RAMP_CONTROL2 + offset, 0x00000001);
 372         WREG32(HDMI0_RAMP_CONTROL3 + offset, 0x00000001);
 373
 374         r600_hdmi_audio_workaround(encoder);
 375 }
 376
 377 /*
 378  * update settings with current parameters from audio engine
 379  */
 380 void r600_hdmi_update_audio_settings(struct drm_encoder *encoder)
 381 {
 382         struct drm_device *dev = encoder->dev;
 383         struct radeon_device *rdev = dev->dev_private;
 384         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 385         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 386         struct r600_audio audio = r600_audio_status(rdev);
 387         uint8_t buffer[HDMI_INFOFRAME_HEADER_SIZE + HDMI_AUDIO_INFOFRAME_SIZE];
 388         struct hdmi_audio_infoframe frame;
 389         uint32_t offset;
 390         uint32_t iec;
 391         ssize_t err;
 392
 393         if (!dig->afmt || !dig->afmt->enabled)
 394                 return;
 395         offset = dig->afmt->offset;
 396
 397         DRM_DEBUG("%s with %d channels, %d Hz sampling rate, %d bits per sample,\n",
 398                  r600_hdmi_is_audio_buffer_filled(encoder) ? "playing" : "stopped",
 399                   audio.channels, audio.rate, audio.bits_per_sample);
 400         DRM_DEBUG("0x%02X IEC60958 status bits and 0x%02X category code\n",
 401                   (int)audio.status_bits, (int)audio.category_code);
 402
 403         iec = 0;
 404         if (audio.status_bits & AUDIO_STATUS_PROFESSIONAL)
 405                 iec |= 1 << 0;
 406         if (audio.status_bits & AUDIO_STATUS_NONAUDIO)
 407                 iec |= 1 << 1;
 408         if (audio.status_bits & AUDIO_STATUS_COPYRIGHT)
 409                 iec |= 1 << 2;
 410         if (audio.status_bits & AUDIO_STATUS_EMPHASIS)
 411                 iec |= 1 << 3;
 412
 413         iec |= HDMI0_60958_CS_CATEGORY_CODE(audio.category_code);
 414
 415         switch (audio.rate) {
 416         case 32000:
 417                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x3);
 418                 break;
 419         case 44100:
 420                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x0);
 421                 break;
 422         case 48000:
 423                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x2);
 424                 break;
 425         case 88200:
 426                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0x8);
 427                 break;
 428         case 96000:
 429                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xa);
 430                 break;
 431         case 176400:
 432                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xc);
 433                 break;
 434         case 192000:
 435                 iec |= HDMI0_60958_CS_SAMPLING_FREQUENCY(0xe);
 436                 break;
 437         }
 438
 439         WREG32(HDMI0_60958_0 + offset, iec);
 440
 441         iec = 0;
 442         switch (audio.bits_per_sample) {
 443         case 16:
 444                 iec |= HDMI0_60958_CS_WORD_LENGTH(0x2);
 445                 break;
 446         case 20:
 447                 iec |= HDMI0_60958_CS_WORD_LENGTH(0x3);
 448                 break;
 449         case 24:
 450                 iec |= HDMI0_60958_CS_WORD_LENGTH(0xb);
 451                 break;
 452         }
 453         if (audio.status_bits & AUDIO_STATUS_V)
 454                 iec |= 0x5 << 16;
 455         WREG32_P(HDMI0_60958_1 + offset, iec, ~0x5000f);
 456
 457         err = hdmi_audio_infoframe_init(&frame);
 458         if (err < 0) {
 459                 DRM_ERROR("failed to setup audio infoframe\n");
 460                 return;
 461         }
 462
 463         frame.channels = audio.channels;
 464
 465         err = hdmi_audio_infoframe_pack(&frame, buffer, sizeof(buffer));
 466         if (err < 0) {
 467                 DRM_ERROR("failed to pack audio infoframe\n");
 468                 return;
 469         }
 470
 471         r600_hdmi_update_audio_infoframe(encoder, buffer, sizeof(buffer));
 472         r600_hdmi_audio_workaround(encoder);
 473 }
 474
 475 /*
 476  * enable the HDMI engine
 477  */
 478 void r600_hdmi_enable(struct drm_encoder *encoder, bool enable)
 479 {
 480         struct drm_device *dev = encoder->dev;
 481         struct radeon_device *rdev = dev->dev_private;
 482         struct radeon_encoder *radeon_encoder = to_radeon_encoder(encoder);
 483         struct radeon_encoder_atom_dig *dig = radeon_encoder->enc_priv;
 484         u32 hdmi = HDMI0_ERROR_ACK;
 485
 486         if (!dig || !dig->afmt)
 487                 return;
 488
 489         /* Silent, r600_hdmi_enable will raise WARN for us */
 490         if (enable && dig->afmt->enabled)
 491                 return;
 492         if (!enable && !dig->afmt->enabled)
 493                 return;
 494
 495         /* Older chipsets require setting HDMI and routing manually */
 496         if (!ASIC_IS_DCE3(rdev)) {
 497                 if (enable)
 498                         hdmi |= HDMI0_ENABLE;
 499                 switch (radeon_encoder->encoder_id) {
 500                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_TMDS1:
 501                         if (enable) {
 502                                 WREG32_OR(AVIVO_TMDSA_CNTL, AVIVO_TMDSA_CNTL_HDMI_EN);
 503                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_TMDSA);
 504                         } else {
 505                                 WREG32_AND(AVIVO_TMDSA_CNTL, ~AVIVO_TMDSA_CNTL_HDMI_EN);
 506                         }
 507                         break;
 508                 case ENCODER_OBJECT_ID_INTERNAL_LVTM1:
 509                         if (enable) {
 510                                 WREG32_OR(AVIVO_LVTMA_CNTL, AVIVO_LVTMA_CNTL_HDMI_EN);
 511                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_LVTMA);
 512                         } else {
 513                                 WREG32_AND(AVIVO_LVTMA_CNTL, ~AVIVO_LVTMA_CNTL_HDMI_EN);
 514                         }
 515                         break;
 516                 case ENCODER_OBJECT_ID_INTERNAL_DDI:
 517                         if (enable) {
 518                                 WREG32_OR(DDIA_CNTL, DDIA_HDMI_EN);
 519                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DDIA);
 520                         } else {
 521                                 WREG32_AND(DDIA_CNTL, ~DDIA_HDMI_EN);
 522                         }
 523                         break;
 524                 case ENCODER_OBJECT_ID_INTERNAL_KLDSCP_DVO1:
 525                         if (enable)
 526                                 hdmi |= HDMI0_STREAM(HDMI0_STREAM_DVOA);
 527                         break;
 528                 default:
 529                         dev_err(rdev->dev, "Invalid encoder for HDMI: 0x%X\n",
 530                                 radeon_encoder->encoder_id);
 531                         break;
 532                 }
 533                 WREG32(HDMI0_CONTROL + dig->afmt->offset, hdmi);
 534         }
 535
 536         if (rdev->irq.installed) {
 537                 /* if irq is available use it */
 538                 /* XXX: shouldn't need this on any asics.  Double check DCE2/3 */
 539                 if (enable)
 540                         radeon_irq_kms_enable_afmt(rdev, dig->afmt->id);
 541                 else
 542                         radeon_irq_kms_disable_afmt(rdev, dig->afmt->id);
 543         }
 544
 545         dig->afmt->enabled = enable;
 546
 547         DRM_DEBUG("%sabling HDMI interface @ 0x%04X for encoder 0x%x\n",
 548                   enable ? "En" : "Dis", dig->afmt->offset, radeon_encoder->encoder_id);
 549 }