sys/dev/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  * $FreeBSD: src/sys/dev/drm2/i915/i915_drv.h,v 1.1 2012/05/22 11:07:44 kib Exp $
  29  */
  30
  31 #ifndef _I915_DRV_H_
  32 #define _I915_DRV_H_
  33
  34 #include <sys/eventhandler.h>
  35
  36 #include <dev/agp/agp_i810.h>
  37 #include "i915_reg.h"
  38 #include "intel_bios.h"
  39 #include "intel_ringbuffer.h"
  40 #include <linux/completion.h>
  41 #include <linux/workqueue.h>
  42
  43 /* General customization:
  44  */
  45
  46 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  47
  48 #define DRIVER_NAME             "i915"
  49 #define DRIVER_DESC             "Intel Graphics"
  50 #define DRIVER_DATE             "20080730"
  51
  52 MALLOC_DECLARE(DRM_I915_GEM);
  53
  54 enum i915_pipe {
  55         PIPE_A = 0,
  56         PIPE_B,
  57         PIPE_C,
  58         I915_MAX_PIPES
  59 };
  60 #define pipe_name(p) ((p) + 'A')
  61 #define I915_NUM_PIPE   2
  62
  63 enum transcoder {
  64         TRANSCODER_A = 0,
  65         TRANSCODER_B,
  66         TRANSCODER_C,
  67         TRANSCODER_EDP = 0xF,
  68 };
  69 #define transcoder_name(t) ((t) + 'A')
  70
  71 enum plane {
  72         PLANE_A = 0,
  73         PLANE_B,
  74         PLANE_C,
  75 };
  76 #define plane_name(p) ((p) + 'A')
  77
  78 enum port {
  79         PORT_A = 0,
  80         PORT_B,
  81         PORT_C,
  82         PORT_D,
  83         PORT_E,
  84         I915_MAX_PORTS
  85 };
  86 #define port_name(p) ((p) + 'A')
  87
  88 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  89
  90 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  91
  92 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
  93         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
  94                 if ((intel_encoder)->base.crtc == (__crtc))
  95
  96 struct intel_pch_pll {
  97         int refcount; /* count of number of CRTCs sharing this PLL */
  98         int active; /* count of number of active CRTCs (i.e. DPMS on) */
  99         bool on; /* is the PLL actually active? Disabled during modeset */
 100         int pll_reg;
 101         int fp0_reg;
 102         int fp1_reg;
 103 };
 104 #define I915_NUM_PLLS 2
 105
 106 struct intel_ddi_plls {
 107         int spll_refcount;
 108         int wrpll1_refcount;
 109         int wrpll2_refcount;
 110 };
 111
 112 /* Interface history:
 113  *
 114  * 1.1: Original.
 115  * 1.2: Add Power Management
 116  * 1.3: Add vblank support
 117  * 1.4: Fix cmdbuffer path, add heap destroy
 118  * 1.5: Add vblank pipe configuration
 119  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 120  *      - Support vertical blank on secondary display pipe
 121  */
 122 #define DRIVER_MAJOR            1
 123 #define DRIVER_MINOR            6
 124 #define DRIVER_PATCHLEVEL       0
 125
 126 #define WATCH_COHERENCY 0
 127 #define WATCH_LISTS     0
 128 #define WATCH_GTT       0
 129
 130 #define I915_GEM_PHYS_CURSOR_0 1
 131 #define I915_GEM_PHYS_CURSOR_1 2
 132 #define I915_GEM_PHYS_OVERLAY_REGS 3
 133 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 134
 135 struct drm_i915_gem_phys_object {
 136         int id;
 137         drm_dma_handle_t *handle;
 138         struct drm_i915_gem_object *cur_obj;
 139 };
 140
 141 struct opregion_header;
 142 struct opregion_acpi;
 143 struct opregion_swsci;
 144 struct opregion_asle;
 145 struct drm_i915_private;
 146
 147 struct intel_opregion {
 148         struct opregion_header __iomem *header;
 149         struct opregion_acpi __iomem *acpi;
 150         struct opregion_swsci __iomem *swsci;
 151         struct opregion_asle __iomem *asle;
 152         void __iomem *vbt;
 153         u32 __iomem *lid_state;
 154 };
 155 #define OPREGION_SIZE            (8*1024)
 156
 157 struct intel_overlay;
 158 struct intel_overlay_error_state;
 159
 160 struct drm_i915_master_private {
 161         drm_local_map_t *sarea;
 162         struct _drm_i915_sarea *sarea_priv;
 163 };
 164 #define I915_FENCE_REG_NONE -1
 165 #define I915_MAX_NUM_FENCES 16
 166 /* 16 fences + sign bit for FENCE_REG_NONE */
 167 #define I915_MAX_NUM_FENCE_BITS 5
 168
 169 struct drm_i915_fence_reg {
 170         struct list_head lru_list;
 171         struct drm_i915_gem_object *obj;
 172         uint32_t setup_seqno;
 173         int pin_count;
 174 };
 175
 176 struct sdvo_device_mapping {
 177         u8 initialized;
 178         u8 dvo_port;
 179         u8 slave_addr;
 180         u8 dvo_wiring;
 181         u8 i2c_pin;
 182         u8 ddc_pin;
 183 };
 184
 185 struct drm_i915_error_state {
 186         u32 eir;
 187         u32 pgtbl_er;
 188         bool waiting[I915_NUM_RINGS];
 189         u32 pipestat[I915_MAX_PIPES];
 190         u32 tail[I915_NUM_RINGS];
 191         u32 head[I915_NUM_RINGS];
 192         u32 ipeir[I915_NUM_RINGS];
 193         u32 ipehr[I915_NUM_RINGS];
 194         u32 instdone[I915_NUM_RINGS];
 195         u32 acthd[I915_NUM_RINGS];
 196         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 197         /* our own tracking of ring head and tail */
 198         u32 cpu_ring_head[I915_NUM_RINGS];
 199         u32 cpu_ring_tail[I915_NUM_RINGS];
 200         u32 error; /* gen6+ */
 201         u32 instpm[I915_NUM_RINGS];
 202         u32 instps[I915_NUM_RINGS];
 203         u32 instdone1;
 204         u32 seqno[I915_NUM_RINGS];
 205         u64 bbaddr;
 206         u32 fault_reg[I915_NUM_RINGS];
 207         u32 done_reg;
 208         u32 faddr[I915_NUM_RINGS];
 209         u64 fence[I915_MAX_NUM_FENCES];
 210         struct timeval time;
 211         struct drm_i915_error_ring {
 212                 struct drm_i915_error_object {
 213                         int page_count;
 214                         u32 gtt_offset;
 215                         u32 *pages[0];
 216                 } *ringbuffer, *batchbuffer;
 217                 struct drm_i915_error_request {
 218                         long jiffies;
 219                         u32 seqno;
 220                         u32 tail;
 221                 } *requests;
 222                 int num_requests;
 223         } ring[I915_NUM_RINGS];
 224         struct drm_i915_error_buffer {
 225                 u32 size;
 226                 u32 name;
 227                 u32 rseqno, wseqno;
 228                 u32 gtt_offset;
 229                 u32 read_domains;
 230                 u32 write_domain;
 231                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 232                 s32 pinned:2;
 233                 u32 tiling:2;
 234                 u32 dirty:1;
 235                 u32 purgeable:1;
 236                 s32 ring:4;
 237                 u32 cache_level:2;
 238         } *active_bo, *pinned_bo;
 239         u32 active_bo_count, pinned_bo_count;
 240         struct intel_overlay_error_state *overlay;
 241         struct intel_display_error_state *display;
 242 };
 243
 244 struct drm_i915_display_funcs {
 245         void (*dpms)(struct drm_crtc *crtc, int mode);
 246         bool (*fbc_enabled)(struct drm_device *dev);
 247         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 248         void (*disable_fbc)(struct drm_device *dev);
 249         int (*get_display_clock_speed)(struct drm_device *dev);
 250         int (*get_fifo_size)(struct drm_device *dev, int plane);
 251         void (*update_wm)(struct drm_device *dev);
 252         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 253                                  uint32_t sprite_width, int pixel_size);
 254         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 255                                  struct drm_display_mode *mode);
 256         int (*crtc_mode_set)(struct drm_crtc *crtc,
 257                              struct drm_display_mode *mode,
 258                              struct drm_display_mode *adjusted_mode,
 259                              int x, int y,
 260                              struct drm_framebuffer *old_fb);
 261         void (*write_eld)(struct drm_connector *connector,
 262                           struct drm_crtc *crtc);
 263         void (*fdi_link_train)(struct drm_crtc *crtc);
 264         void (*init_clock_gating)(struct drm_device *dev);
 265         void (*init_pch_clock_gating)(struct drm_device *dev);
 266         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 267                           struct drm_framebuffer *fb,
 268                           struct drm_i915_gem_object *obj);
 269         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 270         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 271         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 272                             int x, int y);
 273         /* clock updates for mode set */
 274         /* cursor updates */
 275         /* render clock increase/decrease */
 276         /* display clock increase/decrease */
 277         /* pll clock increase/decrease */
 278 };
 279
 280 struct drm_i915_gt_funcs {
 281         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 282         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 283 };
 284
 285 #define DEV_INFO_FLAGS \
 286         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 287         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 288         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 289         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 290         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 291         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 292         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 293         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 294         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 295         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 296         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 297         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 298         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 299         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 300         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 301         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 302         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 303         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 304         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 305         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 306         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 307         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 308         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 309         DEV_INFO_FLAG(has_llc)
 310
 311 struct intel_device_info {
 312         u8 gen;
 313         u8 is_mobile:1;
 314         u8 is_i85x:1;
 315         u8 is_i915g:1;
 316         u8 is_i945gm:1;
 317         u8 is_g33:1;
 318         u8 need_gfx_hws:1;
 319         u8 is_g4x:1;
 320         u8 is_pineview:1;
 321         u8 is_broadwater:1;
 322         u8 is_crestline:1;
 323         u8 is_ivybridge:1;
 324         u8 is_valleyview:1;
 325         u8 has_force_wake:1;
 326         u8 is_haswell:1;
 327         u8 has_fbc:1;
 328         u8 has_pipe_cxsr:1;
 329         u8 has_hotplug:1;
 330         u8 cursor_needs_physical:1;
 331         u8 has_overlay:1;
 332         u8 overlay_needs_physical:1;
 333         u8 supports_tv:1;
 334         u8 has_bsd_ring:1;
 335         u8 has_blt_ring:1;
 336         u8 has_llc:1;
 337 };
 338
 339 #define I915_PPGTT_PD_ENTRIES 512
 340 #define I915_PPGTT_PT_ENTRIES 1024
 341 struct i915_hw_ppgtt {
 342         unsigned num_pd_entries;
 343         vm_page_t *pt_pages;
 344         uint32_t pd_offset;
 345         vm_paddr_t *pt_dma_addr;
 346         vm_paddr_t scratch_page_dma_addr;
 347 };
 348
 349 enum no_fbc_reason {
 350         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 351         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 352         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 353         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 354         FBC_BAD_PLANE, /* fbc not supported on plane */
 355         FBC_NOT_TILED, /* buffer not tiled */
 356         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 357         FBC_MODULE_PARAM,
 358 };
 359
 360 /* defined intel_pm.c */
 361 extern struct lock mchdev_lock;
 362
 363 struct mem_block {
 364         struct mem_block *next;
 365         struct mem_block *prev;
 366         int start;
 367         int size;
 368         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 369 };
 370
 371 struct opregion_header;
 372 struct opregion_acpi;
 373 struct opregion_swsci;
 374 struct opregion_asle;
 375
 376 #define I915_FENCE_REG_NONE -1
 377 #define I915_MAX_NUM_FENCES 16
 378 /* 16 fences + sign bit for FENCE_REG_NONE */
 379 #define I915_MAX_NUM_FENCE_BITS 5
 380
 381 enum intel_pch {
 382         PCH_NONE = 0,   /* No PCH present */
 383         PCH_IBX,        /* Ibexpeak PCH */
 384         PCH_CPT,        /* Cougarpoint PCH */
 385         PCH_LPT,        /* Lynxpoint PCH */
 386 };
 387
 388 enum intel_sbi_destination {
 389         SBI_ICLK,
 390         SBI_MPHY,
 391 };
 392
 393 #define QUIRK_PIPEA_FORCE (1<<0)
 394 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 395 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 396
 397 struct intel_fbdev;
 398 struct intel_fbc_work;
 399
 400 struct intel_gmbus {
 401         u32 force_bit;
 402         u32 reg0;
 403         u32 gpio_reg;
 404         struct drm_i915_private *dev_priv;
 405 };
 406
 407 struct i915_suspend_saved_registers {
 408         u8 saveLBB;
 409         u32 saveDSPACNTR;
 410         u32 saveDSPBCNTR;
 411         u32 saveDSPARB;
 412         u32 savePIPEACONF;
 413         u32 savePIPEBCONF;
 414         u32 savePIPEASRC;
 415         u32 savePIPEBSRC;
 416         u32 saveFPA0;
 417         u32 saveFPA1;
 418         u32 saveDPLL_A;
 419         u32 saveDPLL_A_MD;
 420         u32 saveHTOTAL_A;
 421         u32 saveHBLANK_A;
 422         u32 saveHSYNC_A;
 423         u32 saveVTOTAL_A;
 424         u32 saveVBLANK_A;
 425         u32 saveVSYNC_A;
 426         u32 saveBCLRPAT_A;
 427         u32 saveTRANSACONF;
 428         u32 saveTRANS_HTOTAL_A;
 429         u32 saveTRANS_HBLANK_A;
 430         u32 saveTRANS_HSYNC_A;
 431         u32 saveTRANS_VTOTAL_A;
 432         u32 saveTRANS_VBLANK_A;
 433         u32 saveTRANS_VSYNC_A;
 434         u32 savePIPEASTAT;
 435         u32 saveDSPASTRIDE;
 436         u32 saveDSPASIZE;
 437         u32 saveDSPAPOS;
 438         u32 saveDSPAADDR;
 439         u32 saveDSPASURF;
 440         u32 saveDSPATILEOFF;
 441         u32 savePFIT_PGM_RATIOS;
 442         u32 saveBLC_HIST_CTL;
 443         u32 saveBLC_PWM_CTL;
 444         u32 saveBLC_PWM_CTL2;
 445         u32 saveBLC_CPU_PWM_CTL;
 446         u32 saveBLC_CPU_PWM_CTL2;
 447         u32 saveFPB0;
 448         u32 saveFPB1;
 449         u32 saveDPLL_B;
 450         u32 saveDPLL_B_MD;
 451         u32 saveHTOTAL_B;
 452         u32 saveHBLANK_B;
 453         u32 saveHSYNC_B;
 454         u32 saveVTOTAL_B;
 455         u32 saveVBLANK_B;
 456         u32 saveVSYNC_B;
 457         u32 saveBCLRPAT_B;
 458         u32 saveTRANSBCONF;
 459         u32 saveTRANS_HTOTAL_B;
 460         u32 saveTRANS_HBLANK_B;
 461         u32 saveTRANS_HSYNC_B;
 462         u32 saveTRANS_VTOTAL_B;
 463         u32 saveTRANS_VBLANK_B;
 464         u32 saveTRANS_VSYNC_B;
 465         u32 savePIPEBSTAT;
 466         u32 saveDSPBSTRIDE;
 467         u32 saveDSPBSIZE;
 468         u32 saveDSPBPOS;
 469         u32 saveDSPBADDR;
 470         u32 saveDSPBSURF;
 471         u32 saveDSPBTILEOFF;
 472         u32 saveVGA0;
 473         u32 saveVGA1;
 474         u32 saveVGA_PD;
 475         u32 saveVGACNTRL;
 476         u32 saveADPA;
 477         u32 saveLVDS;
 478         u32 savePP_ON_DELAYS;
 479         u32 savePP_OFF_DELAYS;
 480         u32 saveDVOA;
 481         u32 saveDVOB;
 482         u32 saveDVOC;
 483         u32 savePP_ON;
 484         u32 savePP_OFF;
 485         u32 savePP_CONTROL;
 486         u32 savePP_DIVISOR;
 487         u32 savePFIT_CONTROL;
 488         u32 save_palette_a[256];
 489         u32 save_palette_b[256];
 490         u32 saveDPFC_CB_BASE;
 491         u32 saveFBC_CFB_BASE;
 492         u32 saveFBC_LL_BASE;
 493         u32 saveFBC_CONTROL;
 494         u32 saveFBC_CONTROL2;
 495         u32 saveIER;
 496         u32 saveIIR;
 497         u32 saveIMR;
 498         u32 saveDEIER;
 499         u32 saveDEIMR;
 500         u32 saveGTIER;
 501         u32 saveGTIMR;
 502         u32 saveFDI_RXA_IMR;
 503         u32 saveFDI_RXB_IMR;
 504         u32 saveCACHE_MODE_0;
 505         u32 saveMI_ARB_STATE;
 506         u32 saveSWF0[16];
 507         u32 saveSWF1[16];
 508         u32 saveSWF2[3];
 509         u8 saveMSR;
 510         u8 saveSR[8];
 511         u8 saveGR[25];
 512         u8 saveAR_INDEX;
 513         u8 saveAR[21];
 514         u8 saveDACMASK;
 515         u8 saveCR[37];
 516         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 517         u32 saveCURACNTR;
 518         u32 saveCURAPOS;
 519         u32 saveCURABASE;
 520         u32 saveCURBCNTR;
 521         u32 saveCURBPOS;
 522         u32 saveCURBBASE;
 523         u32 saveCURSIZE;
 524         u32 saveDP_B;
 525         u32 saveDP_C;
 526         u32 saveDP_D;
 527         u32 savePIPEA_GMCH_DATA_M;
 528         u32 savePIPEB_GMCH_DATA_M;
 529         u32 savePIPEA_GMCH_DATA_N;
 530         u32 savePIPEB_GMCH_DATA_N;
 531         u32 savePIPEA_DP_LINK_M;
 532         u32 savePIPEB_DP_LINK_M;
 533         u32 savePIPEA_DP_LINK_N;
 534         u32 savePIPEB_DP_LINK_N;
 535         u32 saveFDI_RXA_CTL;
 536         u32 saveFDI_TXA_CTL;
 537         u32 saveFDI_RXB_CTL;
 538         u32 saveFDI_TXB_CTL;
 539         u32 savePFA_CTL_1;
 540         u32 savePFB_CTL_1;
 541         u32 savePFA_WIN_SZ;
 542         u32 savePFB_WIN_SZ;
 543         u32 savePFA_WIN_POS;
 544         u32 savePFB_WIN_POS;
 545         u32 savePCH_DREF_CONTROL;
 546         u32 saveDISP_ARB_CTL;
 547         u32 savePIPEA_DATA_M1;
 548         u32 savePIPEA_DATA_N1;
 549         u32 savePIPEA_LINK_M1;
 550         u32 savePIPEA_LINK_N1;
 551         u32 savePIPEB_DATA_M1;
 552         u32 savePIPEB_DATA_N1;
 553         u32 savePIPEB_LINK_M1;
 554         u32 savePIPEB_LINK_N1;
 555         u32 saveMCHBAR_RENDER_STANDBY;
 556         u32 savePCH_PORT_HOTPLUG;
 557 };
 558
 559 struct intel_gen6_power_mgmt {
 560         struct work_struct work;
 561         u32 pm_iir;
 562         /* lock - irqsave spinlock that protectects the work_struct and
 563          * pm_iir. */
 564         struct spinlock lock;
 565
 566         /* The below variables an all the rps hw state are protected by
 567          * dev->struct mutext. */
 568         u8 cur_delay;
 569         u8 min_delay;
 570         u8 max_delay;
 571
 572         struct delayed_work delayed_resume_work;
 573
 574         /*
 575          * Protects RPS/RC6 register access and PCU communication.
 576          * Must be taken after struct_mutex if nested.
 577          */
 578         struct lock hw_lock;
 579 };
 580
 581 struct intel_ilk_power_mgmt {
 582         u8 cur_delay;
 583         u8 min_delay;
 584         u8 max_delay;
 585         u8 fmax;
 586         u8 fstart;
 587
 588         u64 last_count1;
 589         unsigned long last_time1;
 590         unsigned long chipset_power;
 591         u64 last_count2;
 592         struct timespec last_time2;
 593         unsigned long gfx_power;
 594         u8 corr;
 595
 596         int c_m;
 597         int r_t;
 598
 599         struct drm_i915_gem_object *pwrctx;
 600         struct drm_i915_gem_object *renderctx;
 601 };
 602
 603 struct i915_dri1_state {
 604         unsigned allow_batchbuffer : 1;
 605         u32 __iomem *gfx_hws_cpu_addr;
 606
 607         unsigned int cpp;
 608         int back_offset;
 609         int front_offset;
 610         int current_page;
 611         int page_flipping;
 612
 613         uint32_t counter;
 614 };
 615
 616 struct intel_l3_parity {
 617         u32 *remap_info;
 618         struct work_struct error_work;
 619 };
 620
 621 typedef struct drm_i915_private {
 622         struct drm_device *dev;
 623
 624         device_t *gmbus_bridge;
 625         device_t *bbbus_bridge;
 626         device_t *gmbus;
 627         device_t *bbbus;
 628
 629         /** gmbus_sx protects against concurrent usage of the single hw gmbus
 630          * controller on different i2c buses. */
 631         struct lock gmbus_lock;
 632
 633         int relative_constants_mode;
 634
 635         drm_local_map_t *sarea;
 636         drm_local_map_t *mmio_map;
 637
 638         struct drm_i915_gt_funcs gt;
 639         /** gt_fifo_count and the subsequent register write are synchronized
 640          * with dev->struct_mutex. */
 641         unsigned gt_fifo_count;
 642         /** forcewake_count is protected by gt_lock */
 643         unsigned forcewake_count;
 644         /** gt_lock is also taken in irq contexts. */
 645         struct lock gt_lock;
 646
 647         drm_i915_sarea_t *sarea_priv;
 648         struct intel_ring_buffer ring[I915_NUM_RINGS];
 649         uint32_t next_seqno;
 650
 651         drm_dma_handle_t *status_page_dmah;
 652         struct resource *mch_res;
 653
 654         void *hw_status_page;
 655         dma_addr_t dma_status_page;
 656         uint32_t counter;
 657         unsigned int status_gfx_addr;
 658         drm_local_map_t hws_map;
 659         struct drm_gem_object *hws_obj;
 660
 661         struct drm_i915_gem_object *pwrctx;
 662         struct drm_i915_gem_object *renderctx;
 663
 664         unsigned int cpp;
 665         int back_offset;
 666         int front_offset;
 667         int current_page;
 668         int page_flipping;
 669
 670         atomic_t irq_received;
 671         u32 trace_irq_seqno;
 672
 673         /** Cached value of IER to avoid reads in updating the bitfield */
 674         u32 pipestat[2];
 675         u32 irq_mask;
 676         u32 gt_irq_mask;
 677         u32 pch_irq_mask;
 678         struct lock irq_lock;
 679
 680         u32 hotplug_supported_mask;
 681         struct work_struct hotplug_work;
 682
 683         int tex_lru_log_granularity;
 684         int allow_batchbuffer;
 685         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 686         int vblank_pipe;
 687
 688         int num_pipe;
 689         int num_pch_pll;
 690
 691         /* For hangcheck timer */
 692 #define DRM_I915_HANGCHECK_PERIOD ((1500 /* in ms */ * hz) / 1000)
 693 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 694         struct timer_list hangcheck_timer;
 695         int hangcheck_count;
 696         uint32_t last_acthd[I915_NUM_RINGS];
 697         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 698
 699         uint32_t last_acthd_bsd;
 700         uint32_t last_acthd_blt;
 701         uint32_t last_instdone;
 702         uint32_t last_instdone1;
 703
 704         unsigned int stop_rings;
 705
 706         struct intel_opregion opregion;
 707
 708         /* overlay */
 709         struct intel_overlay *overlay;
 710         bool sprite_scaling_enabled;
 711
 712         /* LVDS info */
 713         int backlight_level;  /* restore backlight to this value */
 714         bool backlight_enabled;
 715         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 716         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 717
 718         /* Feature bits from the VBIOS */
 719         unsigned int int_tv_support:1;
 720         unsigned int lvds_dither:1;
 721         unsigned int lvds_vbt:1;
 722         unsigned int int_crt_support:1;
 723         unsigned int lvds_use_ssc:1;
 724         unsigned int display_clock_mode:1;
 725         unsigned int fdi_rx_polarity_inverted:1;
 726         int lvds_ssc_freq;
 727         struct {
 728                 int rate;
 729                 int lanes;
 730                 int preemphasis;
 731                 int vswing;
 732
 733                 bool initialized;
 734                 bool support;
 735                 int bpp;
 736                 struct edp_power_seq pps;
 737         } edp;
 738         bool no_aux_handshake;
 739
 740         int crt_ddc_pin;
 741         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 742         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 743         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 744
 745         unsigned int fsb_freq, mem_freq, is_ddr3;
 746
 747         /* Display functions */
 748         struct drm_i915_display_funcs display;
 749
 750         /* PCH chipset type */
 751         enum intel_pch pch_type;
 752         unsigned short pch_id;
 753
 754         unsigned long quirks;
 755
 756         /* Register state */
 757         bool modeset_on_lid;
 758
 759         struct {
 760                 /** Bridge to intel-gtt-ko */
 761                 const struct intel_gtt *gtt;
 762                 /** Memory allocator for GTT stolen memory */
 763                 struct drm_mm stolen;
 764                 /** Memory allocator for GTT */
 765                 struct drm_mm gtt_space;
 766                 /** List of all objects in gtt_space. Used to restore gtt
 767                  * mappings on resume */
 768                 struct list_head gtt_list;
 769
 770                 /** Usable portion of the GTT for GEM */
 771                 unsigned long gtt_start;
 772                 unsigned long gtt_mappable_end;
 773                 unsigned long gtt_end;
 774
 775                 /** PPGTT used for aliasing the PPGTT with the GTT */
 776                 struct i915_hw_ppgtt *aliasing_ppgtt;
 777
 778                 /**
 779                  * List of objects currently involved in rendering from the
 780                  * ringbuffer.
 781                  *
 782                  * Includes buffers having the contents of their GPU caches
 783                  * flushed, not necessarily primitives.  last_rendering_seqno
 784                  * represents when the rendering involved will be completed.
 785                  *
 786                  * A reference is held on the buffer while on this list.
 787                  */
 788                 struct list_head active_list;
 789
 790                 /**
 791                  * List of objects which are not in the ringbuffer but which
 792                  * still have a write_domain which needs to be flushed before
 793                  * unbinding.
 794                  *
 795                  * A reference is held on the buffer while on this list.
 796                  */
 797                 struct list_head flushing_list;
 798
 799                 /**
 800                  * LRU list of objects which are not in the ringbuffer and
 801                  * are ready to unbind, but are still in the GTT.
 802                  *
 803                  * last_rendering_seqno is 0 while an object is in this list.
 804                  *
 805                  * A reference is not held on the buffer while on this list,
 806                  * as merely being GTT-bound shouldn't prevent its being
 807                  * freed, and we'll pull it off the list in the free path.
 808                  */
 809                 struct list_head inactive_list;
 810
 811                 /**
 812                  * LRU list of objects which are not in the ringbuffer but
 813                  * are still pinned in the GTT.
 814                  */
 815                 struct list_head pinned_list;
 816
 817                 /** LRU list of objects with fence regs on them. */
 818                 struct list_head fence_list;
 819
 820                 /**
 821                  * List of objects currently pending being freed.
 822                  *
 823                  * These objects are no longer in use, but due to a signal
 824                  * we were prevented from freeing them at the appointed time.
 825                  */
 826                 struct list_head deferred_free_list;
 827
 828                 /**
 829                  * We leave the user IRQ off as much as possible,
 830                  * but this means that requests will finish and never
 831                  * be retired once the system goes idle. Set a timer to
 832                  * fire periodically while the ring is running. When it
 833                  * fires, go retire requests.
 834                  */
 835                 struct delayed_work retire_work;
 836
 837                 /**
 838                  * Are we in a non-interruptible section of code like
 839                  * modesetting?
 840                  */
 841                 bool interruptible;
 842
 843                 uint32_t next_gem_seqno;
 844
 845                 /**
 846                  * Waiting sequence number, if any
 847                  */
 848                 uint32_t waiting_gem_seqno;
 849
 850                 /**
 851                  * Last seq seen at irq time
 852                  */
 853                 uint32_t irq_gem_seqno;
 854
 855                 /**
 856                  * Flag if the X Server, and thus DRM, is not currently in
 857                  * control of the device.
 858                  *
 859                  * This is set between LeaveVT and EnterVT.  It needs to be
 860                  * replaced with a semaphore.  It also needs to be
 861                  * transitioned away from for kernel modesetting.
 862                  */
 863                 int suspended;
 864
 865                 /**
 866                  * Flag if the hardware appears to be wedged.
 867                  *
 868                  * This is set when attempts to idle the device timeout.
 869                  * It prevents command submission from occuring and makes
 870                  * every pending request fail
 871                  */
 872                 atomic_t wedged;
 873
 874                 /** Bit 6 swizzling required for X tiling */
 875                 uint32_t bit_6_swizzle_x;
 876                 /** Bit 6 swizzling required for Y tiling */
 877                 uint32_t bit_6_swizzle_y;
 878
 879                 /* storage for physical objects */
 880                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 881
 882                 /* accounting, useful for userland debugging */
 883                 size_t gtt_total;
 884                 size_t mappable_gtt_total;
 885                 size_t object_memory;
 886                 u32 object_count;
 887
 888                 eventhandler_tag i915_lowmem;
 889         } mm;
 890
 891         /* Kernel Modesetting */
 892
 893         const struct intel_device_info *info;
 894
 895         struct sdvo_device_mapping sdvo_mappings[2];
 896         /* indicate whether the LVDS_BORDER should be enabled or not */
 897         unsigned int lvds_border_bits;
 898         /* Panel fitter placement and size for Ironlake+ */
 899         u32 pch_pf_pos, pch_pf_size;
 900
 901         struct drm_crtc *plane_to_crtc_mapping[3];
 902         struct drm_crtc *pipe_to_crtc_mapping[3];
 903         /* wait_queue_head_t pending_flip_queue; XXXKIB */
 904         bool flip_pending_is_done;
 905
 906         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
 907         struct intel_ddi_plls ddi_plls;
 908
 909         /* Reclocking support */
 910         bool render_reclock_avail;
 911         bool lvds_downclock_avail;
 912         /* indicates the reduced downclock for LVDS*/
 913         int lvds_downclock;
 914         struct task idle_task;
 915         struct callout idle_callout;
 916         bool busy;
 917         u16 orig_clock;
 918         int child_dev_num;
 919         struct child_device_config *child_dev;
 920         struct drm_connector *int_lvds_connector;
 921         struct drm_connector *int_edp_connector;
 922
 923         device_t bridge_dev;
 924         bool mchbar_need_disable;
 925
 926         struct intel_l3_parity l3_parity;
 927
 928         int mch_res_rid;
 929
 930         /* gen6+ rps state */
 931         struct intel_gen6_power_mgmt rps;
 932
 933         /* ilk-only ips/rps state. Everything in here is protected by the global
 934          * mchdev_lock in intel_pm.c */
 935         struct intel_ilk_power_mgmt ips;
 936
 937         enum no_fbc_reason no_fbc_reason;
 938
 939         struct lock *mchdev_lock;
 940
 941         unsigned long cfb_size;
 942         unsigned int cfb_fb;
 943         int cfb_plane;
 944         int cfb_y;
 945         struct intel_fbc_work *fbc_work;
 946
 947         struct lock error_lock;
 948         /* Protected by dev->error_lock. */
 949         struct drm_i915_error_state *first_error;
 950         struct work_struct error_work;
 951         struct completion error_completion;
 952         struct workqueue_struct *wq;
 953
 954         unsigned long last_gpu_reset;
 955
 956         struct intel_fbdev *fbdev;
 957
 958         struct drm_property *broadcast_rgb_property;
 959         struct drm_property *force_audio_property;
 960
 961         struct i915_suspend_saved_registers regfile;
 962
 963         /* Old dri1 support infrastructure, beware the dragons ya fools entering
 964          * here! */
 965         struct i915_dri1_state dri1;
 966 } drm_i915_private_t;
 967
 968 /* Iterate over initialised rings */
 969 #define for_each_ring(ring__, dev_priv__, i__) \
 970         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
 971                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
 972
 973 enum hdmi_force_audio {
 974         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 975         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 976         HDMI_AUDIO_AUTO,                /* trust EDID */
 977         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 978 };
 979
 980 enum i915_cache_level {
 981         I915_CACHE_NONE,
 982         I915_CACHE_LLC,
 983         I915_CACHE_LLC_MLC, /* gen6+ */
 984 };
 985
 986 enum intel_chip_family {
 987         CHIP_I8XX = 0x01,
 988         CHIP_I9XX = 0x02,
 989         CHIP_I915 = 0x04,
 990         CHIP_I965 = 0x08,
 991 };
 992
 993 /** driver private structure attached to each drm_gem_object */
 994 struct drm_i915_gem_object {
 995         struct drm_gem_object base;
 996
 997         /** Current space allocated to this object in the GTT, if any. */
 998         struct drm_mm_node *gtt_space;
 999         struct list_head gtt_list;
1000         /** This object's place on the active/flushing/inactive lists */
1001         struct list_head ring_list;
1002         struct list_head mm_list;
1003         /** This object's place on GPU write list */
1004         struct list_head gpu_write_list;
1005         /** This object's place in the batchbuffer or on the eviction list */
1006         struct list_head exec_list;
1007
1008         /**
1009          * This is set if the object is on the active or flushing lists
1010          * (has pending rendering), and is not set if it's on inactive (ready
1011          * to be unbound).
1012          */
1013         unsigned int active:1;
1014
1015         /**
1016          * This is set if the object has been written to since last bound
1017          * to the GTT
1018          */
1019         unsigned int dirty:1;
1020
1021         /**
1022          * Fence register bits (if any) for this object.  Will be set
1023          * as needed when mapped into the GTT.
1024          * Protected by dev->struct_mutex.
1025          */
1026         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1027
1028         /**
1029          * Advice: are the backing pages purgeable?
1030          */
1031         unsigned int madv:2;
1032
1033         /**
1034          * Current tiling mode for the object.
1035          */
1036         unsigned int tiling_mode:2;
1037         unsigned int tiling_changed:1;
1038
1039         /** How many users have pinned this object in GTT space. The following
1040          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1041          * (via user_pin_count), execbuffer (objects are not allowed multiple
1042          * times for the same batchbuffer), and the framebuffer code. When
1043          * switching/pageflipping, the framebuffer code has at most two buffers
1044          * pinned per crtc.
1045          *
1046          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1047          * bits with absolutely no headroom. So use 4 bits. */
1048         unsigned int pin_count:4;
1049 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1050
1051         /**
1052          * Is the object at the current location in the gtt mappable and
1053          * fenceable? Used to avoid costly recalculations.
1054          */
1055         unsigned int map_and_fenceable:1;
1056
1057         /**
1058          * Whether the current gtt mapping needs to be mappable (and isn't just
1059          * mappable by accident). Track pin and fault separate for a more
1060          * accurate mappable working set.
1061          */
1062         unsigned int fault_mappable:1;
1063         unsigned int pin_mappable:1;
1064
1065         /*
1066          * Is the GPU currently using a fence to access this buffer,
1067          */
1068         unsigned int pending_fenced_gpu_access:1;
1069         unsigned int fenced_gpu_access:1;
1070
1071         unsigned int cache_level:2;
1072
1073         unsigned int has_aliasing_ppgtt_mapping:1;
1074         unsigned int has_global_gtt_mapping:1;
1075
1076         vm_page_t *pages;
1077
1078         /**
1079          * Used for performing relocations during execbuffer insertion.
1080          */
1081         struct hlist_node exec_node;
1082         unsigned long exec_handle;
1083         struct drm_i915_gem_exec_object2 *exec_entry;
1084
1085         /**
1086          * Current offset of the object in GTT space.
1087          *
1088          * This is the same as gtt_space->start
1089          */
1090         uint32_t gtt_offset;
1091
1092         struct intel_ring_buffer *ring;
1093
1094         /** Breadcrumb of last rendering to the buffer. */
1095         uint32_t last_read_seqno;
1096         uint32_t last_write_seqno;
1097
1098         /** Breadcrumb of last fenced GPU access to the buffer. */
1099         uint32_t last_fenced_seqno;
1100         struct intel_ring_buffer *last_fenced_ring;
1101
1102         /** Current tiling stride for the object, if it's tiled. */
1103         uint32_t stride;
1104
1105         /** Record of address bit 17 of each page at last unbind. */
1106         unsigned long *bit_17;
1107
1108         /** User space pin count and filp owning the pin */
1109         uint32_t user_pin_count;
1110         struct drm_file *pin_filp;
1111
1112         /** for phy allocated objects */
1113         struct drm_i915_gem_phys_object *phys_obj;
1114
1115         /**
1116          * Number of crtcs where this object is currently the fb, but
1117          * will be page flipped away on the next vblank.  When it
1118          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1119          */
1120         atomic_t pending_flip;
1121 };
1122
1123 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1124
1125 /**
1126  * Request queue structure.
1127  *
1128  * The request queue allows us to note sequence numbers that have been emitted
1129  * and may be associated with active buffers to be retired.
1130  *
1131  * By keeping this list, we can avoid having to do questionable
1132  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1133  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1134  */
1135 struct drm_i915_gem_request {
1136         /** On Which ring this request was generated */
1137         struct intel_ring_buffer *ring;
1138
1139         /** GEM sequence number associated with this request. */
1140         uint32_t seqno;
1141
1142         /** Postion in the ringbuffer of the end of the request */
1143         u32 tail;
1144
1145         /** Time at which this request was emitted, in jiffies. */
1146         unsigned long emitted_jiffies;
1147
1148         /** global list entry for this request */
1149         struct list_head list;
1150
1151         struct drm_i915_file_private *file_priv;
1152         /** file_priv list entry for this request */
1153         struct list_head client_list;
1154 };
1155
1156 struct drm_i915_file_private {
1157         struct {
1158                 struct spinlock lock;
1159                 struct list_head request_list;
1160         } mm;
1161 };
1162
1163 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1164
1165 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1166 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1167 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1168 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1169 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1170 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1171 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1172 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1173 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1174 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1175 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1176 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1177 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1178 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1179 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1180 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1181 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1182 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1183 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1184 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1185                                  (dev)->pci_device == 0x0152 || \
1186                                  (dev)->pci_device == 0x015a)
1187 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1188                                  (dev)->pci_device == 0x0106 || \
1189                                  (dev)->pci_device == 0x010A)
1190 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1191 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1192 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1193 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1194                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1195
1196 /*
1197  * The genX designation typically refers to the render engine, so render
1198  * capability related checks should use IS_GEN, while display and other checks
1199  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1200  * chips, etc.).
1201  */
1202
1203 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1204 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1205 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1206 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1207 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1208 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1209
1210 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1211 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1212 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1213 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1214
1215 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1216 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6)
1217
1218 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1219 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1220
1221 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1222 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1223
1224 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1225  * rows, which changed the alignment requirements and fence programming.
1226  */
1227 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1228                                                       IS_I915GM(dev)))
1229 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1230 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1231 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1232 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1233 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1234 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1235 /* dsparb controlled by hw only */
1236 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1237
1238 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1239 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1240 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1241
1242 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1243
1244 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1245 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1246 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1247 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1248 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1249 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1250
1251 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1252 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1253 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1254 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1255 #define HAS_PCH_SPLIT(dev) (IS_GEN5(dev) || IS_GEN6(dev) || IS_IVYBRIDGE(dev))
1256
1257 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1258
1259 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1260
1261 #define GT_FREQUENCY_MULTIPLIER 50
1262
1263 /**
1264  * RC6 is a special power stage which allows the GPU to enter an very
1265  * low-voltage mode when idle, using down to 0V while at this stage.  This
1266  * stage is entered automatically when the GPU is idle when RC6 support is
1267  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1268  *
1269  * There are different RC6 modes available in Intel GPU, which differentiate
1270  * among each other with the latency required to enter and leave RC6 and
1271  * voltage consumed by the GPU in different states.
1272  *
1273  * The combination of the following flags define which states GPU is allowed
1274  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1275  * RC6pp is deepest RC6. Their support by hardware varies according to the
1276  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1277  * which brings the most power savings; deeper states save more power, but
1278  * require higher latency to switch to and wake up.
1279  */
1280 #define INTEL_RC6_ENABLE                        (1<<0)
1281 #define INTEL_RC6p_ENABLE                       (1<<1)
1282 #define INTEL_RC6pp_ENABLE                      (1<<2)
1283
1284 extern int intel_iommu_enabled;
1285 extern struct drm_ioctl_desc i915_ioctls[];
1286 extern struct drm_driver i915_driver_info;
1287 extern struct cdev_pager_ops i915_gem_pager_ops;
1288 extern int i915_panel_ignore_lid;
1289 extern unsigned int i915_powersave;
1290 extern int i915_semaphores;
1291 extern unsigned int i915_lvds_downclock;
1292 extern int i915_panel_use_ssc;
1293 extern int i915_vbt_sdvo_panel_type;
1294 extern int i915_enable_rc6;
1295 extern int i915_enable_fbc;
1296 extern int i915_enable_ppgtt;
1297 extern int i915_enable_hangcheck;
1298
1299 void i915_sysctl_cleanup(struct drm_device *dev);
1300
1301                                 /* i915_dma.c */
1302 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1303 extern void i915_kernel_lost_context(struct drm_device * dev);
1304 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1305 extern int i915_driver_unload(struct drm_device *);
1306 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1307 extern void i915_driver_lastclose(struct drm_device * dev);
1308 extern void i915_driver_preclose(struct drm_device *dev,
1309                                  struct drm_file *file_priv);
1310 extern void i915_driver_postclose(struct drm_device *dev,
1311                                   struct drm_file *file_priv);
1312 extern int i915_driver_device_is_agp(struct drm_device * dev);
1313 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1314                               unsigned long arg);
1315 extern int i915_emit_box(struct drm_device *dev,
1316                          struct drm_clip_rect __user *boxes,
1317                          int i, int DR1, int DR4);
1318 int i915_emit_box_p(struct drm_device *dev, struct drm_clip_rect *box,
1319     int DR1, int DR4);
1320 extern int intel_gpu_reset(struct drm_device *dev);
1321 extern int i915_reset(struct drm_device *dev);
1322 unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1323 unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1324 void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1325 unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1326
1327 /* i915_irq.c */
1328 extern int i915_irq_emit(struct drm_device *dev, void *data,
1329                          struct drm_file *file_priv);
1330 extern int i915_irq_wait(struct drm_device *dev, void *data,
1331                          struct drm_file *file_priv);
1332
1333 extern void intel_irq_init(struct drm_device *dev);
1334 extern void intel_gt_init(struct drm_device *dev);
1335 extern void intel_gt_reset(struct drm_device *dev);
1336
1337 void intel_enable_asle(struct drm_device *dev);
1338 void i915_hangcheck_elapsed(unsigned long data);
1339 void i915_handle_error(struct drm_device *dev, bool wedged);
1340
1341 void i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1342 void i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1343
1344 #ifdef CONFIG_DEBUG_FS
1345 extern void i915_destroy_error_state(struct drm_device *dev);
1346 #else
1347 #define i915_destroy_error_state(x)
1348 #endif
1349
1350 /* i915_gem.c */
1351 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1352                         struct drm_file *file_priv);
1353 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1354                           struct drm_file *file_priv);
1355 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1356                          struct drm_file *file_priv);
1357 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1358                           struct drm_file *file_priv);
1359 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1360                         struct drm_file *file_priv);
1361 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1362                         struct drm_file *file_priv);
1363 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1364                               struct drm_file *file_priv);
1365 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1366                              struct drm_file *file_priv);
1367 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1368                         struct drm_file *file_priv);
1369 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1370                         struct drm_file *file_priv);
1371 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1372                        struct drm_file *file_priv);
1373 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1374                          struct drm_file *file_priv);
1375 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1376                         struct drm_file *file_priv);
1377 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1378                             struct drm_file *file_priv);
1379 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1380                            struct drm_file *file_priv);
1381 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1382                            struct drm_file *file_priv);
1383 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1384                            struct drm_file *file_priv);
1385 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1386                         struct drm_file *file_priv);
1387 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1388                         struct drm_file *file_priv);
1389 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1390                                 struct drm_file *file_priv);
1391 void i915_gem_load(struct drm_device *dev);
1392 void i915_gem_unload(struct drm_device *dev);
1393 int i915_gem_init_object(struct drm_gem_object *obj);
1394 void i915_gem_free_object(struct drm_gem_object *obj);
1395 int i915_gem_object_pin(struct drm_i915_gem_object *obj, uint32_t alignment,
1396     bool map_and_fenceable);
1397 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1398 int i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1399 void i915_gem_lastclose(struct drm_device *dev);
1400 uint32_t i915_get_gem_seqno(struct drm_device *dev);
1401
1402 static inline void
1403 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1404 {
1405         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1406                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1407                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1408         }
1409 }
1410
1411 static inline void
1412 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1413 {
1414         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1415                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1416                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1417         }
1418 }
1419
1420 void i915_gem_retire_requests(struct drm_device *dev);
1421 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1422 int __must_check i915_gem_check_wedge(struct drm_i915_private *dev_priv,
1423                                       bool interruptible);
1424
1425 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1426 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1427     size_t size);
1428 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1429     unsigned long mappable_end, unsigned long end);
1430 uint32_t i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1431     uint32_t size, int tiling_mode);
1432 int i915_mutex_lock_interruptible(struct drm_device *dev);
1433 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1434                          struct intel_ring_buffer *to);
1435
1436 int i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1437     bool write);
1438 int __must_check
1439 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1440 int __must_check
1441 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1442                                      u32 alignment,
1443                                      struct intel_ring_buffer *pipelined);
1444 int i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1445 int i915_gem_flush_ring(struct intel_ring_buffer *ring,
1446     uint32_t invalidate_domains, uint32_t flush_domains);
1447 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1448 int i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1449 int i915_gem_idle(struct drm_device *dev);
1450 int i915_gem_init_hw(struct drm_device *dev);
1451 void i915_gem_l3_remap(struct drm_device *dev);
1452 void i915_gem_init_swizzling(struct drm_device *dev);
1453 void i915_gem_init_ppgtt(struct drm_device *dev);
1454 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1455 int __must_check i915_gpu_idle(struct drm_device *dev);
1456 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1457     struct intel_ring_buffer *ring, uint32_t seqno);
1458 int i915_add_request(struct intel_ring_buffer *ring,
1459                      struct drm_file *file,
1460                      struct drm_i915_gem_request *request);
1461 int i915_wait_seqno(struct intel_ring_buffer *ring,
1462                                  uint32_t seqno);
1463 int i915_gem_object_get_fence(struct drm_i915_gem_object *obj,
1464     struct intel_ring_buffer *pipelined);
1465 void i915_gem_reset(struct drm_device *dev);
1466 int i915_gem_mmap(struct drm_device *dev, uint64_t offset, int prot);
1467 int i915_gem_fault(struct drm_device *dev, uint64_t offset, int prot,
1468     uint64_t *phys);
1469 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1470 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1471     enum i915_cache_level cache_level);
1472
1473 void i915_gem_free_all_phys_object(struct drm_device *dev);
1474 void i915_gem_detach_phys_object(struct drm_device *dev,
1475     struct drm_i915_gem_object *obj);
1476 int i915_gem_attach_phys_object(struct drm_device *dev,
1477     struct drm_i915_gem_object *obj, int id, int align);
1478
1479 int i915_gem_dumb_create(struct drm_file *file_priv, struct drm_device *dev,
1480     struct drm_mode_create_dumb *args);
1481 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1482      uint32_t handle, uint64_t *offset);
1483 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1484      uint32_t handle);
1485
1486 /* i915_gem_tiling.c */
1487 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1488 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1489 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1490
1491 /* i915_gem_debug.c */
1492 #if WATCH_LISTS
1493 int i915_verify_lists(struct drm_device *dev);
1494 #else
1495 #define i915_verify_lists(dev) 0
1496 #endif
1497
1498 /* i915_gem_evict.c */
1499 int i915_gem_evict_something(struct drm_device *dev, int min_size,
1500     unsigned alignment, bool mappable);
1501 int i915_gem_evict_everything(struct drm_device *dev);
1502
1503 /* i915_suspend.c */
1504 extern int i915_save_state(struct drm_device *dev);
1505 extern int i915_restore_state(struct drm_device *dev);
1506
1507 /* intel_iic.c */
1508 extern int intel_setup_gmbus(struct drm_device *dev);
1509 extern void intel_teardown_gmbus(struct drm_device *dev);
1510 extern void intel_gmbus_set_speed(device_t idev, int speed);
1511 extern void intel_gmbus_force_bit(device_t idev, bool force_bit);
1512 extern void intel_iic_reset(struct drm_device *dev);
1513
1514 /* i915_gem_context.c */
1515 void i915_gem_context_init(struct drm_device *dev);
1516
1517 /* i915_gem_gtt.c */
1518 int i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1519 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1520 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1521     struct drm_i915_gem_object *obj, enum i915_cache_level cache_level);
1522 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1523     struct drm_i915_gem_object *obj);
1524
1525 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1526 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1527                                 enum i915_cache_level cache_level);
1528 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1529
1530 /* intel_opregion.c */
1531 extern int intel_opregion_setup(struct drm_device *dev);
1532 #ifdef CONFIG_ACPI
1533 extern void intel_opregion_init(struct drm_device *dev);
1534 extern void intel_opregion_fini(struct drm_device *dev);
1535 extern void intel_opregion_asle_intr(struct drm_device *dev);
1536 extern void intel_opregion_gse_intr(struct drm_device *dev);
1537 extern void intel_opregion_enable_asle(struct drm_device *dev);
1538 #else
1539 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1540 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1541 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1542 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1543 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1544 #endif
1545
1546 /* modesetting */
1547 extern void intel_modeset_init_hw(struct drm_device *dev);
1548 extern void intel_modeset_init(struct drm_device *dev);
1549 extern void intel_modeset_gem_init(struct drm_device *dev);
1550 extern void intel_modeset_cleanup(struct drm_device *dev);
1551 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1552 extern void intel_disable_fbc(struct drm_device *dev);
1553 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1554 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1555 extern void ironlake_enable_rc6(struct drm_device *dev);
1556 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1557 extern void intel_detect_pch(struct drm_device *dev);
1558 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1559 extern int intel_enable_rc6(const struct drm_device *dev);
1560
1561 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1562
1563 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(
1564     struct drm_device *dev);
1565 extern void intel_overlay_print_error_state(struct sbuf *m,
1566     struct intel_overlay_error_state *error);
1567 extern struct intel_display_error_state *intel_display_capture_error_state(
1568     struct drm_device *dev);
1569 extern void intel_display_print_error_state(struct sbuf *m,
1570     struct drm_device *dev, struct intel_display_error_state *error);
1571
1572 static inline void
1573 trace_i915_reg_rw(boolean_t rw, int reg, uint64_t val, int sz)
1574 {
1575         return;
1576 }
1577
1578 #define LP_RING(d) (&((struct drm_i915_private *)(d))->ring[RCS])
1579
1580 #define BEGIN_LP_RING(n) \
1581         intel_ring_begin(LP_RING(dev_priv), (n))
1582
1583 #define OUT_RING(x) \
1584         intel_ring_emit(LP_RING(dev_priv), x)
1585
1586 #define ADVANCE_LP_RING() \
1587         intel_ring_advance(LP_RING(dev_priv))
1588
1589 #define RING_LOCK_TEST_WITH_RETURN(dev, file) do {                      \
1590         if (LP_RING(dev->dev_private)->obj == NULL)                     \
1591                 LOCK_TEST_WITH_RETURN(dev, file);                       \
1592 } while (0)
1593
1594 #define READ_HWSP(dev_priv, reg)  (((volatile u32*)(dev_priv->hw_status_page))[reg])
1595 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1596 #define I915_GEM_HWS_INDEX              0x20
1597 #define I915_BREADCRUMB_INDEX           0x21
1598
1599 const struct intel_device_info *i915_get_device_id(int device);
1600
1601 /* i915_debug.c */
1602 int i915_sysctl_init(struct drm_device *dev, struct sysctl_ctx_list *ctx,
1603     struct sysctl_oid *top);
1604
1605 static inline bool
1606 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1607 {
1608
1609         return ((int32_t)(seq1 - seq2) >= 0);
1610 }
1611
1612 u32 i915_gem_next_request_seqno(struct intel_ring_buffer *ring);
1613
1614 /* On SNB platform, before reading ring registers forcewake bit
1615  * must be set to prevent GT core from power down and stale values being
1616  * returned.
1617  */
1618 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1619 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1620 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1621
1622 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1623 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1624
1625 #define __i915_read(x, y) \
1626         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1627
1628 __i915_read(8, 8)
1629 __i915_read(16, 16)
1630 __i915_read(32, 32)
1631 __i915_read(64, 64)
1632 #undef __i915_read
1633
1634 #define __i915_write(x, y) \
1635         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1636
1637 __i915_write(8, 8)
1638 __i915_write(16, 16)
1639 __i915_write(32, 32)
1640 __i915_write(64, 64)
1641 #undef __i915_write
1642
1643 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1644 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1645
1646 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1647 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1648 #define I915_READ16_NOTRACE(reg)        DRM_READ16(dev_priv->mmio_map, (reg))
1649 #define I915_WRITE16_NOTRACE(reg, val)  DRM_WRITE16(dev_priv->mmio_map, (reg), (val))
1650
1651 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1652 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1653 #define I915_READ_NOTRACE(reg)          DRM_READ32(dev_priv->mmio_map, (reg))
1654 #define I915_WRITE_NOTRACE(reg, val)    DRM_WRITE32(dev_priv->mmio_map, (reg), (val))
1655
1656 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1657 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1658
1659 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1660 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1661
1662
1663 #endif