sys/platform/pc64/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/md_var.h>
  36 #include <machine/pmap.h>
  37 #include <machine_base/apic/lapic.h>
  38 #include <machine_base/apic/ioapic_abi.h>
  39 #include <machine/segments.h>
  40 #include <sys/thread2.h>
  41
  42 #include <machine/intr_machdep.h>
  43
  44 #include "apicvar.h"
  45
  46 volatile lapic_t *lapic;
  47
  48 static void     lapic_timer_calibrate(void);
  49 static void     lapic_timer_set_divisor(int);
  50 static void     lapic_timer_fixup_handler(void *);
  51 static void     lapic_timer_restart_handler(void *);
  52
  53 void            lapic_timer_process(void);
  54 void            lapic_timer_process_frame(struct intrframe *);
  55 void            lapic_timer_always(struct intrframe *);
  56
  57 static int      lapic_timer_enable = 1;
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  61 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  62 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  63 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  64
  65 static struct cputimer_intr lapic_cputimer_intr = {
  66         .freq = 0,
  67         .reload = lapic_timer_intr_reload,
  68         .enable = lapic_timer_intr_enable,
  69         .config = cputimer_intr_default_config,
  70         .restart = lapic_timer_intr_restart,
  71         .pmfixup = lapic_timer_intr_pmfixup,
  72         .initclock = cputimer_intr_default_initclock,
  73         .next = SLIST_ENTRY_INITIALIZER,
  74         .name = "lapic",
  75         .type = CPUTIMER_INTR_LAPIC,
  76         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  77         .caps = CPUTIMER_INTR_CAP_NONE
  78 };
  79
  80 static int              lapic_timer_divisor_idx = -1;
  81 static const uint32_t   lapic_timer_divisors[] = {
  82         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  83         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  84 };
  85 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  86
  87 /*
  88  * APIC ID <-> CPU ID mapping structures.
  89  */
  90 int     cpu_id_to_apic_id[NAPICID];
  91 int     apic_id_to_cpu_id[NAPICID];
  92
  93 void
  94 lapic_eoi(void)
  95 {
  96
  97         lapic->eoi = 0;
  98 }
  99
 100 /*
 101  * Enable LAPIC, configure interrupts.
 102  */
 103 void
 104 lapic_init(boolean_t bsp)
 105 {
 106         uint32_t timer;
 107         u_int   temp;
 108
 109         /*
 110          * Install vectors
 111          *
 112          * Since IDT is shared between BSP and APs, these vectors
 113          * only need to be installed once; we do it on BSP.
 114          */
 115         if (bsp) {
 116                 /* Install a 'Spurious INTerrupt' vector */
 117                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 118                     SDT_SYSIGT, SEL_KPL, 0);
 119
 120                 /* Install an inter-CPU IPI for TLB invalidation */
 121                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 122                     SDT_SYSIGT, SEL_KPL, 0);
 123
 124                 /* Install an inter-CPU IPI for IPIQ messaging */
 125                 setidt(XIPIQ_OFFSET, Xipiq,
 126                     SDT_SYSIGT, SEL_KPL, 0);
 127
 128                 /* Install a timer vector */
 129                 setidt(XTIMER_OFFSET, Xtimer,
 130                     SDT_SYSIGT, SEL_KPL, 0);
 131
 132                 /* Install an inter-CPU IPI for CPU stop/restart */
 133                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 134                     SDT_SYSIGT, SEL_KPL, 0);
 135         }
 136
 137         /*
 138          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 139          * aggregate interrupt input from the 8259.  The INTA cycle
 140          * will be routed to the external controller (the 8259) which
 141          * is expected to supply the vector.
 142          *
 143          * Must be setup edge triggered, active high.
 144          *
 145          * Disable LINT0 on BSP, if I/O APIC is enabled.
 146          *
 147          * Disable LINT0 on the APs.  It doesn't matter what delivery
 148          * mode we use because we leave it masked.
 149          */
 150         temp = lapic->lvt_lint0;
 151         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 152                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 153         if (bsp) {
 154                 temp |= APIC_LVT_DM_EXTINT;
 155                 if (apic_io_enable)
 156                         temp |= APIC_LVT_MASKED;
 157         } else {
 158                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 159         }
 160         lapic->lvt_lint0 = temp;
 161
 162         /*
 163          * Setup LINT1 as NMI.
 164          *
 165          * Must be setup edge trigger, active high.
 166          *
 167          * Enable LINT1 on BSP, if I/O APIC is enabled.
 168          *
 169          * Disable LINT1 on the APs.
 170          */
 171         temp = lapic->lvt_lint1;
 172         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 173                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 174         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 175         if (bsp && apic_io_enable)
 176                 temp &= ~APIC_LVT_MASKED;
 177         lapic->lvt_lint1 = temp;
 178
 179         /*
 180          * Mask the LAPIC error interrupt, LAPIC performance counter
 181          * interrupt.
 182          */
 183         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 184         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 185
 186         /*
 187          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 188          */
 189         timer = lapic->lvt_timer;
 190         timer &= ~APIC_LVTT_VECTOR;
 191         timer |= XTIMER_OFFSET;
 192         timer |= APIC_LVTT_MASKED;
 193         lapic->lvt_timer = timer;
 194
 195         /*
 196          * Set the Task Priority Register as needed.   At the moment allow
 197          * interrupts on all cpus (the APs will remain CLId until they are
 198          * ready to deal).
 199          */
 200         temp = lapic->tpr;
 201         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 202         lapic->tpr = temp;
 203
 204         /*
 205          * Enable the LAPIC
 206          */
 207         temp = lapic->svr;
 208         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 209         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 210
 211         /*
 212          * Set the spurious interrupt vector.  The low 4 bits of the vector
 213          * must be 1111.
 214          */
 215         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 216                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 217         temp &= ~APIC_SVR_VECTOR;
 218         temp |= XSPURIOUSINT_OFFSET;
 219
 220         lapic->svr = temp;
 221
 222         /*
 223          * Pump out a few EOIs to clean out interrupts that got through
 224          * before we were able to set the TPR.
 225          */
 226         lapic_eoi();
 227         lapic_eoi();
 228         lapic_eoi();
 229
 230         if (bsp) {
 231                 lapic_timer_calibrate();
 232                 if (lapic_timer_enable) {
 233                         cputimer_intr_register(&lapic_cputimer_intr);
 234                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 235                 }
 236         } else {
 237                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 238         }
 239
 240         if (bootverbose)
 241                 apic_dump("apic_initialize()");
 242 }
 243
 244 static void
 245 lapic_timer_set_divisor(int divisor_idx)
 246 {
 247         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 248         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 249 }
 250
 251 static void
 252 lapic_timer_oneshot(u_int count)
 253 {
 254         uint32_t value;
 255
 256         value = lapic->lvt_timer;
 257         value &= ~APIC_LVTT_PERIODIC;
 258         lapic->lvt_timer = value;
 259         lapic->icr_timer = count;
 260 }
 261
 262 static void
 263 lapic_timer_oneshot_quick(u_int count)
 264 {
 265         lapic->icr_timer = count;
 266 }
 267
 268 static void
 269 lapic_timer_calibrate(void)
 270 {
 271         sysclock_t value;
 272
 273         /* Try to calibrate the local APIC timer. */
 274         for (lapic_timer_divisor_idx = 0;
 275              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 276              lapic_timer_divisor_idx++) {
 277                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 278                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 279                 DELAY(2000000);
 280                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 281                 if (value != APIC_TIMER_MAX_COUNT)
 282                         break;
 283         }
 284         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 285                 panic("lapic: no proper timer divisor?!\n");
 286         lapic_cputimer_intr.freq = value / 2;
 287
 288         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 289                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 290 }
 291
 292 static void
 293 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 294 {
 295         sysclock_t count;
 296
 297         gd->gd_timer_running = 0;
 298
 299         count = sys_cputimer->count();
 300         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 301                 systimer_intr(&count, 0, frame);
 302 }
 303
 304 void
 305 lapic_timer_process(void)
 306 {
 307         lapic_timer_process_oncpu(mycpu, NULL);
 308 }
 309
 310 void
 311 lapic_timer_process_frame(struct intrframe *frame)
 312 {
 313         lapic_timer_process_oncpu(mycpu, frame);
 314 }
 315
 316 /*
 317  * This manual debugging code is called unconditionally from Xtimer
 318  * (the lapic timer interrupt) whether the current thread is in a
 319  * critical section or not) and can be useful in tracking down lockups.
 320  *
 321  * NOTE: MANUAL DEBUG CODE
 322  */
 323 #if 0
 324 static int saveticks[SMP_MAXCPU];
 325 static int savecounts[SMP_MAXCPU];
 326 #endif
 327
 328 void
 329 lapic_timer_always(struct intrframe *frame)
 330 {
 331 #if 0
 332         globaldata_t gd = mycpu;
 333         int cpu = gd->gd_cpuid;
 334         char buf[64];
 335         short *gptr;
 336         int i;
 337
 338         if (cpu <= 20) {
 339                 gptr = (short *)0xFFFFFFFF800b8000 + 80 * cpu;
 340                 *gptr = ((*gptr + 1) & 0x00FF) | 0x0700;
 341                 ++gptr;
 342
 343                 ksnprintf(buf, sizeof(buf), " %p %16s %d %16s ",
 344                     (void *)frame->if_rip, gd->gd_curthread->td_comm, ticks,
 345                     gd->gd_infomsg);
 346                 for (i = 0; buf[i]; ++i) {
 347                         gptr[i] = 0x0700 | (unsigned char)buf[i];
 348                 }
 349         }
 350 #if 0
 351         if (saveticks[gd->gd_cpuid] != ticks) {
 352                 saveticks[gd->gd_cpuid] = ticks;
 353                 savecounts[gd->gd_cpuid] = 0;
 354         }
 355         ++savecounts[gd->gd_cpuid];
 356         if (savecounts[gd->gd_cpuid] > 2000 && panicstr == NULL) {
 357                 panic("cpud %d panicing on ticks failure",
 358                         gd->gd_cpuid);
 359         }
 360         for (i = 0; i < ncpus; ++i) {
 361                 int delta;
 362                 if (saveticks[i] && panicstr == NULL) {
 363                         delta = saveticks[i] - ticks;
 364                         if (delta < -10 || delta > 10) {
 365                                 panic("cpu %d panicing on cpu %d watchdog",
 366                                       gd->gd_cpuid, i);
 367                         }
 368                 }
 369         }
 370 #endif
 371 #endif
 372 }
 373
 374 static void
 375 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 376 {
 377         struct globaldata *gd = mycpu;
 378
 379         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 380         if (reload < 2)
 381                 reload = 2;
 382
 383         if (gd->gd_timer_running) {
 384                 if (reload < lapic->ccr_timer)
 385                         lapic_timer_oneshot_quick(reload);
 386         } else {
 387                 gd->gd_timer_running = 1;
 388                 lapic_timer_oneshot_quick(reload);
 389         }
 390 }
 391
 392 static void
 393 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 394 {
 395         uint32_t timer;
 396
 397         timer = lapic->lvt_timer;
 398         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 399         lapic->lvt_timer = timer;
 400
 401         lapic_timer_fixup_handler(NULL);
 402 }
 403
 404 static void
 405 lapic_timer_fixup_handler(void *arg)
 406 {
 407         int *started = arg;
 408
 409         if (started != NULL)
 410                 *started = 0;
 411
 412         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 413                 /*
 414                  * Detect the presence of C1E capability mostly on latest
 415                  * dual-cores (or future) k8 family.  This feature renders
 416                  * the local APIC timer dead, so we disable it by reading
 417                  * the Interrupt Pending Message register and clearing both
 418                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 419                  *
 420                  * Reference:
 421                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 422                  *    Family 0Fh Processors"
 423                  *   #32559 revision 3.00
 424                  */
 425                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 426                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 427                         uint64_t msr;
 428
 429                         msr = rdmsr(0xc0010055);
 430                         if (msr & 0x18000000) {
 431                                 struct globaldata *gd = mycpu;
 432
 433                                 kprintf("cpu%d: AMD C1E detected\n",
 434                                         gd->gd_cpuid);
 435                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 436
 437                                 /*
 438                                  * We are kinda stalled;
 439                                  * kick start again.
 440                                  */
 441                                 gd->gd_timer_running = 1;
 442                                 lapic_timer_oneshot_quick(2);
 443
 444                                 if (started != NULL)
 445                                         *started = 1;
 446                         }
 447                 }
 448         }
 449 }
 450
 451 static void
 452 lapic_timer_restart_handler(void *dummy __unused)
 453 {
 454         int started;
 455
 456         lapic_timer_fixup_handler(&started);
 457         if (!started) {
 458                 struct globaldata *gd = mycpu;
 459
 460                 gd->gd_timer_running = 1;
 461                 lapic_timer_oneshot_quick(2);
 462         }
 463 }
 464
 465 /*
 466  * This function is called only by ACPI-CA code currently:
 467  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 468  *   module controls PM.  So once ACPI-CA is attached, we try
 469  *   to apply the fixup to prevent LAPIC timer from hanging.
 470  */
 471 static void
 472 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 473 {
 474         lwkt_send_ipiq_mask(smp_active_mask,
 475                             lapic_timer_fixup_handler, NULL);
 476 }
 477
 478 static void
 479 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 480 {
 481         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 482 }
 483
 484
 485 /*
 486  * dump contents of local APIC registers
 487  */
 488 void
 489 apic_dump(char* str)
 490 {
 491         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 492         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 493                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 494 }
 495
 496 /*
 497  * Inter Processor Interrupt functions.
 498  */
 499
 500 /*
 501  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 502  *
 503  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 504  *  vector is any valid SYSTEM INT vector
 505  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 506  *
 507  * A backlog of requests can create a deadlock between cpus.  To avoid this
 508  * we have to be able to accept IPIs at the same time we are trying to send
 509  * them.  The critical section prevents us from attempting to send additional
 510  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 511  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 512  * to occur but fortunately it does not happen too often.
 513  */
 514 int
 515 apic_ipi(int dest_type, int vector, int delivery_mode)
 516 {
 517         u_long  icr_lo;
 518
 519         crit_enter();
 520         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 521             unsigned long rflags = read_rflags();
 522             cpu_enable_intr();
 523             DEBUG_PUSH_INFO("apic_ipi");
 524             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 525                 lwkt_process_ipiq();
 526             }
 527             DEBUG_POP_INFO();
 528             write_rflags(rflags);
 529         }
 530
 531         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 532                 delivery_mode | vector;
 533         lapic->icr_lo = icr_lo;
 534         crit_exit();
 535         return 0;
 536 }
 537
 538 void
 539 single_apic_ipi(int cpu, int vector, int delivery_mode)
 540 {
 541         u_long  icr_lo;
 542         u_long  icr_hi;
 543
 544         crit_enter();
 545         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 546             unsigned long rflags = read_rflags();
 547             cpu_enable_intr();
 548             DEBUG_PUSH_INFO("single_apic_ipi");
 549             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 550                 lwkt_process_ipiq();
 551             }
 552             DEBUG_POP_INFO();
 553             write_rflags(rflags);
 554         }
 555         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 556         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 557         lapic->icr_hi = icr_hi;
 558
 559         /* build ICR_LOW */
 560         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 561             | APIC_DEST_DESTFLD | delivery_mode | vector;
 562
 563         /* write APIC ICR */
 564         lapic->icr_lo = icr_lo;
 565         crit_exit();
 566 }
 567
 568 #if 0
 569
 570 /*
 571  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 572  *
 573  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 574  * to the target, and the scheduler does not 'poll' for IPI messages.
 575  */
 576 int
 577 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 578 {
 579         u_long  icr_lo;
 580         u_long  icr_hi;
 581
 582         crit_enter();
 583         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 584             crit_exit();
 585             return(0);
 586         }
 587         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 588         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 589         lapic->icr_hi = icr_hi;
 590
 591         /* build IRC_LOW */
 592         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 593             | APIC_DEST_DESTFLD | delivery_mode | vector;
 594
 595         /* write APIC ICR */
 596         lapic->icr_lo = icr_lo;
 597         crit_exit();
 598         return(1);
 599 }
 600
 601 #endif
 602
 603 /*
 604  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 605  *
 606  * target is a bitmask of destination cpus.  Vector is any
 607  * valid system INT vector.  Delivery mode may be either
 608  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 609  */
 610 void
 611 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 612 {
 613         crit_enter();
 614         while (target) {
 615                 int n = BSFCPUMASK(target);
 616                 target &= ~CPUMASK(n);
 617                 single_apic_ipi(n, vector, delivery_mode);
 618         }
 619         crit_exit();
 620 }
 621
 622 /*
 623  * Timer code, in development...
 624  *  - suggested by rgrimes@gndrsh.aac.dev.com
 625  */
 626 int
 627 get_apic_timer_frequency(void)
 628 {
 629         return(lapic_cputimer_intr.freq);
 630 }
 631
 632 /*
 633  * Load a 'downcount time' in uSeconds.
 634  */
 635 void
 636 set_apic_timer(int us)
 637 {
 638         u_int count;
 639
 640         /*
 641          * When we reach here, lapic timer's frequency
 642          * must have been calculated as well as the
 643          * divisor (lapic->dcr_timer is setup during the
 644          * divisor calculation).
 645          */
 646         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 647                  lapic_timer_divisor_idx >= 0);
 648
 649         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 650         lapic_timer_oneshot(count);
 651 }
 652
 653
 654 /*
 655  * Read remaining time in timer.
 656  */
 657 int
 658 read_apic_timer(void)
 659 {
 660 #if 0
 661         /** XXX FIXME: we need to return the actual remaining time,
 662          *         for now we just return the remaining count.
 663          */
 664 #else
 665         return lapic->ccr_timer;
 666 #endif
 667 }
 668
 669
 670 /*
 671  * Spin-style delay, set delay time in uS, spin till it drains.
 672  */
 673 void
 674 u_sleep(int count)
 675 {
 676         set_apic_timer(count);
 677         while (read_apic_timer())
 678                  /* spin */ ;
 679 }
 680
 681 int
 682 lapic_unused_apic_id(int start)
 683 {
 684         int i;
 685
 686         for (i = start; i < NAPICID; ++i) {
 687                 if (APICID_TO_CPUID(i) == -1)
 688                         return i;
 689         }
 690         return NAPICID;
 691 }
 692
 693 void
 694 lapic_map(vm_offset_t lapic_addr)
 695 {
 696         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 697
 698         kprintf("lapic: at 0x%08lx\n", lapic_addr);
 699 }
 700
 701 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 702         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 703
 704 int
 705 lapic_config(void)
 706 {
 707         struct lapic_enumerator *e;
 708         int error, i, enable, ap_max;
 709
 710         for (i = 0; i < NAPICID; ++i)
 711                 APICID_TO_CPUID(i) = -1;
 712
 713         enable = 1;
 714         TUNABLE_INT_FETCH("hw.lapic_enable", &enable);
 715         if (!enable) {
 716                 kprintf("LAPIC: Warning LAPIC is disabled\n");
 717                 return ENXIO;
 718         }
 719
 720         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 721                 error = e->lapic_probe(e);
 722                 if (!error)
 723                         break;
 724         }
 725         if (e == NULL) {
 726                 kprintf("LAPIC: Can't find LAPIC\n");
 727                 return ENXIO;
 728         }
 729
 730         e->lapic_enumerate(e);
 731
 732         ap_max = MAXCPU - 1;
 733         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 734         if (ap_max > MAXCPU - 1)
 735                 ap_max = MAXCPU - 1;
 736
 737         if (mp_naps > ap_max) {
 738                 kprintf("LAPIC: Warning use only %d out of %d "
 739                         "available APs\n",
 740                         ap_max, mp_naps);
 741                 mp_naps = ap_max;
 742         }
 743
 744         return 0;
 745 }
 746
 747 void
 748 lapic_enumerator_register(struct lapic_enumerator *ne)
 749 {
 750         struct lapic_enumerator *e;
 751
 752         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 753                 if (e->lapic_prio < ne->lapic_prio) {
 754                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 755                         return;
 756                 }
 757         }
 758         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 759 }
 760
 761 void
 762 lapic_set_cpuid(int cpu_id, int apic_id)
 763 {
 764         CPUID_TO_APICID(cpu_id) = apic_id;
 765         APICID_TO_CPUID(apic_id) = cpu_id;
 766 }
 767
 768 void
 769 lapic_fixup_noioapic(void)
 770 {
 771         u_int   temp;
 772
 773         /* Only allowed on BSP */
 774         KKASSERT(mycpuid == 0);
 775         KKASSERT(!apic_io_enable);
 776
 777         temp = lapic->lvt_lint0;
 778         temp &= ~APIC_LVT_MASKED;
 779         lapic->lvt_lint0 = temp;
 780
 781         temp = lapic->lvt_lint1;
 782         temp |= APIC_LVT_MASKED;
 783         lapic->lvt_lint1 = temp;
 784 }