i386: Remove unnecessary #ifdef SMP from files compiled with options SMP
[dragonfly.git] / sys / platform / pc32 / apic / lapic.c
1 /*
2  * Copyright (c) 1996, by Steve Passe
3  * All rights reserved.
4  *
5  * Redistribution and use in source and binary forms, with or without
6  * modification, are permitted provided that the following conditions
7  * are met:
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. The name of the developer may NOT be used to endorse or promote products
11  *    derived from this software without specific prior written permission.
12  *
13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
23  * SUCH DAMAGE.
24  *
25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
26  */
27
28 #include <sys/param.h>
29 #include <sys/systm.h>
30 #include <sys/kernel.h>
31 #include <sys/bus.h>
32 #include <sys/machintr.h>
33 #include <machine/globaldata.h>
34 #include <machine/smp.h>
35 #include <machine/cputypes.h>
36 #include <machine/md_var.h>
37 #include <machine/pmap.h>
38 #include <machine_base/apic/lapic.h>
39 #include <machine_base/apic/ioapic.h>
40 #include <machine_base/apic/ioapic_abi.h>
41 #include <machine_base/icu/icu_var.h>
42 #include <machine/segments.h>
43 #include <sys/thread2.h>
44
45 #include <machine/intr_machdep.h>
46
47 extern int naps;
48
49 volatile lapic_t        *lapic;
50
51 static void     lapic_timer_calibrate(void);
52 static void     lapic_timer_set_divisor(int);
53 static void     lapic_timer_fixup_handler(void *);
54 static void     lapic_timer_restart_handler(void *);
55
56 void            lapic_timer_process(void);
57 void            lapic_timer_process_frame(struct intrframe *);
58
59 static int      lapic_timer_enable = 1;
60 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
61
62 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
63 static void     lapic_timer_intr_enable(struct cputimer_intr *);
64 static void     lapic_timer_intr_restart(struct cputimer_intr *);
65 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
66
67 static struct cputimer_intr lapic_cputimer_intr = {
68         .freq = 0,
69         .reload = lapic_timer_intr_reload,
70         .enable = lapic_timer_intr_enable,
71         .config = cputimer_intr_default_config,
72         .restart = lapic_timer_intr_restart,
73         .pmfixup = lapic_timer_intr_pmfixup,
74         .initclock = cputimer_intr_default_initclock,
75         .next = SLIST_ENTRY_INITIALIZER,
76         .name = "lapic",
77         .type = CPUTIMER_INTR_LAPIC,
78         .prio = CPUTIMER_INTR_PRIO_LAPIC,
79         .caps = CPUTIMER_INTR_CAP_NONE
80 };
81
82 static int              lapic_timer_divisor_idx = -1;
83 static const uint32_t   lapic_timer_divisors[] = {
84         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
85         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
86 };
87 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
88
89 /*
90  * APIC ID <-> CPU ID mapping structures.
91  */
92 int     cpu_id_to_apic_id[NAPICID];
93 int     apic_id_to_cpu_id[NAPICID];
94 int     lapic_enable = 1;
95
96 /*
97  * Enable LAPIC, configure interrupts.
98  */
99 void
100 lapic_init(boolean_t bsp)
101 {
102         uint32_t timer;
103         u_int   temp;
104
105         /*
106          * Install vectors
107          *
108          * Since IDT is shared between BSP and APs, these vectors
109          * only need to be installed once; we do it on BSP.
110          */
111         if (bsp) {
112                 /* Install a 'Spurious INTerrupt' vector */
113                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
114                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
115
116                 /* Install an inter-CPU IPI for TLB invalidation */
117                 setidt(XINVLTLB_OFFSET, Xinvltlb,
118                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
119
120                 /* Install an inter-CPU IPI for IPIQ messaging */
121                 setidt(XIPIQ_OFFSET, Xipiq,
122                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
123
124                 /* Install a timer vector */
125                 setidt(XTIMER_OFFSET, Xtimer,
126                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
127                 
128                 /* Install an inter-CPU IPI for CPU stop/restart */
129                 setidt(XCPUSTOP_OFFSET, Xcpustop,
130                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
131         }
132
133         /*
134          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
135          * aggregate interrupt input from the 8259.  The INTA cycle
136          * will be routed to the external controller (the 8259) which
137          * is expected to supply the vector.
138          *
139          * Must be setup edge triggered, active high.
140          *
141          * Disable LINT0 on BSP, if I/O APIC is enabled.
142          *
143          * Disable LINT0 on the APs.  It doesn't matter what delivery
144          * mode we use because we leave it masked.
145          */
146         temp = lapic->lvt_lint0;
147         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
148                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
149         if (bsp) {
150                 temp |= APIC_LVT_DM_EXTINT;
151                 if (ioapic_enable)
152                         temp |= APIC_LVT_MASKED;
153         } else {
154                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
155         }
156         lapic->lvt_lint0 = temp;
157
158         /*
159          * Setup LINT1 as NMI.
160          *
161          * Must be setup edge trigger, active high.
162          *
163          * Enable LINT1 on BSP, if I/O APIC is enabled.
164          *
165          * Disable LINT1 on the APs.
166          */
167         temp = lapic->lvt_lint1;
168         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK | 
169                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
170         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
171         if (bsp && ioapic_enable)
172                 temp &= ~APIC_LVT_MASKED;
173         lapic->lvt_lint1 = temp;
174
175         /*
176          * Mask the LAPIC error interrupt, LAPIC performance counter
177          * interrupt.
178          */
179         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
180         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
181
182         /*
183          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
184          */
185         timer = lapic->lvt_timer;
186         timer &= ~APIC_LVTT_VECTOR;
187         timer |= XTIMER_OFFSET;
188         timer |= APIC_LVTT_MASKED;
189         lapic->lvt_timer = timer;
190
191         /*
192          * Set the Task Priority Register as needed.   At the moment allow
193          * interrupts on all cpus (the APs will remain CLId until they are
194          * ready to deal).
195          */
196         temp = lapic->tpr;
197         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
198         lapic->tpr = temp;
199
200         /* 
201          * Enable the LAPIC 
202          */
203         temp = lapic->svr;
204         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
205         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
206
207         /*
208          * Set the spurious interrupt vector.  The low 4 bits of the vector
209          * must be 1111.
210          */
211         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
212                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
213         temp &= ~APIC_SVR_VECTOR;
214         temp |= XSPURIOUSINT_OFFSET;
215
216         lapic->svr = temp;
217
218         /*
219          * Pump out a few EOIs to clean out interrupts that got through
220          * before we were able to set the TPR.
221          */
222         lapic->eoi = 0;
223         lapic->eoi = 0;
224         lapic->eoi = 0;
225
226         if (bsp) {
227                 lapic_timer_calibrate();
228                 if (lapic_timer_enable) {
229                         cputimer_intr_register(&lapic_cputimer_intr);
230                         cputimer_intr_select(&lapic_cputimer_intr, 0);
231                 }
232         } else {
233                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
234         }
235
236         if (bootverbose)
237                 apic_dump("apic_initialize()");
238 }
239
240 static void
241 lapic_timer_set_divisor(int divisor_idx)
242 {
243         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
244         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
245 }
246
247 static void
248 lapic_timer_oneshot(u_int count)
249 {
250         uint32_t value;
251
252         value = lapic->lvt_timer;
253         value &= ~APIC_LVTT_PERIODIC;
254         lapic->lvt_timer = value;
255         lapic->icr_timer = count;
256 }
257
258 static void
259 lapic_timer_oneshot_quick(u_int count)
260 {
261         lapic->icr_timer = count;
262 }
263
264 static void
265 lapic_timer_calibrate(void)
266 {
267         sysclock_t value;
268
269         /* Try to calibrate the local APIC timer. */
270         for (lapic_timer_divisor_idx = 0;
271              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
272              lapic_timer_divisor_idx++) {
273                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
274                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
275                 DELAY(2000000);
276                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
277                 if (value != APIC_TIMER_MAX_COUNT)
278                         break;
279         }
280         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
281                 panic("lapic: no proper timer divisor?!\n");
282         lapic_cputimer_intr.freq = value / 2;
283
284         kprintf("lapic: divisor index %d, frequency %u Hz\n",
285                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
286 }
287
288 static void
289 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
290 {
291         sysclock_t count;
292
293         gd->gd_timer_running = 0;
294
295         count = sys_cputimer->count();
296         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
297                 systimer_intr(&count, 0, frame);
298 }
299
300 void
301 lapic_timer_process(void)
302 {
303         lapic_timer_process_oncpu(mycpu, NULL);
304 }
305
306 void
307 lapic_timer_process_frame(struct intrframe *frame)
308 {
309         lapic_timer_process_oncpu(mycpu, frame);
310 }
311
312 static void
313 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
314 {
315         struct globaldata *gd = mycpu;
316
317         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
318         if (reload < 2)
319                 reload = 2;
320
321         if (gd->gd_timer_running) {
322                 if (reload < lapic->ccr_timer)
323                         lapic_timer_oneshot_quick(reload);
324         } else {
325                 gd->gd_timer_running = 1;
326                 lapic_timer_oneshot_quick(reload);
327         }
328 }
329
330 static void
331 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
332 {
333         uint32_t timer;
334
335         timer = lapic->lvt_timer;
336         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
337         lapic->lvt_timer = timer;
338
339         lapic_timer_fixup_handler(NULL);
340 }
341
342 static void
343 lapic_timer_fixup_handler(void *arg)
344 {
345         int *started = arg;
346
347         if (started != NULL)
348                 *started = 0;
349
350         if (cpu_vendor_id == CPU_VENDOR_AMD) {
351                 /*
352                  * Detect the presence of C1E capability mostly on latest
353                  * dual-cores (or future) k8 family.  This feature renders
354                  * the local APIC timer dead, so we disable it by reading
355                  * the Interrupt Pending Message register and clearing both
356                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
357                  * 
358                  * Reference:
359                  *   "BIOS and Kernel Developer's Guide for AMD NPT
360                  *    Family 0Fh Processors"
361                  *   #32559 revision 3.00
362                  */
363                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
364                     (cpu_id & 0x0fff0000) >= 0x00040000) {
365                         uint64_t msr;
366
367                         msr = rdmsr(0xc0010055);
368                         if (msr & 0x18000000) {
369                                 struct globaldata *gd = mycpu;
370
371                                 kprintf("cpu%d: AMD C1E detected\n",
372                                         gd->gd_cpuid);
373                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
374
375                                 /*
376                                  * We are kinda stalled;
377                                  * kick start again.
378                                  */
379                                 gd->gd_timer_running = 1;
380                                 lapic_timer_oneshot_quick(2);
381
382                                 if (started != NULL)
383                                         *started = 1;
384                         }
385                 }
386         }
387 }
388
389 static void
390 lapic_timer_restart_handler(void *dummy __unused)
391 {
392         int started;
393
394         lapic_timer_fixup_handler(&started);
395         if (!started) {
396                 struct globaldata *gd = mycpu;
397
398                 gd->gd_timer_running = 1;
399                 lapic_timer_oneshot_quick(2);
400         }
401 }
402
403 /*
404  * This function is called only by ACPI-CA code currently:
405  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
406  *   module controls PM.  So once ACPI-CA is attached, we try
407  *   to apply the fixup to prevent LAPIC timer from hanging.
408  */
409 static void
410 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
411 {
412         lwkt_send_ipiq_mask(smp_active_mask,
413                             lapic_timer_fixup_handler, NULL);
414 }
415
416 static void
417 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
418 {
419         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
420 }
421
422
423 /*
424  * dump contents of local APIC registers
425  */
426 void
427 apic_dump(char* str)
428 {
429         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
430         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
431                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
432 }
433
434 /*
435  * Inter Processor Interrupt functions.
436  */
437
438 /*
439  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
440  *
441  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
442  *  vector is any valid SYSTEM INT vector
443  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
444  *
445  * A backlog of requests can create a deadlock between cpus.  To avoid this
446  * we have to be able to accept IPIs at the same time we are trying to send
447  * them.  The critical section prevents us from attempting to send additional
448  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
449  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
450  * to occur but fortunately it does not happen too often.
451  */
452 int
453 apic_ipi(int dest_type, int vector, int delivery_mode)
454 {
455         u_long  icr_lo;
456
457         crit_enter();
458         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
459             unsigned int eflags = read_eflags();
460             cpu_enable_intr();
461             DEBUG_PUSH_INFO("apic_ipi");
462             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
463                 lwkt_process_ipiq();
464             }
465             DEBUG_POP_INFO();
466             write_eflags(eflags);
467         }
468
469         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type | 
470                 delivery_mode | vector;
471         lapic->icr_lo = icr_lo;
472         crit_exit();
473         return 0;
474 }
475
476 void
477 single_apic_ipi(int cpu, int vector, int delivery_mode)
478 {
479         u_long  icr_lo;
480         u_long  icr_hi;
481
482         crit_enter();
483         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
484             unsigned int eflags = read_eflags();
485             cpu_enable_intr();
486             DEBUG_PUSH_INFO("single_apic_ipi");
487             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
488                 lwkt_process_ipiq();
489             }
490             DEBUG_POP_INFO();
491             write_eflags(eflags);
492         }
493         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
494         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
495         lapic->icr_hi = icr_hi;
496
497         /* build ICR_LOW */
498         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
499             | APIC_DEST_DESTFLD | delivery_mode | vector;
500
501         /* write APIC ICR */
502         lapic->icr_lo = icr_lo;
503         crit_exit();
504 }
505
506 #if 0   
507
508 /*
509  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
510  *
511  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
512  * to the target, and the scheduler does not 'poll' for IPI messages.
513  */
514 int
515 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
516 {
517         u_long  icr_lo;
518         u_long  icr_hi;
519
520         crit_enter();
521         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
522             crit_exit();
523             return(0);
524         }
525         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
526         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
527         lapic->icr_hi = icr_hi;
528
529         /* build IRC_LOW */
530         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
531             | APIC_DEST_DESTFLD | delivery_mode | vector;
532
533         /* write APIC ICR */
534         lapic->icr_lo = icr_lo;
535         crit_exit();
536         return(1);
537 }
538
539 #endif
540
541 /*
542  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
543  *
544  * target is a bitmask of destination cpus.  Vector is any
545  * valid system INT vector.  Delivery mode may be either
546  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
547  */
548 void
549 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
550 {
551         crit_enter();
552         while (target) {
553                 int n = BSFCPUMASK(target);
554                 target &= ~CPUMASK(n);
555                 single_apic_ipi(n, vector, delivery_mode);
556         }
557         crit_exit();
558 }
559
560 /*
561  * Timer code, in development...
562  *  - suggested by rgrimes@gndrsh.aac.dev.com
563  */
564 int
565 get_apic_timer_frequency(void)
566 {
567         return(lapic_cputimer_intr.freq);
568 }
569
570 /*
571  * Load a 'downcount time' in uSeconds.
572  */
573 void
574 set_apic_timer(int us)
575 {
576         u_int count;
577
578         /*
579          * When we reach here, lapic timer's frequency
580          * must have been calculated as well as the
581          * divisor (lapic.dcr_timer is setup during the
582          * divisor calculation).
583          */
584         KKASSERT(lapic_cputimer_intr.freq != 0 &&
585                  lapic_timer_divisor_idx >= 0);
586
587         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
588         lapic_timer_oneshot(count);
589 }
590
591
592 /*
593  * Read remaining time in timer.
594  */
595 int
596 read_apic_timer(void)
597 {
598 #if 0
599         /** XXX FIXME: we need to return the actual remaining time,
600          *         for now we just return the remaining count.
601          */
602 #else
603         return lapic->ccr_timer;
604 #endif
605 }
606
607
608 /*
609  * Spin-style delay, set delay time in uS, spin till it drains.
610  */
611 void
612 u_sleep(int count)
613 {
614         set_apic_timer(count);
615         while (read_apic_timer())
616                  /* spin */ ;
617 }
618
619 int
620 lapic_unused_apic_id(int start)
621 {
622         int i;
623
624         for (i = start; i < NAPICID; ++i) {
625                 if (APICID_TO_CPUID(i) == -1)
626                         return i;
627         }
628         return NAPICID;
629 }
630
631 void
632 lapic_map(vm_offset_t lapic_addr)
633 {
634         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
635
636         kprintf("lapic: at %p\n", (void *)lapic_addr);
637 }
638
639 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
640         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
641
642 int
643 lapic_config(void)
644 {
645         struct lapic_enumerator *e;
646         int error, i, ap_max;
647
648         KKASSERT(lapic_enable);
649
650         for (i = 0; i < NAPICID; ++i)
651                 APICID_TO_CPUID(i) = -1;
652
653         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
654                 error = e->lapic_probe(e);
655                 if (!error)
656                         break;
657         }
658         if (e == NULL) {
659                 kprintf("LAPIC: Can't find LAPIC\n");
660                 return ENXIO;
661         }
662
663         e->lapic_enumerate(e);
664
665         ap_max = MAXCPU - 1;
666         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
667         if (ap_max > MAXCPU - 1)
668                 ap_max = MAXCPU - 1;
669
670         if (naps > ap_max) {
671                 kprintf("LAPIC: Warning use only %d out of %d "
672                         "available APs\n", ap_max, naps);
673                 naps = ap_max;
674         }
675
676         return 0;
677 }
678
679 void
680 lapic_enumerator_register(struct lapic_enumerator *ne)
681 {
682         struct lapic_enumerator *e;
683
684         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
685                 if (e->lapic_prio < ne->lapic_prio) {
686                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
687                         return;
688                 }
689         }
690         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
691 }
692
693 void
694 lapic_set_cpuid(int cpu_id, int apic_id)
695 {
696         CPUID_TO_APICID(cpu_id) = apic_id;
697         APICID_TO_CPUID(apic_id) = cpu_id;
698 }
699
700 void
701 lapic_fixup_noioapic(void)
702 {
703         u_int   temp;
704
705         /* Only allowed on BSP */
706         KKASSERT(mycpuid == 0);
707         KKASSERT(!ioapic_enable);
708
709         temp = lapic->lvt_lint0;
710         temp &= ~APIC_LVT_MASKED;
711         lapic->lvt_lint0 = temp;
712
713         temp = lapic->lvt_lint1;
714         temp |= APIC_LVT_MASKED;
715         lapic->lvt_lint1 = temp;
716 }
717
718 static void
719 lapic_sysinit(void *dummy __unused)
720 {
721         if (lapic_enable) {
722                 int error;
723
724                 error = lapic_config();
725                 if (error)
726                         lapic_enable = 0;
727         }
728
729         if (lapic_enable) {
730                 /* Initialize BSP's local APIC */
731                 lapic_init(TRUE);
732         } else if (ioapic_enable) {
733                 ioapic_enable = 0;
734                 icu_reinit_noioapic();
735         }
736 }
737 SYSINIT(lapic, SI_BOOT2_LAPIC, SI_ORDER_FIRST, lapic_sysinit, NULL)