sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_fixup_handler(void *);
  48 static void     lapic_timer_restart_handler(void *);
  49
  50 void            lapic_timer_process(void);
  51 void            lapic_timer_process_frame(struct intrframe *);
  52
  53 static int      lapic_timer_enable = 1;
  54 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  55
  56 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  57 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  58 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  59 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  60
  61 static struct cputimer_intr lapic_cputimer_intr = {
  62         .freq = 0,
  63         .reload = lapic_timer_intr_reload,
  64         .enable = lapic_timer_intr_enable,
  65         .config = cputimer_intr_default_config,
  66         .restart = lapic_timer_intr_restart,
  67         .pmfixup = lapic_timer_intr_pmfixup,
  68         .initclock = cputimer_intr_default_initclock,
  69         .next = SLIST_ENTRY_INITIALIZER,
  70         .name = "lapic",
  71         .type = CPUTIMER_INTR_LAPIC,
  72         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  73         .caps = CPUTIMER_INTR_CAP_NONE
  74 };
  75
  76 /*
  77  * pointers to pmapped apic hardware.
  78  */
  79
  80 volatile ioapic_t       **ioapic;
  81
  82 static int              lapic_timer_divisor_idx = -1;
  83 static const uint32_t   lapic_timer_divisors[] = {
  84         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  85         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  86 };
  87 #define APIC_TIMER_NDIVISORS \
  88         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  89
  90
  91 /*
  92  * Enable APIC, configure interrupts.
  93  */
  94 void
  95 apic_initialize(boolean_t bsp)
  96 {
  97         uint32_t timer;
  98         u_int   temp;
  99
 100         /*
 101          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
 102          * aggregate interrupt input from the 8259.  The INTA cycle
 103          * will be routed to the external controller (the 8259) which
 104          * is expected to supply the vector.
 105          *
 106          * Must be setup edge triggered, active high.
 107          *
 108          * Disable LVT1 on the APs.  It doesn't matter what delivery
 109          * mode we use because we leave it masked.
 110          */
 111         temp = lapic.lvt_lint0;
 112         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 113                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 114         if (mycpu->gd_cpuid == 0)
 115                 temp |= APIC_LVT_DM_EXTINT;
 116         else
 117                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 118         lapic.lvt_lint0 = temp;
 119
 120         /*
 121          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 122          */
 123         temp = lapic.lvt_lint1;
 124         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 125                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 126         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 127         lapic.lvt_lint1 = temp;
 128
 129         /*
 130          * Mask the apic error interrupt, apic performance counter
 131          * interrupt.
 132          */
 133         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 134         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 135
 136         /* Set apic timer vector and mask the apic timer interrupt. */
 137         timer = lapic.lvt_timer;
 138         timer &= ~APIC_LVTT_VECTOR;
 139         timer |= XTIMER_OFFSET;
 140         timer |= APIC_LVTT_MASKED;
 141         lapic.lvt_timer = timer;
 142
 143         /*
 144          * Set the Task Priority Register as needed.   At the moment allow
 145          * interrupts on all cpus (the APs will remain CLId until they are
 146          * ready to deal).  We could disable all but IPIs by setting
 147          * temp |= TPR_IPI_ONLY for cpu != 0.
 148          */
 149         temp = lapic.tpr;
 150         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 151 #ifndef APIC_IO
 152         /*
 153          * If we are NOT running the IO APICs, the LAPIC will only be used
 154          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 155          */
 156         temp |= TPR_IPI_ONLY;
 157 #endif
 158
 159         lapic.tpr = temp;
 160
 161         /*
 162          * enable the local APIC
 163          */
 164         temp = lapic.svr;
 165         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 166         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 167
 168         /*
 169          * Set the spurious interrupt vector.  The low 4 bits of the vector
 170          * must be 1111.
 171          */
 172         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 173                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 174         temp &= ~APIC_SVR_VECTOR;
 175         temp |= XSPURIOUSINT_OFFSET;
 176
 177         lapic.svr = temp;
 178
 179         /*
 180          * Pump out a few EOIs to clean out interrupts that got through
 181          * before we were able to set the TPR.
 182          */
 183         lapic.eoi = 0;
 184         lapic.eoi = 0;
 185         lapic.eoi = 0;
 186
 187         if (bsp) {
 188                 lapic_timer_calibrate();
 189                 if (lapic_timer_enable) {
 190                         cputimer_intr_register(&lapic_cputimer_intr);
 191                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 192                 }
 193         } else {
 194                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 195         }
 196
 197         if (bootverbose)
 198                 apic_dump("apic_initialize()");
 199 }
 200
 201
 202 static void
 203 lapic_timer_set_divisor(int divisor_idx)
 204 {
 205         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 206         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 207 }
 208
 209 static void
 210 lapic_timer_oneshot(u_int count)
 211 {
 212         uint32_t value;
 213
 214         value = lapic.lvt_timer;
 215         value &= ~APIC_LVTT_PERIODIC;
 216         lapic.lvt_timer = value;
 217         lapic.icr_timer = count;
 218 }
 219
 220 static void
 221 lapic_timer_oneshot_quick(u_int count)
 222 {
 223         lapic.icr_timer = count;
 224 }
 225
 226 static void
 227 lapic_timer_calibrate(void)
 228 {
 229         sysclock_t value;
 230
 231         /* Try to calibrate the local APIC timer. */
 232         for (lapic_timer_divisor_idx = 0;
 233              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 234              lapic_timer_divisor_idx++) {
 235                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 236                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 237                 DELAY(2000000);
 238                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 239                 if (value != APIC_TIMER_MAX_COUNT)
 240                         break;
 241         }
 242         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 243                 panic("lapic: no proper timer divisor?!\n");
 244         lapic_cputimer_intr.freq = value / 2;
 245
 246         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 247                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 248 }
 249
 250 static void
 251 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 252 {
 253         sysclock_t count;
 254
 255         gd->gd_timer_running = 0;
 256
 257         count = sys_cputimer->count();
 258         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 259                 systimer_intr(&count, 0, frame);
 260 }
 261
 262 void
 263 lapic_timer_process(void)
 264 {
 265         lapic_timer_process_oncpu(mycpu, NULL);
 266 }
 267
 268 void
 269 lapic_timer_process_frame(struct intrframe *frame)
 270 {
 271         lapic_timer_process_oncpu(mycpu, frame);
 272 }
 273
 274 static void
 275 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 276 {
 277         struct globaldata *gd = mycpu;
 278
 279         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 280         if (reload < 2)
 281                 reload = 2;
 282
 283         if (gd->gd_timer_running) {
 284                 if (reload < lapic.ccr_timer)
 285                         lapic_timer_oneshot_quick(reload);
 286         } else {
 287                 gd->gd_timer_running = 1;
 288                 lapic_timer_oneshot_quick(reload);
 289         }
 290 }
 291
 292 static void
 293 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 294 {
 295         uint32_t timer;
 296
 297         timer = lapic.lvt_timer;
 298         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 299         lapic.lvt_timer = timer;
 300
 301         lapic_timer_fixup_handler(NULL);
 302 }
 303
 304 static void
 305 lapic_timer_fixup_handler(void *arg)
 306 {
 307         int *started = arg;
 308
 309         if (started != NULL)
 310                 *started = 0;
 311
 312         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 313                 /*
 314                  * Detect the presence of C1E capability mostly on latest
 315                  * dual-cores (or future) k8 family.  This feature renders
 316                  * the local APIC timer dead, so we disable it by reading
 317                  * the Interrupt Pending Message register and clearing both
 318                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 319                  *
 320                  * Reference:
 321                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 322                  *    Family 0Fh Processors"
 323                  *   #32559 revision 3.00
 324                  */
 325                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 326                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 327                         uint64_t msr;
 328
 329                         msr = rdmsr(0xc0010055);
 330                         if (msr & 0x18000000) {
 331                                 struct globaldata *gd = mycpu;
 332
 333                                 kprintf("cpu%d: AMD C1E detected\n",
 334                                         gd->gd_cpuid);
 335                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 336
 337                                 /*
 338                                  * We are kinda stalled;
 339                                  * kick start again.
 340                                  */
 341                                 gd->gd_timer_running = 1;
 342                                 lapic_timer_oneshot_quick(2);
 343
 344                                 if (started != NULL)
 345                                         *started = 1;
 346                         }
 347                 }
 348         }
 349 }
 350
 351 static void
 352 lapic_timer_restart_handler(void *dummy __unused)
 353 {
 354         int started;
 355
 356         lapic_timer_fixup_handler(&started);
 357         if (!started) {
 358                 struct globaldata *gd = mycpu;
 359
 360                 gd->gd_timer_running = 1;
 361                 lapic_timer_oneshot_quick(2);
 362         }
 363 }
 364
 365 /*
 366  * This function is called only by ACPI-CA code currently:
 367  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 368  *   module controls PM.  So once ACPI-CA is attached, we try
 369  *   to apply the fixup to prevent LAPIC timer from hanging.
 370  */
 371 static void
 372 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 373 {
 374         lwkt_send_ipiq_mask(smp_active_mask,
 375                             lapic_timer_fixup_handler, NULL);
 376 }
 377
 378 static void
 379 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 380 {
 381         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 382 }
 383
 384
 385 /*
 386  * dump contents of local APIC registers
 387  */
 388 void
 389 apic_dump(char* str)
 390 {
 391         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 392         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 393                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 394 }
 395
 396
 397 #if defined(APIC_IO)
 398
 399 /*
 400  * IO APIC code,
 401  */
 402
 403 #define IOAPIC_ISA_INTS         16
 404 #define REDIRCNT_IOAPIC(A) \
 405             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 406
 407 static int trigger (int apic, int pin, u_int32_t * flags);
 408 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 409
 410 #define DEFAULT_FLAGS           \
 411         ((u_int32_t)            \
 412          (IOART_INTMSET |       \
 413           IOART_DESTPHY |       \
 414           IOART_DELLOPRI))
 415
 416 #define DEFAULT_ISA_FLAGS       \
 417         ((u_int32_t)            \
 418          (IOART_INTMSET |       \
 419           IOART_TRGREDG |       \
 420           IOART_INTAHI |        \
 421           IOART_DESTPHY |       \
 422           IOART_DELLOPRI))
 423
 424 void
 425 io_apic_set_id(int apic, int id)
 426 {
 427         u_int32_t ux;
 428
 429         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 430         if (((ux & APIC_ID_MASK) >> 24) != id) {
 431                 kprintf("Changing APIC ID for IO APIC #%d"
 432                        " from %d to %d on chip\n",
 433                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 434                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 435                 ux |= (id << 24);
 436                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 437                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 438                 if (((ux & APIC_ID_MASK) >> 24) != id)
 439                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 440                               apic, ux);
 441         }
 442 }
 443
 444
 445 int
 446 io_apic_get_id(int apic)
 447 {
 448   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 449 }
 450
 451
 452
 453 /*
 454  * Setup the IO APIC.
 455  */
 456
 457 extern int      apic_pin_trigger;       /* 'opaque' */
 458
 459 void
 460 io_apic_setup_intpin(int apic, int pin)
 461 {
 462         int bus, bustype, irq;
 463         u_char          select;         /* the select register is 8 bits */
 464         u_int32_t       flags;          /* the window register is 32 bits */
 465         u_int32_t       target;         /* the window register is 32 bits */
 466         u_int32_t       vector;         /* the window register is 32 bits */
 467         int             level;
 468         int             cpuid;
 469         char            envpath[32];
 470
 471         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 472
 473         /*
 474          * Always clear an IO APIC pin before [re]programming it.  This is
 475          * particularly important if the pin is set up for a level interrupt
 476          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 477          * vector any EOI from pending ints on this pin could be lost and
 478          * IRR might never get reset.
 479          *
 480          * To fix this problem, clear the vector and make sure it is
 481          * programmed as an edge interrupt.  This should theoretically
 482          * clear IRR so we can later, safely program it as a level
 483          * interrupt.
 484          */
 485         imen_lock();
 486
 487         flags = io_apic_read(apic, select) & IOART_RESV;
 488         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 489         flags |= IOART_DESTPHY | IOART_DELFIXED;
 490
 491         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 492         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 493
 494         vector = 0;
 495
 496         io_apic_write(apic, select, flags | vector);
 497         io_apic_write(apic, select + 1, target);
 498
 499         imen_unlock();
 500
 501         /*
 502          * We only deal with vectored interrupts here.  ? documentation is
 503          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 504          * vs ExTINT, etc.
 505          *
 506          * This test also catches unconfigured pins.
 507          */
 508         if (apic_int_type(apic, pin) != 0)
 509                 return;
 510
 511         /*
 512          * Leave the pin unprogrammed if it does not correspond to
 513          * an IRQ.
 514          */
 515         irq = apic_irq(apic, pin);
 516         if (irq < 0)
 517                 return;
 518
 519         /* determine the bus type for this pin */
 520         bus = apic_src_bus_id(apic, pin);
 521         if (bus < 0)
 522                 return;
 523         bustype = apic_bus_type(bus);
 524
 525         if ((bustype == ISA) &&
 526             (pin < IOAPIC_ISA_INTS) &&
 527             (irq == pin) &&
 528             (apic_polarity(apic, pin) == 0x1) &&
 529             (apic_trigger(apic, pin) == 0x3)) {
 530                 /*
 531                  * A broken BIOS might describe some ISA
 532                  * interrupts as active-high level-triggered.
 533                  * Use default ISA flags for those interrupts.
 534                  */
 535                 flags = DEFAULT_ISA_FLAGS;
 536         } else {
 537                 /*
 538                  * Program polarity and trigger mode according to
 539                  * interrupt entry.
 540                  */
 541                 flags = DEFAULT_FLAGS;
 542                 level = trigger(apic, pin, &flags);
 543                 if (level == 1)
 544                         apic_pin_trigger |= (1 << irq);
 545                 polarity(apic, pin, &flags, level);
 546         }
 547
 548         cpuid = 0;
 549         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 550         kgetenv_int(envpath, &cpuid);
 551
 552         /* ncpus may not be available yet */
 553         if (cpuid > mp_naps)
 554                 cpuid = 0;
 555
 556         if (bootverbose) {
 557                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 558                        apic, pin, irq, cpuid);
 559         }
 560
 561         /*
 562          * Program the appropriate registers.  This routing may be
 563          * overridden when an interrupt handler for a device is
 564          * actually added (see register_int(), which calls through
 565          * the MACHINTR ABI to set up an interrupt handler/vector).
 566          *
 567          * The order in which we must program the two registers for
 568          * safety is unclear! XXX
 569          */
 570         imen_lock();
 571
 572         vector = IDT_OFFSET + irq;                      /* IDT vec */
 573         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 574         /* Deliver all interrupts to CPU0 (BSP) */
 575         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 576                   IOART_HI_DEST_MASK;
 577         flags |= io_apic_read(apic, select) & IOART_RESV;
 578         io_apic_write(apic, select, flags | vector);
 579         io_apic_write(apic, select + 1, target);
 580
 581         imen_unlock();
 582 }
 583
 584 int
 585 io_apic_setup(int apic)
 586 {
 587         int             maxpin;
 588         int             pin;
 589
 590         if (apic == 0)
 591                 apic_pin_trigger = 0;   /* default to edge-triggered */
 592
 593         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 594         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 595
 596         for (pin = 0; pin < maxpin; ++pin) {
 597                 io_apic_setup_intpin(apic, pin);
 598         }
 599         while (pin < 32) {
 600                 if (apic_int_type(apic, pin) >= 0) {
 601                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 602                                 " cannot program!\n", apic, pin);
 603                 }
 604                 ++pin;
 605         }
 606
 607         /* return GOOD status */
 608         return 0;
 609 }
 610 #undef DEFAULT_ISA_FLAGS
 611 #undef DEFAULT_FLAGS
 612
 613
 614 #define DEFAULT_EXTINT_FLAGS    \
 615         ((u_int32_t)            \
 616          (IOART_INTMSET |       \
 617           IOART_TRGREDG |       \
 618           IOART_INTAHI |        \
 619           IOART_DESTPHY |       \
 620           IOART_DELLOPRI))
 621
 622 /*
 623  * XXX this function is only used by 8254 setup
 624  * Setup the source of External INTerrupts.
 625  */
 626 int
 627 ext_int_setup(int apic, int intr)
 628 {
 629         u_char  select;         /* the select register is 8 bits */
 630         u_int32_t flags;        /* the window register is 32 bits */
 631         u_int32_t target;       /* the window register is 32 bits */
 632         u_int32_t vector;       /* the window register is 32 bits */
 633         int cpuid;
 634         char envpath[32];
 635
 636         if (apic_int_type(apic, intr) != 3)
 637                 return -1;
 638
 639         cpuid = 0;
 640         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 641         kgetenv_int(envpath, &cpuid);
 642
 643         /* ncpus may not be available yet */
 644         if (cpuid > mp_naps)
 645                 cpuid = 0;
 646
 647         /* Deliver interrupts to CPU0 (BSP) */
 648         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 649                  IOART_HI_DEST_MASK;
 650         select = IOAPIC_REDTBL0 + (2 * intr);
 651         vector = IDT_OFFSET + intr;
 652         flags = DEFAULT_EXTINT_FLAGS;
 653
 654         io_apic_write(apic, select, flags | vector);
 655         io_apic_write(apic, select + 1, target);
 656
 657         return 0;
 658 }
 659 #undef DEFAULT_EXTINT_FLAGS
 660
 661
 662 /*
 663  * Set the trigger level for an IO APIC pin.
 664  */
 665 static int
 666 trigger(int apic, int pin, u_int32_t * flags)
 667 {
 668         int     id;
 669         int     eirq;
 670         int     level;
 671         static int intcontrol = -1;
 672
 673         switch (apic_trigger(apic, pin)) {
 674
 675         case 0x00:
 676                 break;
 677
 678         case 0x01:
 679                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 680                 return 0;
 681
 682         case 0x03:
 683                 *flags |= IOART_TRGRLVL;
 684                 return 1;
 685
 686         case -1:
 687         default:
 688                 goto bad;
 689         }
 690
 691         if ((id = apic_src_bus_id(apic, pin)) == -1)
 692                 goto bad;
 693
 694         switch (apic_bus_type(id)) {
 695         case ISA:
 696                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 697                 return 0;
 698
 699         case EISA:
 700                 eirq = apic_src_bus_irq(apic, pin);
 701
 702                 if (eirq < 0 || eirq > 15) {
 703                         kprintf("EISA IRQ %d?!?!\n", eirq);
 704                         goto bad;
 705                 }
 706
 707                 if (intcontrol == -1) {
 708                         intcontrol = inb(ELCR1) << 8;
 709                         intcontrol |= inb(ELCR0);
 710                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 711                 }
 712
 713                 /* Use ELCR settings to determine level or edge mode */
 714                 level = (intcontrol >> eirq) & 1;
 715
 716                 /*
 717                  * Note that on older Neptune chipset based systems, any
 718                  * pci interrupts often show up here and in the ELCR as well
 719                  * as level sensitive interrupts attributed to the EISA bus.
 720                  */
 721
 722                 if (level)
 723                         *flags |= IOART_TRGRLVL;
 724                 else
 725                         *flags &= ~IOART_TRGRLVL;
 726
 727                 return level;
 728
 729         case PCI:
 730                 *flags |= IOART_TRGRLVL;
 731                 return 1;
 732
 733         case -1:
 734         default:
 735                 goto bad;
 736         }
 737
 738 bad:
 739         panic("bad APIC IO INT flags");
 740 }
 741
 742
 743 /*
 744  * Set the polarity value for an IO APIC pin.
 745  */
 746 static void
 747 polarity(int apic, int pin, u_int32_t * flags, int level)
 748 {
 749         int     id;
 750
 751         switch (apic_polarity(apic, pin)) {
 752
 753         case 0x00:
 754                 break;
 755
 756         case 0x01:
 757                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 758                 return;
 759
 760         case 0x03:
 761                 *flags |= IOART_INTALO;
 762                 return;
 763
 764         case -1:
 765         default:
 766                 goto bad;
 767         }
 768
 769         if ((id = apic_src_bus_id(apic, pin)) == -1)
 770                 goto bad;
 771
 772         switch (apic_bus_type(id)) {
 773         case ISA:
 774                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 775                 return;
 776
 777         case EISA:
 778                 /* polarity converter always gives active high */
 779                 *flags &= ~IOART_INTALO;
 780                 return;
 781
 782         case PCI:
 783                 *flags |= IOART_INTALO;
 784                 return;
 785
 786         case -1:
 787         default:
 788                 goto bad;
 789         }
 790
 791 bad:
 792         panic("bad APIC IO INT flags");
 793 }
 794
 795
 796 /*
 797  * Print contents of apic_imen.
 798  */
 799 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 800 void
 801 imen_dump(void)
 802 {
 803         int x;
 804
 805         kprintf("SMP: enabled INTs: ");
 806         for (x = 0; x < 24; ++x)
 807                 if ((apic_imen & (1 << x)) == 0)
 808                         kprintf("%d, ", x);
 809         kprintf("apic_imen: 0x%08x\n", apic_imen);
 810 }
 811
 812
 813 /*
 814  * Inter Processor Interrupt functions.
 815  */
 816
 817 #endif  /* APIC_IO */
 818
 819 /*
 820  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 821  *
 822  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 823  *  vector is any valid SYSTEM INT vector
 824  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 825  *
 826  * A backlog of requests can create a deadlock between cpus.  To avoid this
 827  * we have to be able to accept IPIs at the same time we are trying to send
 828  * them.  The critical section prevents us from attempting to send additional
 829  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 830  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 831  * to occur but fortunately it does not happen too often.
 832  */
 833 int
 834 apic_ipi(int dest_type, int vector, int delivery_mode)
 835 {
 836         u_long  icr_lo;
 837
 838         crit_enter();
 839         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 840             unsigned int eflags = read_eflags();
 841             cpu_enable_intr();
 842             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 843                 lwkt_process_ipiq();
 844             }
 845             write_eflags(eflags);
 846         }
 847
 848         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 849                 delivery_mode | vector;
 850         lapic.icr_lo = icr_lo;
 851         crit_exit();
 852         return 0;
 853 }
 854
 855 void
 856 single_apic_ipi(int cpu, int vector, int delivery_mode)
 857 {
 858         u_long  icr_lo;
 859         u_long  icr_hi;
 860
 861         crit_enter();
 862         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 863             unsigned int eflags = read_eflags();
 864             cpu_enable_intr();
 865             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 866                 lwkt_process_ipiq();
 867             }
 868             write_eflags(eflags);
 869         }
 870         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 871         icr_hi |= (CPU_TO_ID(cpu) << 24);
 872         lapic.icr_hi = icr_hi;
 873
 874         /* build ICR_LOW */
 875         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 876             | APIC_DEST_DESTFLD | delivery_mode | vector;
 877
 878         /* write APIC ICR */
 879         lapic.icr_lo = icr_lo;
 880         crit_exit();
 881 }
 882
 883 #if 0
 884
 885 /*
 886  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 887  *
 888  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 889  * to the target, and the scheduler does not 'poll' for IPI messages.
 890  */
 891 int
 892 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 893 {
 894         u_long  icr_lo;
 895         u_long  icr_hi;
 896
 897         crit_enter();
 898         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 899             crit_exit();
 900             return(0);
 901         }
 902         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 903         icr_hi |= (CPU_TO_ID(cpu) << 24);
 904         lapic.icr_hi = icr_hi;
 905
 906         /* build IRC_LOW */
 907         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 908             | APIC_DEST_DESTFLD | delivery_mode | vector;
 909
 910         /* write APIC ICR */
 911         lapic.icr_lo = icr_lo;
 912         crit_exit();
 913         return(1);
 914 }
 915
 916 #endif
 917
 918 /*
 919  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 920  *
 921  * target is a bitmask of destination cpus.  Vector is any
 922  * valid system INT vector.  Delivery mode may be either
 923  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 924  */
 925 void
 926 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 927 {
 928         crit_enter();
 929         while (target) {
 930                 int n = bsfl(target);
 931                 target &= ~(1 << n);
 932                 single_apic_ipi(n, vector, delivery_mode);
 933         }
 934         crit_exit();
 935 }
 936
 937 /*
 938  * Timer code, in development...
 939  *  - suggested by rgrimes@gndrsh.aac.dev.com
 940  */
 941
 942 /*
 943  * Load a 'downcount time' in uSeconds.
 944  */
 945 void
 946 set_apic_timer(int us)
 947 {
 948         u_int count;
 949
 950         /*
 951          * When we reach here, lapic timer's frequency
 952          * must have been calculated as well as the
 953          * divisor (lapic.dcr_timer is setup during the
 954          * divisor calculation).
 955          */
 956         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 957                  lapic_timer_divisor_idx >= 0);
 958
 959         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 960         lapic_timer_oneshot(count);
 961 }
 962
 963
 964 /*
 965  * Read remaining time in timer.
 966  */
 967 int
 968 read_apic_timer(void)
 969 {
 970 #if 0
 971         /** XXX FIXME: we need to return the actual remaining time,
 972          *         for now we just return the remaining count.
 973          */
 974 #else
 975         return lapic.ccr_timer;
 976 #endif
 977 }
 978
 979
 980 /*
 981  * Spin-style delay, set delay time in uS, spin till it drains.
 982  */
 983 void
 984 u_sleep(int count)
 985 {
 986         set_apic_timer(count);
 987         while (read_apic_timer())
 988                  /* spin */ ;
 989 }