sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine/pmap.h>
  36 #include <machine_base/apic/mpapic.h>
  37 #include <machine/segments.h>
  38 #include <sys/thread2.h>
  39
  40 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  41
  42 /* XXX */
  43 extern pt_entry_t *SMPpt;
  44
  45 /* EISA Edge/Level trigger control registers */
  46 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  47 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  48
  49 static void     lapic_timer_calibrate(void);
  50 static void     lapic_timer_set_divisor(int);
  51 static void     lapic_timer_fixup_handler(void *);
  52 static void     lapic_timer_restart_handler(void *);
  53
  54 void            lapic_timer_process(void);
  55 void            lapic_timer_process_frame(struct intrframe *);
  56
  57 static int      lapic_timer_enable = 1;
  58 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  59
  60 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  61 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  62 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  63 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  64
  65 static struct cputimer_intr lapic_cputimer_intr = {
  66         .freq = 0,
  67         .reload = lapic_timer_intr_reload,
  68         .enable = lapic_timer_intr_enable,
  69         .config = cputimer_intr_default_config,
  70         .restart = lapic_timer_intr_restart,
  71         .pmfixup = lapic_timer_intr_pmfixup,
  72         .initclock = cputimer_intr_default_initclock,
  73         .next = SLIST_ENTRY_INITIALIZER,
  74         .name = "lapic",
  75         .type = CPUTIMER_INTR_LAPIC,
  76         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  77         .caps = CPUTIMER_INTR_CAP_NONE
  78 };
  79
  80 /*
  81  * pointers to pmapped apic hardware.
  82  */
  83
  84 volatile ioapic_t       **ioapic;
  85
  86 static int              lapic_timer_divisor_idx = -1;
  87 static const uint32_t   lapic_timer_divisors[] = {
  88         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  89         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  90 };
  91 #define APIC_TIMER_NDIVISORS \
  92         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  93
  94
  95 /*
  96  * Enable APIC, configure interrupts.
  97  */
  98 void
  99 apic_initialize(boolean_t bsp)
 100 {
 101         uint32_t timer;
 102         u_int   temp;
 103
 104         /*
 105          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
 106          * aggregate interrupt input from the 8259.  The INTA cycle
 107          * will be routed to the external controller (the 8259) which
 108          * is expected to supply the vector.
 109          *
 110          * Must be setup edge triggered, active high.
 111          *
 112          * Disable LVT1 on the APs.  It doesn't matter what delivery
 113          * mode we use because we leave it masked.
 114          */
 115         temp = lapic.lvt_lint0;
 116         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 117                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 118         if (mycpu->gd_cpuid == 0)
 119                 temp |= APIC_LVT_DM_EXTINT;
 120         else
 121                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 122         lapic.lvt_lint0 = temp;
 123
 124         /*
 125          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 126          */
 127         temp = lapic.lvt_lint1;
 128         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 129                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 130         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 131         lapic.lvt_lint1 = temp;
 132
 133         /*
 134          * Mask the apic error interrupt, apic performance counter
 135          * interrupt.
 136          */
 137         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 138         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 139
 140         /* Set apic timer vector and mask the apic timer interrupt. */
 141         timer = lapic.lvt_timer;
 142         timer &= ~APIC_LVTT_VECTOR;
 143         timer |= XTIMER_OFFSET;
 144         timer |= APIC_LVTT_MASKED;
 145         lapic.lvt_timer = timer;
 146
 147         /*
 148          * Set the Task Priority Register as needed.   At the moment allow
 149          * interrupts on all cpus (the APs will remain CLId until they are
 150          * ready to deal).  We could disable all but IPIs by setting
 151          * temp |= TPR_IPI_ONLY for cpu != 0.
 152          */
 153         temp = lapic.tpr;
 154         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 155 #ifndef APIC_IO
 156         /*
 157          * If we are NOT running the IO APICs, the LAPIC will only be used
 158          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 159          */
 160         temp |= TPR_IPI_ONLY;
 161 #endif
 162
 163         lapic.tpr = temp;
 164
 165         /*
 166          * enable the local APIC
 167          */
 168         temp = lapic.svr;
 169         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 170         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 171
 172         /*
 173          * Set the spurious interrupt vector.  The low 4 bits of the vector
 174          * must be 1111.
 175          */
 176         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 177                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 178         temp &= ~APIC_SVR_VECTOR;
 179         temp |= XSPURIOUSINT_OFFSET;
 180
 181         lapic.svr = temp;
 182
 183         /*
 184          * Pump out a few EOIs to clean out interrupts that got through
 185          * before we were able to set the TPR.
 186          */
 187         lapic.eoi = 0;
 188         lapic.eoi = 0;
 189         lapic.eoi = 0;
 190
 191         if (bsp) {
 192                 lapic_timer_calibrate();
 193                 if (lapic_timer_enable) {
 194                         cputimer_intr_register(&lapic_cputimer_intr);
 195                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 196                 }
 197         } else {
 198                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 199         }
 200
 201         if (bootverbose)
 202                 apic_dump("apic_initialize()");
 203 }
 204
 205
 206 static void
 207 lapic_timer_set_divisor(int divisor_idx)
 208 {
 209         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 210         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 211 }
 212
 213 static void
 214 lapic_timer_oneshot(u_int count)
 215 {
 216         uint32_t value;
 217
 218         value = lapic.lvt_timer;
 219         value &= ~APIC_LVTT_PERIODIC;
 220         lapic.lvt_timer = value;
 221         lapic.icr_timer = count;
 222 }
 223
 224 static void
 225 lapic_timer_oneshot_quick(u_int count)
 226 {
 227         lapic.icr_timer = count;
 228 }
 229
 230 static void
 231 lapic_timer_calibrate(void)
 232 {
 233         sysclock_t value;
 234
 235         /* Try to calibrate the local APIC timer. */
 236         for (lapic_timer_divisor_idx = 0;
 237              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 238              lapic_timer_divisor_idx++) {
 239                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 240                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 241                 DELAY(2000000);
 242                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 243                 if (value != APIC_TIMER_MAX_COUNT)
 244                         break;
 245         }
 246         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 247                 panic("lapic: no proper timer divisor?!\n");
 248         lapic_cputimer_intr.freq = value / 2;
 249
 250         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 251                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 252 }
 253
 254 static void
 255 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 256 {
 257         sysclock_t count;
 258
 259         gd->gd_timer_running = 0;
 260
 261         count = sys_cputimer->count();
 262         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 263                 systimer_intr(&count, 0, frame);
 264 }
 265
 266 void
 267 lapic_timer_process(void)
 268 {
 269         lapic_timer_process_oncpu(mycpu, NULL);
 270 }
 271
 272 void
 273 lapic_timer_process_frame(struct intrframe *frame)
 274 {
 275         lapic_timer_process_oncpu(mycpu, frame);
 276 }
 277
 278 static void
 279 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 280 {
 281         struct globaldata *gd = mycpu;
 282
 283         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 284         if (reload < 2)
 285                 reload = 2;
 286
 287         if (gd->gd_timer_running) {
 288                 if (reload < lapic.ccr_timer)
 289                         lapic_timer_oneshot_quick(reload);
 290         } else {
 291                 gd->gd_timer_running = 1;
 292                 lapic_timer_oneshot_quick(reload);
 293         }
 294 }
 295
 296 static void
 297 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 298 {
 299         uint32_t timer;
 300
 301         timer = lapic.lvt_timer;
 302         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 303         lapic.lvt_timer = timer;
 304
 305         lapic_timer_fixup_handler(NULL);
 306 }
 307
 308 static void
 309 lapic_timer_fixup_handler(void *arg)
 310 {
 311         int *started = arg;
 312
 313         if (started != NULL)
 314                 *started = 0;
 315
 316         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 317                 /*
 318                  * Detect the presence of C1E capability mostly on latest
 319                  * dual-cores (or future) k8 family.  This feature renders
 320                  * the local APIC timer dead, so we disable it by reading
 321                  * the Interrupt Pending Message register and clearing both
 322                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 323                  *
 324                  * Reference:
 325                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 326                  *    Family 0Fh Processors"
 327                  *   #32559 revision 3.00
 328                  */
 329                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 330                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 331                         uint64_t msr;
 332
 333                         msr = rdmsr(0xc0010055);
 334                         if (msr & 0x18000000) {
 335                                 struct globaldata *gd = mycpu;
 336
 337                                 kprintf("cpu%d: AMD C1E detected\n",
 338                                         gd->gd_cpuid);
 339                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 340
 341                                 /*
 342                                  * We are kinda stalled;
 343                                  * kick start again.
 344                                  */
 345                                 gd->gd_timer_running = 1;
 346                                 lapic_timer_oneshot_quick(2);
 347
 348                                 if (started != NULL)
 349                                         *started = 1;
 350                         }
 351                 }
 352         }
 353 }
 354
 355 static void
 356 lapic_timer_restart_handler(void *dummy __unused)
 357 {
 358         int started;
 359
 360         lapic_timer_fixup_handler(&started);
 361         if (!started) {
 362                 struct globaldata *gd = mycpu;
 363
 364                 gd->gd_timer_running = 1;
 365                 lapic_timer_oneshot_quick(2);
 366         }
 367 }
 368
 369 /*
 370  * This function is called only by ACPI-CA code currently:
 371  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 372  *   module controls PM.  So once ACPI-CA is attached, we try
 373  *   to apply the fixup to prevent LAPIC timer from hanging.
 374  */
 375 static void
 376 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 377 {
 378         lwkt_send_ipiq_mask(smp_active_mask,
 379                             lapic_timer_fixup_handler, NULL);
 380 }
 381
 382 static void
 383 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 384 {
 385         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 386 }
 387
 388
 389 /*
 390  * dump contents of local APIC registers
 391  */
 392 void
 393 apic_dump(char* str)
 394 {
 395         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 396         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 397                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 398 }
 399
 400
 401 #if defined(APIC_IO)
 402
 403 /*
 404  * IO APIC code,
 405  */
 406
 407 #define IOAPIC_ISA_INTS         16
 408 #define REDIRCNT_IOAPIC(A) \
 409             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 410
 411 static int trigger (int apic, int pin, u_int32_t * flags);
 412 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 413
 414 #define DEFAULT_FLAGS           \
 415         ((u_int32_t)            \
 416          (IOART_INTMSET |       \
 417           IOART_DESTPHY |       \
 418           IOART_DELLOPRI))
 419
 420 #define DEFAULT_ISA_FLAGS       \
 421         ((u_int32_t)            \
 422          (IOART_INTMSET |       \
 423           IOART_TRGREDG |       \
 424           IOART_INTAHI |        \
 425           IOART_DESTPHY |       \
 426           IOART_DELLOPRI))
 427
 428 void
 429 io_apic_set_id(int apic, int id)
 430 {
 431         u_int32_t ux;
 432
 433         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 434         if (((ux & APIC_ID_MASK) >> 24) != id) {
 435                 kprintf("Changing APIC ID for IO APIC #%d"
 436                        " from %d to %d on chip\n",
 437                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 438                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 439                 ux |= (id << 24);
 440                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 441                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 442                 if (((ux & APIC_ID_MASK) >> 24) != id)
 443                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 444                               apic, ux);
 445         }
 446 }
 447
 448
 449 int
 450 io_apic_get_id(int apic)
 451 {
 452   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 453 }
 454
 455
 456
 457 /*
 458  * Setup the IO APIC.
 459  */
 460
 461 extern int      apic_pin_trigger;       /* 'opaque' */
 462
 463 void
 464 io_apic_setup_intpin(int apic, int pin)
 465 {
 466         int bus, bustype, irq;
 467         u_char          select;         /* the select register is 8 bits */
 468         u_int32_t       flags;          /* the window register is 32 bits */
 469         u_int32_t       target;         /* the window register is 32 bits */
 470         u_int32_t       vector;         /* the window register is 32 bits */
 471         int             level;
 472         int             cpuid;
 473         char            envpath[32];
 474
 475         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 476
 477         /*
 478          * Always clear an IO APIC pin before [re]programming it.  This is
 479          * particularly important if the pin is set up for a level interrupt
 480          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 481          * vector any EOI from pending ints on this pin could be lost and
 482          * IRR might never get reset.
 483          *
 484          * To fix this problem, clear the vector and make sure it is
 485          * programmed as an edge interrupt.  This should theoretically
 486          * clear IRR so we can later, safely program it as a level
 487          * interrupt.
 488          */
 489         imen_lock();
 490
 491         flags = io_apic_read(apic, select) & IOART_RESV;
 492         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 493         flags |= IOART_DESTPHY | IOART_DELFIXED;
 494
 495         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 496         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 497
 498         vector = 0;
 499
 500         io_apic_write(apic, select, flags | vector);
 501         io_apic_write(apic, select + 1, target);
 502
 503         imen_unlock();
 504
 505         /*
 506          * We only deal with vectored interrupts here.  ? documentation is
 507          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 508          * vs ExTINT, etc.
 509          *
 510          * This test also catches unconfigured pins.
 511          */
 512         if (apic_int_type(apic, pin) != 0)
 513                 return;
 514
 515         /*
 516          * Leave the pin unprogrammed if it does not correspond to
 517          * an IRQ.
 518          */
 519         irq = apic_irq(apic, pin);
 520         if (irq < 0)
 521                 return;
 522
 523         /* determine the bus type for this pin */
 524         bus = apic_src_bus_id(apic, pin);
 525         if (bus < 0)
 526                 return;
 527         bustype = apic_bus_type(bus);
 528
 529         if ((bustype == ISA) &&
 530             (pin < IOAPIC_ISA_INTS) &&
 531             (irq == pin) &&
 532             (apic_polarity(apic, pin) == 0x1) &&
 533             (apic_trigger(apic, pin) == 0x3)) {
 534                 /*
 535                  * A broken BIOS might describe some ISA
 536                  * interrupts as active-high level-triggered.
 537                  * Use default ISA flags for those interrupts.
 538                  */
 539                 flags = DEFAULT_ISA_FLAGS;
 540         } else {
 541                 /*
 542                  * Program polarity and trigger mode according to
 543                  * interrupt entry.
 544                  */
 545                 flags = DEFAULT_FLAGS;
 546                 level = trigger(apic, pin, &flags);
 547                 if (level == 1)
 548                         apic_pin_trigger |= (1 << irq);
 549                 polarity(apic, pin, &flags, level);
 550         }
 551
 552         cpuid = 0;
 553         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", irq);
 554         kgetenv_int(envpath, &cpuid);
 555
 556         /* ncpus may not be available yet */
 557         if (cpuid > mp_naps)
 558                 cpuid = 0;
 559
 560         if (bootverbose) {
 561                 kprintf("IOAPIC #%d intpin %d -> irq %d (CPU%d)\n",
 562                        apic, pin, irq, cpuid);
 563         }
 564
 565         /*
 566          * Program the appropriate registers.  This routing may be
 567          * overridden when an interrupt handler for a device is
 568          * actually added (see register_int(), which calls through
 569          * the MACHINTR ABI to set up an interrupt handler/vector).
 570          *
 571          * The order in which we must program the two registers for
 572          * safety is unclear! XXX
 573          */
 574         imen_lock();
 575
 576         vector = IDT_OFFSET + irq;                      /* IDT vec */
 577         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 578         /* Deliver all interrupts to CPU0 (BSP) */
 579         target |= (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 580                   IOART_HI_DEST_MASK;
 581         flags |= io_apic_read(apic, select) & IOART_RESV;
 582         io_apic_write(apic, select, flags | vector);
 583         io_apic_write(apic, select + 1, target);
 584
 585         imen_unlock();
 586 }
 587
 588 int
 589 io_apic_setup(int apic)
 590 {
 591         int             maxpin;
 592         int             pin;
 593
 594         if (apic == 0)
 595                 apic_pin_trigger = 0;   /* default to edge-triggered */
 596
 597         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 598         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 599
 600         for (pin = 0; pin < maxpin; ++pin) {
 601                 io_apic_setup_intpin(apic, pin);
 602         }
 603         while (pin < 32) {
 604                 if (apic_int_type(apic, pin) >= 0) {
 605                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 606                                 " cannot program!\n", apic, pin);
 607                 }
 608                 ++pin;
 609         }
 610
 611         /* return GOOD status */
 612         return 0;
 613 }
 614 #undef DEFAULT_ISA_FLAGS
 615 #undef DEFAULT_FLAGS
 616
 617
 618 #define DEFAULT_EXTINT_FLAGS    \
 619         ((u_int32_t)            \
 620          (IOART_INTMSET |       \
 621           IOART_TRGREDG |       \
 622           IOART_INTAHI |        \
 623           IOART_DESTPHY |       \
 624           IOART_DELLOPRI))
 625
 626 /*
 627  * XXX this function is only used by 8254 setup
 628  * Setup the source of External INTerrupts.
 629  */
 630 int
 631 ext_int_setup(int apic, int intr)
 632 {
 633         u_char  select;         /* the select register is 8 bits */
 634         u_int32_t flags;        /* the window register is 32 bits */
 635         u_int32_t target;       /* the window register is 32 bits */
 636         u_int32_t vector;       /* the window register is 32 bits */
 637         int cpuid;
 638         char envpath[32];
 639
 640         if (apic_int_type(apic, intr) != 3)
 641                 return -1;
 642
 643         cpuid = 0;
 644         ksnprintf(envpath, sizeof(envpath), "hw.irq.%d.dest", intr);
 645         kgetenv_int(envpath, &cpuid);
 646
 647         /* ncpus may not be available yet */
 648         if (cpuid > mp_naps)
 649                 cpuid = 0;
 650
 651         /* Deliver interrupts to CPU0 (BSP) */
 652         target = (CPU_TO_ID(cpuid) << IOART_HI_DEST_SHIFT) &
 653                  IOART_HI_DEST_MASK;
 654         select = IOAPIC_REDTBL0 + (2 * intr);
 655         vector = IDT_OFFSET + intr;
 656         flags = DEFAULT_EXTINT_FLAGS;
 657
 658         io_apic_write(apic, select, flags | vector);
 659         io_apic_write(apic, select + 1, target);
 660
 661         return 0;
 662 }
 663 #undef DEFAULT_EXTINT_FLAGS
 664
 665
 666 /*
 667  * Set the trigger level for an IO APIC pin.
 668  */
 669 static int
 670 trigger(int apic, int pin, u_int32_t * flags)
 671 {
 672         int     id;
 673         int     eirq;
 674         int     level;
 675         static int intcontrol = -1;
 676
 677         switch (apic_trigger(apic, pin)) {
 678
 679         case 0x00:
 680                 break;
 681
 682         case 0x01:
 683                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 684                 return 0;
 685
 686         case 0x03:
 687                 *flags |= IOART_TRGRLVL;
 688                 return 1;
 689
 690         case -1:
 691         default:
 692                 goto bad;
 693         }
 694
 695         if ((id = apic_src_bus_id(apic, pin)) == -1)
 696                 goto bad;
 697
 698         switch (apic_bus_type(id)) {
 699         case ISA:
 700                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 701                 return 0;
 702
 703         case EISA:
 704                 eirq = apic_src_bus_irq(apic, pin);
 705
 706                 if (eirq < 0 || eirq > 15) {
 707                         kprintf("EISA IRQ %d?!?!\n", eirq);
 708                         goto bad;
 709                 }
 710
 711                 if (intcontrol == -1) {
 712                         intcontrol = inb(ELCR1) << 8;
 713                         intcontrol |= inb(ELCR0);
 714                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 715                 }
 716
 717                 /* Use ELCR settings to determine level or edge mode */
 718                 level = (intcontrol >> eirq) & 1;
 719
 720                 /*
 721                  * Note that on older Neptune chipset based systems, any
 722                  * pci interrupts often show up here and in the ELCR as well
 723                  * as level sensitive interrupts attributed to the EISA bus.
 724                  */
 725
 726                 if (level)
 727                         *flags |= IOART_TRGRLVL;
 728                 else
 729                         *flags &= ~IOART_TRGRLVL;
 730
 731                 return level;
 732
 733         case PCI:
 734                 *flags |= IOART_TRGRLVL;
 735                 return 1;
 736
 737         case -1:
 738         default:
 739                 goto bad;
 740         }
 741
 742 bad:
 743         panic("bad APIC IO INT flags");
 744 }
 745
 746
 747 /*
 748  * Set the polarity value for an IO APIC pin.
 749  */
 750 static void
 751 polarity(int apic, int pin, u_int32_t * flags, int level)
 752 {
 753         int     id;
 754
 755         switch (apic_polarity(apic, pin)) {
 756
 757         case 0x00:
 758                 break;
 759
 760         case 0x01:
 761                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 762                 return;
 763
 764         case 0x03:
 765                 *flags |= IOART_INTALO;
 766                 return;
 767
 768         case -1:
 769         default:
 770                 goto bad;
 771         }
 772
 773         if ((id = apic_src_bus_id(apic, pin)) == -1)
 774                 goto bad;
 775
 776         switch (apic_bus_type(id)) {
 777         case ISA:
 778                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 779                 return;
 780
 781         case EISA:
 782                 /* polarity converter always gives active high */
 783                 *flags &= ~IOART_INTALO;
 784                 return;
 785
 786         case PCI:
 787                 *flags |= IOART_INTALO;
 788                 return;
 789
 790         case -1:
 791         default:
 792                 goto bad;
 793         }
 794
 795 bad:
 796         panic("bad APIC IO INT flags");
 797 }
 798
 799
 800 /*
 801  * Print contents of apic_imen.
 802  */
 803 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 804 void
 805 imen_dump(void)
 806 {
 807         int x;
 808
 809         kprintf("SMP: enabled INTs: ");
 810         for (x = 0; x < 24; ++x)
 811                 if ((apic_imen & (1 << x)) == 0)
 812                         kprintf("%d, ", x);
 813         kprintf("apic_imen: 0x%08x\n", apic_imen);
 814 }
 815
 816
 817 /*
 818  * Inter Processor Interrupt functions.
 819  */
 820
 821 #endif  /* APIC_IO */
 822
 823 /*
 824  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 825  *
 826  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 827  *  vector is any valid SYSTEM INT vector
 828  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 829  *
 830  * A backlog of requests can create a deadlock between cpus.  To avoid this
 831  * we have to be able to accept IPIs at the same time we are trying to send
 832  * them.  The critical section prevents us from attempting to send additional
 833  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 834  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 835  * to occur but fortunately it does not happen too often.
 836  */
 837 int
 838 apic_ipi(int dest_type, int vector, int delivery_mode)
 839 {
 840         u_long  icr_lo;
 841
 842         crit_enter();
 843         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 844             unsigned int eflags = read_eflags();
 845             cpu_enable_intr();
 846             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 847                 lwkt_process_ipiq();
 848             }
 849             write_eflags(eflags);
 850         }
 851
 852         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 853                 delivery_mode | vector;
 854         lapic.icr_lo = icr_lo;
 855         crit_exit();
 856         return 0;
 857 }
 858
 859 void
 860 single_apic_ipi(int cpu, int vector, int delivery_mode)
 861 {
 862         u_long  icr_lo;
 863         u_long  icr_hi;
 864
 865         crit_enter();
 866         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 867             unsigned int eflags = read_eflags();
 868             cpu_enable_intr();
 869             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 870                 lwkt_process_ipiq();
 871             }
 872             write_eflags(eflags);
 873         }
 874         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 875         icr_hi |= (CPU_TO_ID(cpu) << 24);
 876         lapic.icr_hi = icr_hi;
 877
 878         /* build ICR_LOW */
 879         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 880             | APIC_DEST_DESTFLD | delivery_mode | vector;
 881
 882         /* write APIC ICR */
 883         lapic.icr_lo = icr_lo;
 884         crit_exit();
 885 }
 886
 887 #if 0
 888
 889 /*
 890  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 891  *
 892  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 893  * to the target, and the scheduler does not 'poll' for IPI messages.
 894  */
 895 int
 896 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 897 {
 898         u_long  icr_lo;
 899         u_long  icr_hi;
 900
 901         crit_enter();
 902         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 903             crit_exit();
 904             return(0);
 905         }
 906         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 907         icr_hi |= (CPU_TO_ID(cpu) << 24);
 908         lapic.icr_hi = icr_hi;
 909
 910         /* build IRC_LOW */
 911         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 912             | APIC_DEST_DESTFLD | delivery_mode | vector;
 913
 914         /* write APIC ICR */
 915         lapic.icr_lo = icr_lo;
 916         crit_exit();
 917         return(1);
 918 }
 919
 920 #endif
 921
 922 /*
 923  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 924  *
 925  * target is a bitmask of destination cpus.  Vector is any
 926  * valid system INT vector.  Delivery mode may be either
 927  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 928  */
 929 void
 930 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 931 {
 932         crit_enter();
 933         while (target) {
 934                 int n = bsfl(target);
 935                 target &= ~(1 << n);
 936                 single_apic_ipi(n, vector, delivery_mode);
 937         }
 938         crit_exit();
 939 }
 940
 941 /*
 942  * Timer code, in development...
 943  *  - suggested by rgrimes@gndrsh.aac.dev.com
 944  */
 945
 946 /*
 947  * Load a 'downcount time' in uSeconds.
 948  */
 949 void
 950 set_apic_timer(int us)
 951 {
 952         u_int count;
 953
 954         /*
 955          * When we reach here, lapic timer's frequency
 956          * must have been calculated as well as the
 957          * divisor (lapic.dcr_timer is setup during the
 958          * divisor calculation).
 959          */
 960         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 961                  lapic_timer_divisor_idx >= 0);
 962
 963         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 964         lapic_timer_oneshot(count);
 965 }
 966
 967
 968 /*
 969  * Read remaining time in timer.
 970  */
 971 int
 972 read_apic_timer(void)
 973 {
 974 #if 0
 975         /** XXX FIXME: we need to return the actual remaining time,
 976          *         for now we just return the remaining count.
 977          */
 978 #else
 979         return lapic.ccr_timer;
 980 #endif
 981 }
 982
 983
 984 /*
 985  * Spin-style delay, set delay time in uS, spin till it drains.
 986  */
 987 void
 988 u_sleep(int count)
 989 {
 990         set_apic_timer(count);
 991         while (read_apic_timer())
 992                  /* spin */ ;
 993 }
 994
 995 void
 996 lapic_init(vm_offset_t lapic_addr)
 997 {
 998         /* Local apic is mapped on last page */
 999         SMPpt[NPTEPG - 1] = (pt_entry_t)(PG_V | PG_RW | PG_N |
1000             pmap_get_pgeflag() | (lapic_addr & PG_FRAME));
1001
1002         kprintf("lapic: at 0x%08x\n", lapic_addr);
1003 }
1004
1005 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
1006         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
1007
1008 void
1009 lapic_config(void)
1010 {
1011         struct lapic_enumerator *e;
1012         int error;
1013
1014         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1015                 error = e->lapic_probe(e);
1016                 if (!error)
1017                         break;
1018         }
1019         if (e == NULL)
1020                 panic("can't config lapic\n");
1021
1022         e->lapic_enumerate(e);
1023 }
1024
1025 void
1026 lapic_enumerator_register(struct lapic_enumerator *ne)
1027 {
1028         struct lapic_enumerator *e;
1029
1030         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
1031                 if (e->lapic_prio < ne->lapic_prio) {
1032                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
1033                         return;
1034                 }
1035         }
1036         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
1037 }