sys/platform/pc32/apic/mpapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  * $DragonFly: src/sys/platform/pc32/apic/mpapic.c,v 1.22 2008/04/20 13:44:26 swildner Exp $
  27  */
  28
  29 #include <sys/param.h>
  30 #include <sys/systm.h>
  31 #include <sys/kernel.h>
  32 #include <machine/globaldata.h>
  33 #include <machine/smp.h>
  34 #include <machine/md_var.h>
  35 #include <machine_base/apic/mpapic.h>
  36 #include <machine/segments.h>
  37 #include <sys/thread2.h>
  38
  39 #include <machine_base/isa/intr_machdep.h>      /* Xspuriousint() */
  40
  41 /* EISA Edge/Level trigger control registers */
  42 #define ELCR0   0x4d0                   /* eisa irq 0-7 */
  43 #define ELCR1   0x4d1                   /* eisa irq 8-15 */
  44
  45 static void     lapic_timer_calibrate(void);
  46 static void     lapic_timer_set_divisor(int);
  47 static void     lapic_timer_intr_reload(sysclock_t);
  48 static void     lapic_timer_fixup_handler(void *);
  49 static void     lapic_timer_restart_handler(void *);
  50
  51 void            lapic_timer_fixup(void);
  52 void            lapic_timer_process(void);
  53 void            lapic_timer_process_frame(struct intrframe *);
  54 void            lapic_timer_intr_test(void);
  55 void            lapic_timer_oneshot_intr_enable(void);
  56 void            lapic_timer_restart(void);
  57
  58 int             lapic_timer_test;
  59 int             lapic_timer_enable;
  60
  61 TUNABLE_INT("hw.lapic_timer_test", &lapic_timer_test);
  62 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  63
  64 /*
  65  * pointers to pmapped apic hardware.
  66  */
  67
  68 volatile ioapic_t       **ioapic;
  69
  70 static sysclock_t       lapic_timer_freq;
  71 static int              lapic_timer_divisor_idx = -1;
  72 static const uint32_t   lapic_timer_divisors[] = {
  73         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  74         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  75 };
  76 #define APIC_TIMER_NDIVISORS \
  77         (int)(sizeof(lapic_timer_divisors) / sizeof(lapic_timer_divisors[0]))
  78
  79
  80 /*
  81  * Enable APIC, configure interrupts.
  82  */
  83 void
  84 apic_initialize(boolean_t bsp)
  85 {
  86         uint32_t timer;
  87         u_int   temp;
  88
  89         /*
  90          * setup LVT1 as ExtINT on the BSP.  This is theoretically an
  91          * aggregate interrupt input from the 8259.  The INTA cycle
  92          * will be routed to the external controller (the 8259) which
  93          * is expected to supply the vector.
  94          *
  95          * Must be setup edge triggered, active high.
  96          *
  97          * Disable LVT1 on the APs.  It doesn't matter what delivery
  98          * mode we use because we leave it masked.
  99          */
 100         temp = lapic.lvt_lint0;
 101         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 102                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 103         if (mycpu->gd_cpuid == 0)
 104                 temp |= APIC_LVT_DM_EXTINT;
 105         else
 106                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 107         lapic.lvt_lint0 = temp;
 108
 109         /*
 110          * setup LVT2 as NMI, masked till later.  Edge trigger, active high.
 111          */
 112         temp = lapic.lvt_lint1;
 113         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 114                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 115         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 116         lapic.lvt_lint1 = temp;
 117
 118         /*
 119          * Mask the apic error interrupt, apic performance counter
 120          * interrupt.
 121          */
 122         lapic.lvt_error = lapic.lvt_error | APIC_LVT_MASKED;
 123         lapic.lvt_pcint = lapic.lvt_pcint | APIC_LVT_MASKED;
 124
 125         /* Set apic timer vector and mask the apic timer interrupt. */
 126         timer = lapic.lvt_timer;
 127         timer &= ~APIC_LVTT_VECTOR;
 128         timer |= XTIMER_OFFSET;
 129         timer |= APIC_LVTT_MASKED;
 130         lapic.lvt_timer = timer;
 131
 132         /*
 133          * Set the Task Priority Register as needed.   At the moment allow
 134          * interrupts on all cpus (the APs will remain CLId until they are
 135          * ready to deal).  We could disable all but IPIs by setting
 136          * temp |= TPR_IPI_ONLY for cpu != 0.
 137          */
 138         temp = lapic.tpr;
 139         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 140 #ifndef APIC_IO
 141         /*
 142          * If we are NOT running the IO APICs, the LAPIC will only be used
 143          * for IPIs.  Set the TPR to prevent any unintentional interrupts.
 144          */
 145         temp |= TPR_IPI_ONLY;
 146 #endif
 147
 148         lapic.tpr = temp;
 149
 150         /*
 151          * enable the local APIC
 152          */
 153         temp = lapic.svr;
 154         temp |= APIC_SVR_ENABLE;        /* enable the APIC */
 155         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 156
 157         /*
 158          * Set the spurious interrupt vector.  The low 4 bits of the vector
 159          * must be 1111.
 160          */
 161         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 162                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 163         temp &= ~APIC_SVR_VECTOR;
 164         temp |= XSPURIOUSINT_OFFSET;
 165
 166         lapic.svr = temp;
 167
 168         /*
 169          * Pump out a few EOIs to clean out interrupts that got through
 170          * before we were able to set the TPR.
 171          */
 172         lapic.eoi = 0;
 173         lapic.eoi = 0;
 174         lapic.eoi = 0;
 175
 176         if (bsp) {
 177                 lapic_timer_calibrate();
 178                 if (lapic_timer_enable)
 179                         cputimer_intr_reload = lapic_timer_intr_reload;
 180         } else {
 181                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 182         }
 183
 184         if (bootverbose)
 185                 apic_dump("apic_initialize()");
 186 }
 187
 188
 189 static void
 190 lapic_timer_set_divisor(int divisor_idx)
 191 {
 192         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 193         lapic.dcr_timer = lapic_timer_divisors[divisor_idx];
 194 }
 195
 196 static void
 197 lapic_timer_oneshot(u_int count)
 198 {
 199         uint32_t value;
 200
 201         value = lapic.lvt_timer;
 202         value &= ~APIC_LVTT_PERIODIC;
 203         lapic.lvt_timer = value;
 204         lapic.icr_timer = count;
 205 }
 206
 207 static void
 208 lapic_timer_oneshot_quick(u_int count)
 209 {
 210         lapic.icr_timer = count;
 211 }
 212
 213 static void
 214 lapic_timer_calibrate(void)
 215 {
 216         sysclock_t value;
 217
 218         /* Try to calibrate the local APIC timer. */
 219         for (lapic_timer_divisor_idx = 0;
 220              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 221              lapic_timer_divisor_idx++) {
 222                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 223                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 224                 DELAY(2000000);
 225                 value = APIC_TIMER_MAX_COUNT - lapic.ccr_timer;
 226                 if (value != APIC_TIMER_MAX_COUNT)
 227                         break;
 228         }
 229         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 230                 panic("lapic: no proper timer divisor?!\n");
 231         lapic_timer_freq = value / 2;
 232
 233         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 234                 lapic_timer_divisor_idx, lapic_timer_freq);
 235 }
 236
 237 static void
 238 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 239 {
 240         sysclock_t count;
 241
 242         gd->gd_timer_running = 0;
 243
 244         count = sys_cputimer->count();
 245         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 246                 systimer_intr(&count, 0, frame);
 247 }
 248
 249 void
 250 lapic_timer_process(void)
 251 {
 252         struct globaldata *gd = mycpu;
 253
 254         if (__predict_false(lapic_timer_test)) {
 255                 gd->gd_timer_running = 0;
 256                 kprintf("%d proc\n", gd->gd_cpuid);
 257         } else {
 258                 lapic_timer_process_oncpu(gd, NULL);
 259         }
 260 }
 261
 262 void
 263 lapic_timer_process_frame(struct intrframe *frame)
 264 {
 265         struct globaldata *gd = mycpu;
 266
 267         if (__predict_false(lapic_timer_test)) {
 268                 gd->gd_timer_running = 0;
 269                 kprintf("%d proc frame\n", gd->gd_cpuid);
 270         } else {
 271                 lapic_timer_process_oncpu(gd, frame);
 272         }
 273 }
 274
 275 void
 276 lapic_timer_intr_test(void)
 277 {
 278         struct globaldata *gd = mycpu;
 279
 280         if (!gd->gd_timer_running) {
 281                 gd->gd_timer_running = 1;
 282                 KKASSERT(lapic_timer_freq != 0);
 283                 lapic_timer_oneshot_quick(lapic_timer_freq);
 284         }
 285 }
 286
 287 static void
 288 lapic_timer_intr_reload(sysclock_t reload)
 289 {
 290         struct globaldata *gd = mycpu;
 291
 292         reload = (int64_t)reload * lapic_timer_freq / sys_cputimer->freq;
 293         if (reload < 2)
 294                 reload = 2;
 295
 296         if (gd->gd_timer_running) {
 297                 if (reload < lapic.ccr_timer)
 298                         lapic_timer_oneshot_quick(reload);
 299         } else {
 300                 gd->gd_timer_running = 1;
 301                 lapic_timer_oneshot_quick(reload);
 302         }
 303 }
 304
 305 void
 306 lapic_timer_oneshot_intr_enable(void)
 307 {
 308         uint32_t timer;
 309
 310         timer = lapic.lvt_timer;
 311         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 312         lapic.lvt_timer = timer;
 313
 314         lapic_timer_fixup_handler(NULL);
 315 }
 316
 317 static void
 318 lapic_timer_fixup_handler(void *arg)
 319 {
 320         int *started = arg;
 321
 322         if (started != NULL)
 323                 *started = 0;
 324
 325         if (strcmp(cpu_vendor, "AuthenticAMD") == 0) {
 326                 /*
 327                  * Detect the presence of C1E capability mostly on latest
 328                  * dual-cores (or future) k8 family.  This feature renders
 329                  * the local APIC timer dead, so we disable it by reading
 330                  * the Interrupt Pending Message register and clearing both
 331                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 332                  *
 333                  * Reference:
 334                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 335                  *    Family 0Fh Processors"
 336                  *   #32559 revision 3.00
 337                  */
 338                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 339                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 340                         uint64_t msr;
 341
 342                         msr = rdmsr(0xc0010055);
 343                         if (msr & 0x18000000) {
 344                                 struct globaldata *gd = mycpu;
 345
 346                                 kprintf("cpu%d: AMD C1E detected\n",
 347                                         gd->gd_cpuid);
 348                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 349
 350                                 /*
 351                                  * We are kinda stalled;
 352                                  * kick start again.
 353                                  */
 354                                 gd->gd_timer_running = 1;
 355                                 lapic_timer_oneshot_quick(2);
 356
 357                                 if (started != NULL)
 358                                         *started = 1;
 359                         }
 360                 }
 361         }
 362 }
 363
 364 static void
 365 lapic_timer_restart_handler(void *dummy __unused)
 366 {
 367         int started;
 368
 369         lapic_timer_fixup_handler(&started);
 370         if (!started) {
 371                 struct globaldata *gd = mycpu;
 372
 373                 gd->gd_timer_running = 1;
 374                 lapic_timer_oneshot_quick(2);
 375         }
 376 }
 377
 378 /*
 379  * This function is called only by ACPI-CA code currently:
 380  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 381  *   module controls PM.  So once ACPI-CA is attached, we try
 382  *   to apply the fixup to prevent LAPIC timer from hanging.
 383  */
 384 void
 385 lapic_timer_fixup(void)
 386 {
 387         if (lapic_timer_test || lapic_timer_enable) {
 388                 lwkt_send_ipiq_mask(smp_active_mask,
 389                                     lapic_timer_fixup_handler, NULL);
 390         }
 391 }
 392
 393 void
 394 lapic_timer_restart(void)
 395 {
 396         KKASSERT(lapic_timer_enable);
 397         cputimer_intr_reload = lapic_timer_intr_reload;
 398         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 399 }
 400
 401
 402 /*
 403  * dump contents of local APIC registers
 404  */
 405 void
 406 apic_dump(char* str)
 407 {
 408         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 409         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 410                 lapic.lvt_lint0, lapic.lvt_lint1, lapic.tpr, lapic.svr);
 411 }
 412
 413
 414 #if defined(APIC_IO)
 415
 416 /*
 417  * IO APIC code,
 418  */
 419
 420 #define IOAPIC_ISA_INTS         16
 421 #define REDIRCNT_IOAPIC(A) \
 422             ((int)((io_apic_versions[(A)] & IOART_VER_MAXREDIR) >> MAXREDIRSHIFT) + 1)
 423
 424 static int trigger (int apic, int pin, u_int32_t * flags);
 425 static void polarity (int apic, int pin, u_int32_t * flags, int level);
 426
 427 #define DEFAULT_FLAGS           \
 428         ((u_int32_t)            \
 429          (IOART_INTMSET |       \
 430           IOART_DESTPHY |       \
 431           IOART_DELLOPRI))
 432
 433 #define DEFAULT_ISA_FLAGS       \
 434         ((u_int32_t)            \
 435          (IOART_INTMSET |       \
 436           IOART_TRGREDG |       \
 437           IOART_INTAHI |        \
 438           IOART_DESTPHY |       \
 439           IOART_DELLOPRI))
 440
 441 void
 442 io_apic_set_id(int apic, int id)
 443 {
 444         u_int32_t ux;
 445
 446         ux = io_apic_read(apic, IOAPIC_ID);     /* get current contents */
 447         if (((ux & APIC_ID_MASK) >> 24) != id) {
 448                 kprintf("Changing APIC ID for IO APIC #%d"
 449                        " from %d to %d on chip\n",
 450                        apic, ((ux & APIC_ID_MASK) >> 24), id);
 451                 ux &= ~APIC_ID_MASK;    /* clear the ID field */
 452                 ux |= (id << 24);
 453                 io_apic_write(apic, IOAPIC_ID, ux);     /* write new value */
 454                 ux = io_apic_read(apic, IOAPIC_ID);     /* re-read && test */
 455                 if (((ux & APIC_ID_MASK) >> 24) != id)
 456                         panic("can't control IO APIC #%d ID, reg: 0x%08x",
 457                               apic, ux);
 458         }
 459 }
 460
 461
 462 int
 463 io_apic_get_id(int apic)
 464 {
 465   return (io_apic_read(apic, IOAPIC_ID) & APIC_ID_MASK) >> 24;
 466 }
 467
 468
 469
 470 /*
 471  * Setup the IO APIC.
 472  */
 473
 474 extern int      apic_pin_trigger;       /* 'opaque' */
 475
 476 void
 477 io_apic_setup_intpin(int apic, int pin)
 478 {
 479         int bus, bustype, irq;
 480         u_char          select;         /* the select register is 8 bits */
 481         u_int32_t       flags;          /* the window register is 32 bits */
 482         u_int32_t       target;         /* the window register is 32 bits */
 483         u_int32_t       vector;         /* the window register is 32 bits */
 484         int             level;
 485
 486         select = pin * 2 + IOAPIC_REDTBL0;      /* register */
 487
 488         /*
 489          * Always clear an IO APIC pin before [re]programming it.  This is
 490          * particularly important if the pin is set up for a level interrupt
 491          * as the IOART_REM_IRR bit might be set.   When we reprogram the
 492          * vector any EOI from pending ints on this pin could be lost and
 493          * IRR might never get reset.
 494          *
 495          * To fix this problem, clear the vector and make sure it is
 496          * programmed as an edge interrupt.  This should theoretically
 497          * clear IRR so we can later, safely program it as a level
 498          * interrupt.
 499          */
 500         imen_lock();
 501
 502         flags = io_apic_read(apic, select) & IOART_RESV;
 503         flags |= IOART_INTMSET | IOART_TRGREDG | IOART_INTAHI;
 504         flags |= IOART_DESTPHY | IOART_DELFIXED;
 505
 506         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 507         target |= 0;    /* fixed mode cpu mask of 0 - don't deliver anywhere */
 508
 509         vector = 0;
 510
 511         io_apic_write(apic, select, flags | vector);
 512         io_apic_write(apic, select + 1, target);
 513
 514         imen_unlock();
 515
 516         /*
 517          * We only deal with vectored interrupts here.  ? documentation is
 518          * lacking, I'm guessing an interrupt type of 0 is the 'INT' type,
 519          * vs ExTINT, etc.
 520          *
 521          * This test also catches unconfigured pins.
 522          */
 523         if (apic_int_type(apic, pin) != 0)
 524                 return;
 525
 526         /*
 527          * Leave the pin unprogrammed if it does not correspond to
 528          * an IRQ.
 529          */
 530         irq = apic_irq(apic, pin);
 531         if (irq < 0)
 532                 return;
 533
 534         /* determine the bus type for this pin */
 535         bus = apic_src_bus_id(apic, pin);
 536         if (bus < 0)
 537                 return;
 538         bustype = apic_bus_type(bus);
 539
 540         if ((bustype == ISA) &&
 541             (pin < IOAPIC_ISA_INTS) &&
 542             (irq == pin) &&
 543             (apic_polarity(apic, pin) == 0x1) &&
 544             (apic_trigger(apic, pin) == 0x3)) {
 545                 /*
 546                  * A broken BIOS might describe some ISA
 547                  * interrupts as active-high level-triggered.
 548                  * Use default ISA flags for those interrupts.
 549                  */
 550                 flags = DEFAULT_ISA_FLAGS;
 551         } else {
 552                 /*
 553                  * Program polarity and trigger mode according to
 554                  * interrupt entry.
 555                  */
 556                 flags = DEFAULT_FLAGS;
 557                 level = trigger(apic, pin, &flags);
 558                 if (level == 1)
 559                         apic_pin_trigger |= (1 << irq);
 560                 polarity(apic, pin, &flags, level);
 561         }
 562
 563         if (bootverbose) {
 564                 kprintf("IOAPIC #%d intpin %d -> irq %d\n",
 565                        apic, pin, irq);
 566         }
 567
 568         /*
 569          * Program the appropriate registers.  This routing may be
 570          * overridden when an interrupt handler for a device is
 571          * actually added (see register_int(), which calls through
 572          * the MACHINTR ABI to set up an interrupt handler/vector).
 573          *
 574          * The order in which we must program the two registers for
 575          * safety is unclear! XXX
 576          */
 577         imen_lock();
 578
 579         vector = IDT_OFFSET + irq;                      /* IDT vec */
 580         target = io_apic_read(apic, select + 1) & IOART_HI_DEST_RESV;
 581         target |= IOART_HI_DEST_BROADCAST;
 582         flags |= io_apic_read(apic, select) & IOART_RESV;
 583         io_apic_write(apic, select, flags | vector);
 584         io_apic_write(apic, select + 1, target);
 585
 586         imen_unlock();
 587 }
 588
 589 int
 590 io_apic_setup(int apic)
 591 {
 592         int             maxpin;
 593         int             pin;
 594
 595         if (apic == 0)
 596                 apic_pin_trigger = 0;   /* default to edge-triggered */
 597
 598         maxpin = REDIRCNT_IOAPIC(apic);         /* pins in APIC */
 599         kprintf("Programming %d pins in IOAPIC #%d\n", maxpin, apic);
 600
 601         for (pin = 0; pin < maxpin; ++pin) {
 602                 io_apic_setup_intpin(apic, pin);
 603         }
 604         while (pin < 32) {
 605                 if (apic_int_type(apic, pin) >= 0) {
 606                         kprintf("Warning: IOAPIC #%d pin %d does not exist,"
 607                                 " cannot program!\n", apic, pin);
 608                 }
 609                 ++pin;
 610         }
 611
 612         /* return GOOD status */
 613         return 0;
 614 }
 615 #undef DEFAULT_ISA_FLAGS
 616 #undef DEFAULT_FLAGS
 617
 618
 619 #define DEFAULT_EXTINT_FLAGS    \
 620         ((u_int32_t)            \
 621          (IOART_INTMSET |       \
 622           IOART_TRGREDG |       \
 623           IOART_INTAHI |        \
 624           IOART_DESTPHY |       \
 625           IOART_DELLOPRI))
 626
 627 /*
 628  * Setup the source of External INTerrupts.
 629  */
 630 int
 631 ext_int_setup(int apic, int intr)
 632 {
 633         u_char  select;         /* the select register is 8 bits */
 634         u_int32_t flags;        /* the window register is 32 bits */
 635         u_int32_t target;       /* the window register is 32 bits */
 636         u_int32_t vector;       /* the window register is 32 bits */
 637
 638         if (apic_int_type(apic, intr) != 3)
 639                 return -1;
 640
 641         target = IOART_HI_DEST_BROADCAST;
 642         select = IOAPIC_REDTBL0 + (2 * intr);
 643         vector = IDT_OFFSET + intr;
 644         flags = DEFAULT_EXTINT_FLAGS;
 645
 646         io_apic_write(apic, select, flags | vector);
 647         io_apic_write(apic, select + 1, target);
 648
 649         return 0;
 650 }
 651 #undef DEFAULT_EXTINT_FLAGS
 652
 653
 654 /*
 655  * Set the trigger level for an IO APIC pin.
 656  */
 657 static int
 658 trigger(int apic, int pin, u_int32_t * flags)
 659 {
 660         int     id;
 661         int     eirq;
 662         int     level;
 663         static int intcontrol = -1;
 664
 665         switch (apic_trigger(apic, pin)) {
 666
 667         case 0x00:
 668                 break;
 669
 670         case 0x01:
 671                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG */
 672                 return 0;
 673
 674         case 0x03:
 675                 *flags |= IOART_TRGRLVL;
 676                 return 1;
 677
 678         case -1:
 679         default:
 680                 goto bad;
 681         }
 682
 683         if ((id = apic_src_bus_id(apic, pin)) == -1)
 684                 goto bad;
 685
 686         switch (apic_bus_type(id)) {
 687         case ISA:
 688                 *flags &= ~IOART_TRGRLVL;       /* *flags |= IOART_TRGREDG; */
 689                 return 0;
 690
 691         case EISA:
 692                 eirq = apic_src_bus_irq(apic, pin);
 693
 694                 if (eirq < 0 || eirq > 15) {
 695                         kprintf("EISA IRQ %d?!?!\n", eirq);
 696                         goto bad;
 697                 }
 698
 699                 if (intcontrol == -1) {
 700                         intcontrol = inb(ELCR1) << 8;
 701                         intcontrol |= inb(ELCR0);
 702                         kprintf("EISA INTCONTROL = %08x\n", intcontrol);
 703                 }
 704
 705                 /* Use ELCR settings to determine level or edge mode */
 706                 level = (intcontrol >> eirq) & 1;
 707
 708                 /*
 709                  * Note that on older Neptune chipset based systems, any
 710                  * pci interrupts often show up here and in the ELCR as well
 711                  * as level sensitive interrupts attributed to the EISA bus.
 712                  */
 713
 714                 if (level)
 715                         *flags |= IOART_TRGRLVL;
 716                 else
 717                         *flags &= ~IOART_TRGRLVL;
 718
 719                 return level;
 720
 721         case PCI:
 722                 *flags |= IOART_TRGRLVL;
 723                 return 1;
 724
 725         case -1:
 726         default:
 727                 goto bad;
 728         }
 729
 730 bad:
 731         panic("bad APIC IO INT flags");
 732 }
 733
 734
 735 /*
 736  * Set the polarity value for an IO APIC pin.
 737  */
 738 static void
 739 polarity(int apic, int pin, u_int32_t * flags, int level)
 740 {
 741         int     id;
 742
 743         switch (apic_polarity(apic, pin)) {
 744
 745         case 0x00:
 746                 break;
 747
 748         case 0x01:
 749                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 750                 return;
 751
 752         case 0x03:
 753                 *flags |= IOART_INTALO;
 754                 return;
 755
 756         case -1:
 757         default:
 758                 goto bad;
 759         }
 760
 761         if ((id = apic_src_bus_id(apic, pin)) == -1)
 762                 goto bad;
 763
 764         switch (apic_bus_type(id)) {
 765         case ISA:
 766                 *flags &= ~IOART_INTALO;        /* *flags |= IOART_INTAHI */
 767                 return;
 768
 769         case EISA:
 770                 /* polarity converter always gives active high */
 771                 *flags &= ~IOART_INTALO;
 772                 return;
 773
 774         case PCI:
 775                 *flags |= IOART_INTALO;
 776                 return;
 777
 778         case -1:
 779         default:
 780                 goto bad;
 781         }
 782
 783 bad:
 784         panic("bad APIC IO INT flags");
 785 }
 786
 787
 788 /*
 789  * Print contents of apic_imen.
 790  */
 791 extern  u_int apic_imen;                /* keep apic_imen 'opaque' */
 792 void
 793 imen_dump(void)
 794 {
 795         int x;
 796
 797         kprintf("SMP: enabled INTs: ");
 798         for (x = 0; x < 24; ++x)
 799                 if ((apic_imen & (1 << x)) == 0)
 800                         kprintf("%d, ", x);
 801         kprintf("apic_imen: 0x%08x\n", apic_imen);
 802 }
 803
 804
 805 /*
 806  * Inter Processor Interrupt functions.
 807  */
 808
 809 #endif  /* APIC_IO */
 810
 811 /*
 812  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 813  *
 814  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 815  *  vector is any valid SYSTEM INT vector
 816  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 817  *
 818  * A backlog of requests can create a deadlock between cpus.  To avoid this
 819  * we have to be able to accept IPIs at the same time we are trying to send
 820  * them.  The critical section prevents us from attempting to send additional
 821  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 822  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 823  * to occur but fortunately it does not happen too often.
 824  */
 825 int
 826 apic_ipi(int dest_type, int vector, int delivery_mode)
 827 {
 828         u_long  icr_lo;
 829
 830         crit_enter();
 831         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 832             unsigned int eflags = read_eflags();
 833             cpu_enable_intr();
 834             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 835                 lwkt_process_ipiq();
 836             }
 837             write_eflags(eflags);
 838         }
 839
 840         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 841                 delivery_mode | vector;
 842         lapic.icr_lo = icr_lo;
 843         crit_exit();
 844         return 0;
 845 }
 846
 847 void
 848 single_apic_ipi(int cpu, int vector, int delivery_mode)
 849 {
 850         u_long  icr_lo;
 851         u_long  icr_hi;
 852
 853         crit_enter();
 854         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 855             unsigned int eflags = read_eflags();
 856             cpu_enable_intr();
 857             while ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 858                 lwkt_process_ipiq();
 859             }
 860             write_eflags(eflags);
 861         }
 862         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 863         icr_hi |= (CPU_TO_ID(cpu) << 24);
 864         lapic.icr_hi = icr_hi;
 865
 866         /* build ICR_LOW */
 867         icr_lo = (lapic.icr_lo & APIC_ICRLO_RESV_MASK)
 868             | APIC_DEST_DESTFLD | delivery_mode | vector;
 869
 870         /* write APIC ICR */
 871         lapic.icr_lo = icr_lo;
 872         crit_exit();
 873 }
 874
 875 #if 0
 876
 877 /*
 878  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 879  *
 880  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 881  * to the target, and the scheduler does not 'poll' for IPI messages.
 882  */
 883 int
 884 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 885 {
 886         u_long  icr_lo;
 887         u_long  icr_hi;
 888
 889         crit_enter();
 890         if ((lapic.icr_lo & APIC_DELSTAT_MASK) != 0) {
 891             crit_exit();
 892             return(0);
 893         }
 894         icr_hi = lapic.icr_hi & ~APIC_ID_MASK;
 895         icr_hi |= (CPU_TO_ID(cpu) << 24);
 896         lapic.icr_hi = icr_hi;
 897
 898         /* build IRC_LOW */
 899         icr_lo = (lapic.icr_lo & APIC_RESV2_MASK)
 900             | APIC_DEST_DESTFLD | delivery_mode | vector;
 901
 902         /* write APIC ICR */
 903         lapic.icr_lo = icr_lo;
 904         crit_exit();
 905         return(1);
 906 }
 907
 908 #endif
 909
 910 /*
 911  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 912  *
 913  * target is a bitmask of destination cpus.  Vector is any
 914  * valid system INT vector.  Delivery mode may be either
 915  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 916  */
 917 void
 918 selected_apic_ipi(u_int target, int vector, int delivery_mode)
 919 {
 920         crit_enter();
 921         while (target) {
 922                 int n = bsfl(target);
 923                 target &= ~(1 << n);
 924                 single_apic_ipi(n, vector, delivery_mode);
 925         }
 926         crit_exit();
 927 }
 928
 929 /*
 930  * Timer code, in development...
 931  *  - suggested by rgrimes@gndrsh.aac.dev.com
 932  */
 933
 934 /*
 935  * Load a 'downcount time' in uSeconds.
 936  */
 937 void
 938 set_apic_timer(int us)
 939 {
 940         u_int count;
 941
 942         /*
 943          * When we reach here, lapic timer's frequency
 944          * must have been calculated as well as the
 945          * divisor (lapic.dcr_timer is setup during the
 946          * divisor calculation).
 947          */
 948         KKASSERT(lapic_timer_freq != 0 &&
 949                  lapic_timer_divisor_idx >= 0);
 950
 951         count = ((us * (int64_t)lapic_timer_freq) + 999999) / 1000000;
 952         lapic_timer_oneshot(count);
 953 }
 954
 955
 956 /*
 957  * Read remaining time in timer.
 958  */
 959 int
 960 read_apic_timer(void)
 961 {
 962 #if 0
 963         /** XXX FIXME: we need to return the actual remaining time,
 964          *         for now we just return the remaining count.
 965          */
 966 #else
 967         return lapic.ccr_timer;
 968 #endif
 969 }
 970
 971
 972 /*
 973  * Spin-style delay, set delay time in uS, spin till it drains.
 974  */
 975 void
 976 u_sleep(int count)
 977 {
 978         set_apic_timer(count);
 979         while (read_apic_timer())
 980                  /* spin */ ;
 981 }