Merge branch 'vendor/NCURSES'
[dragonfly.git] / contrib / binutils-2.21 / gas / doc / c-i386.texi
1 @c Copyright 1991, 1992, 1993, 1994, 1995, 1997, 1998, 1999, 2000,
2 @c 2001, 2003, 2004, 2005, 2006, 2007, 2008, 2009
3 @c Free Software Foundation, Inc.
4 @c This is part of the GAS manual.
5 @c For copying conditions, see the file as.texinfo.
6 @ifset GENERIC
7 @page
8 @node i386-Dependent
9 @chapter 80386 Dependent Features
10 @end ifset
11 @ifclear GENERIC
12 @node Machine Dependencies
13 @chapter 80386 Dependent Features
14 @end ifclear
15
16 @cindex i386 support
17 @cindex i80386 support
18 @cindex x86-64 support
19
20 The i386 version @code{@value{AS}} supports both the original Intel 386
21 architecture in both 16 and 32-bit mode as well as AMD x86-64 architecture
22 extending the Intel architecture to 64-bits.
23
24 @menu
25 * i386-Options::                Options
26 * i386-Directives::             X86 specific directives
27 * i386-Syntax::                 AT&T Syntax versus Intel Syntax
28 * i386-Mnemonics::              Instruction Naming
29 * i386-Regs::                   Register Naming
30 * i386-Prefixes::               Instruction Prefixes
31 * i386-Memory::                 Memory References
32 * i386-Jumps::                  Handling of Jump Instructions
33 * i386-Float::                  Floating Point
34 * i386-SIMD::                   Intel's MMX and AMD's 3DNow! SIMD Operations
35 * i386-LWP::                    AMD's Lightweight Profiling Instructions
36 * i386-16bit::                  Writing 16-bit Code
37 * i386-Arch::                   Specifying an x86 CPU architecture
38 * i386-Bugs::                   AT&T Syntax bugs
39 * i386-Notes::                  Notes
40 @end menu
41
42 @node i386-Options
43 @section Options
44
45 @cindex options for i386
46 @cindex options for x86-64
47 @cindex i386 options
48 @cindex x86-64 options 
49
50 The i386 version of @code{@value{AS}} has a few machine
51 dependent options:
52
53 @table @code
54 @cindex @samp{--32} option, i386
55 @cindex @samp{--32} option, x86-64
56 @cindex @samp{--64} option, i386
57 @cindex @samp{--64} option, x86-64
58 @item --32 | --64
59 Select the word size, either 32 bits or 64 bits. Selecting 32-bit
60 implies Intel i386 architecture, while 64-bit implies AMD x86-64
61 architecture.
62
63 These options are only available with the ELF object file format, and
64 require that the necessary BFD support has been included (on a 32-bit
65 platform you have to add --enable-64-bit-bfd to configure enable 64-bit
66 usage and use x86-64 as target platform).
67
68 @item -n
69 By default, x86 GAS replaces multiple nop instructions used for
70 alignment within code sections with multi-byte nop instructions such
71 as leal 0(%esi,1),%esi.  This switch disables the optimization.
72
73 @cindex @samp{--divide} option, i386
74 @item --divide
75 On SVR4-derived platforms, the character @samp{/} is treated as a comment
76 character, which means that it cannot be used in expressions.  The
77 @samp{--divide} option turns @samp{/} into a normal character.  This does
78 not disable @samp{/} at the beginning of a line starting a comment, or
79 affect using @samp{#} for starting a comment.
80
81 @cindex @samp{-march=} option, i386
82 @cindex @samp{-march=} option, x86-64
83 @item -march=@var{CPU}[+@var{EXTENSION}@dots{}]
84 This option specifies the target processor.  The assembler will
85 issue an error message if an attempt is made to assemble an instruction
86 which will not execute on the target processor.  The following
87 processor names are recognized: 
88 @code{i8086},
89 @code{i186},
90 @code{i286},
91 @code{i386},
92 @code{i486},
93 @code{i586},
94 @code{i686},
95 @code{pentium},
96 @code{pentiumpro},
97 @code{pentiumii},
98 @code{pentiumiii},
99 @code{pentium4},
100 @code{prescott},
101 @code{nocona},
102 @code{core},
103 @code{core2},
104 @code{corei7},
105 @code{l1om},
106 @code{k6},
107 @code{k6_2},
108 @code{athlon},
109 @code{opteron},
110 @code{k8},
111 @code{amdfam10},
112 @code{bdver1},
113 @code{generic32} and
114 @code{generic64}.
115
116 In addition to the basic instruction set, the assembler can be told to 
117 accept various extension mnemonics.  For example,
118 @code{-march=i686+sse4+vmx} extends @var{i686} with @var{sse4} and
119 @var{vmx}.  The following extensions are currently supported:
120 @code{8087},
121 @code{287},
122 @code{387},
123 @code{no87},
124 @code{mmx},
125 @code{nommx},
126 @code{sse},
127 @code{sse2},
128 @code{sse3},
129 @code{ssse3},
130 @code{sse4.1},
131 @code{sse4.2},
132 @code{sse4},
133 @code{nosse},
134 @code{avx},
135 @code{noavx},
136 @code{vmx},
137 @code{smx},
138 @code{xsave},
139 @code{xsaveopt},
140 @code{aes},
141 @code{pclmul},
142 @code{fsgsbase},
143 @code{rdrnd},
144 @code{f16c},
145 @code{fma},
146 @code{movbe},
147 @code{ept},
148 @code{clflush},
149 @code{lwp},
150 @code{fma4},
151 @code{xop},
152 @code{syscall},
153 @code{rdtscp},
154 @code{3dnow},
155 @code{3dnowa},
156 @code{sse4a},
157 @code{sse5},
158 @code{svme},
159 @code{abm} and
160 @code{padlock}.
161 Note that rather than extending a basic instruction set, the extension
162 mnemonics starting with @code{no} revoke the respective functionality.
163
164 When the @code{.arch} directive is used with @option{-march}, the
165 @code{.arch} directive will take precedent.
166
167 @cindex @samp{-mtune=} option, i386
168 @cindex @samp{-mtune=} option, x86-64
169 @item -mtune=@var{CPU}
170 This option specifies a processor to optimize for. When used in
171 conjunction with the @option{-march} option, only instructions
172 of the processor specified by the @option{-march} option will be
173 generated.
174
175 Valid @var{CPU} values are identical to the processor list of
176 @option{-march=@var{CPU}}.
177
178 @cindex @samp{-msse2avx} option, i386
179 @cindex @samp{-msse2avx} option, x86-64
180 @item -msse2avx
181 This option specifies that the assembler should encode SSE instructions
182 with VEX prefix.
183
184 @cindex @samp{-msse-check=} option, i386
185 @cindex @samp{-msse-check=} option, x86-64
186 @item -msse-check=@var{none}
187 @itemx -msse-check=@var{warning}
188 @itemx -msse-check=@var{error}
189 These options control if the assembler should check SSE intructions.
190 @option{-msse-check=@var{none}} will make the assembler not to check SSE
191 instructions,  which is the default.  @option{-msse-check=@var{warning}}
192 will make the assembler issue a warning for any SSE intruction.
193 @option{-msse-check=@var{error}} will make the assembler issue an error
194 for any SSE intruction.
195
196 @cindex @samp{-mavxscalar=} option, i386
197 @cindex @samp{-mavxscalar=} option, x86-64
198 @item -mavxscalar=@var{128}
199 @itemx -mavxscalar=@var{256}
200 This options control how the assembler should encode scalar AVX
201 instructions.  @option{-mavxscalar=@var{128}} will encode scalar
202 AVX instructions with 128bit vector length, which is the default.
203 @option{-mavxscalar=@var{256}} will encode scalar AVX instructions
204 with 256bit vector length.
205
206 @cindex @samp{-mmnemonic=} option, i386
207 @cindex @samp{-mmnemonic=} option, x86-64
208 @item -mmnemonic=@var{att}
209 @itemx -mmnemonic=@var{intel}
210 This option specifies instruction mnemonic for matching instructions. 
211 The @code{.att_mnemonic} and @code{.intel_mnemonic} directives will
212 take precedent.
213
214 @cindex @samp{-msyntax=} option, i386
215 @cindex @samp{-msyntax=} option, x86-64
216 @item -msyntax=@var{att}
217 @itemx -msyntax=@var{intel}
218 This option specifies instruction syntax when processing instructions. 
219 The @code{.att_syntax} and @code{.intel_syntax} directives will
220 take precedent.
221
222 @cindex @samp{-mnaked-reg} option, i386
223 @cindex @samp{-mnaked-reg} option, x86-64
224 @item -mnaked-reg
225 This opetion specifies that registers don't require a @samp{%} prefix.
226 The @code{.att_syntax} and @code{.intel_syntax} directives will take precedent.
227
228 @end table
229
230 @node i386-Directives
231 @section x86 specific Directives
232
233 @cindex machine directives, x86
234 @cindex x86 machine directives
235 @table @code
236
237 @cindex @code{lcomm} directive, COFF
238 @item .lcomm @var{symbol} , @var{length}[, @var{alignment}]
239 Reserve @var{length} (an absolute expression) bytes for a local common
240 denoted by @var{symbol}.  The section and value of @var{symbol} are
241 those of the new local common.  The addresses are allocated in the bss
242 section, so that at run-time the bytes start off zeroed.  Since
243 @var{symbol} is not declared global, it is normally not visible to
244 @code{@value{LD}}.  The optional third parameter, @var{alignment},
245 specifies the desired alignment of the symbol in the bss section.
246
247 This directive is only available for COFF based x86 targets.
248
249 @c FIXME: Document other x86 specific directives ?  Eg: .code16gcc,
250 @c .largecomm
251
252 @end table
253
254 @node i386-Syntax
255 @section AT&T Syntax versus Intel Syntax
256
257 @cindex i386 intel_syntax pseudo op
258 @cindex intel_syntax pseudo op, i386
259 @cindex i386 att_syntax pseudo op
260 @cindex att_syntax pseudo op, i386
261 @cindex i386 syntax compatibility
262 @cindex syntax compatibility, i386
263 @cindex x86-64 intel_syntax pseudo op
264 @cindex intel_syntax pseudo op, x86-64
265 @cindex x86-64 att_syntax pseudo op
266 @cindex att_syntax pseudo op, x86-64
267 @cindex x86-64 syntax compatibility
268 @cindex syntax compatibility, x86-64
269
270 @code{@value{AS}} now supports assembly using Intel assembler syntax.
271 @code{.intel_syntax} selects Intel mode, and @code{.att_syntax} switches
272 back to the usual AT&T mode for compatibility with the output of
273 @code{@value{GCC}}.  Either of these directives may have an optional
274 argument, @code{prefix}, or @code{noprefix} specifying whether registers
275 require a @samp{%} prefix.  AT&T System V/386 assembler syntax is quite
276 different from Intel syntax.  We mention these differences because
277 almost all 80386 documents use Intel syntax.  Notable differences
278 between the two syntaxes are:
279
280 @cindex immediate operands, i386
281 @cindex i386 immediate operands
282 @cindex register operands, i386
283 @cindex i386 register operands
284 @cindex jump/call operands, i386
285 @cindex i386 jump/call operands
286 @cindex operand delimiters, i386
287
288 @cindex immediate operands, x86-64
289 @cindex x86-64 immediate operands
290 @cindex register operands, x86-64
291 @cindex x86-64 register operands
292 @cindex jump/call operands, x86-64
293 @cindex x86-64 jump/call operands
294 @cindex operand delimiters, x86-64
295 @itemize @bullet
296 @item
297 AT&T immediate operands are preceded by @samp{$}; Intel immediate
298 operands are undelimited (Intel @samp{push 4} is AT&T @samp{pushl $4}).
299 AT&T register operands are preceded by @samp{%}; Intel register operands
300 are undelimited.  AT&T absolute (as opposed to PC relative) jump/call
301 operands are prefixed by @samp{*}; they are undelimited in Intel syntax.
302
303 @cindex i386 source, destination operands
304 @cindex source, destination operands; i386
305 @cindex x86-64 source, destination operands
306 @cindex source, destination operands; x86-64
307 @item
308 AT&T and Intel syntax use the opposite order for source and destination
309 operands.  Intel @samp{add eax, 4} is @samp{addl $4, %eax}.  The
310 @samp{source, dest} convention is maintained for compatibility with
311 previous Unix assemblers.  Note that @samp{bound}, @samp{invlpga}, and
312 instructions with 2 immediate operands, such as the @samp{enter}
313 instruction, do @emph{not} have reversed order.  @ref{i386-Bugs}.
314
315 @cindex mnemonic suffixes, i386
316 @cindex sizes operands, i386
317 @cindex i386 size suffixes
318 @cindex mnemonic suffixes, x86-64
319 @cindex sizes operands, x86-64
320 @cindex x86-64 size suffixes
321 @item
322 In AT&T syntax the size of memory operands is determined from the last
323 character of the instruction mnemonic.  Mnemonic suffixes of @samp{b},
324 @samp{w}, @samp{l} and @samp{q} specify byte (8-bit), word (16-bit), long
325 (32-bit) and quadruple word (64-bit) memory references.  Intel syntax accomplishes
326 this by prefixing memory operands (@emph{not} the instruction mnemonics) with
327 @samp{byte ptr}, @samp{word ptr}, @samp{dword ptr} and @samp{qword ptr}.  Thus,
328 Intel @samp{mov al, byte ptr @var{foo}} is @samp{movb @var{foo}, %al} in AT&T
329 syntax.
330
331 In 64-bit code, @samp{movabs} can be used to encode the @samp{mov}
332 instruction with the 64-bit displacement or immediate operand.
333
334 @cindex return instructions, i386
335 @cindex i386 jump, call, return
336 @cindex return instructions, x86-64
337 @cindex x86-64 jump, call, return
338 @item
339 Immediate form long jumps and calls are
340 @samp{lcall/ljmp $@var{section}, $@var{offset}} in AT&T syntax; the
341 Intel syntax is
342 @samp{call/jmp far @var{section}:@var{offset}}.  Also, the far return
343 instruction
344 is @samp{lret $@var{stack-adjust}} in AT&T syntax; Intel syntax is
345 @samp{ret far @var{stack-adjust}}.
346
347 @cindex sections, i386
348 @cindex i386 sections
349 @cindex sections, x86-64
350 @cindex x86-64 sections
351 @item
352 The AT&T assembler does not provide support for multiple section
353 programs.  Unix style systems expect all programs to be single sections.
354 @end itemize
355
356 @node i386-Mnemonics
357 @section Instruction Naming
358
359 @cindex i386 instruction naming
360 @cindex instruction naming, i386
361 @cindex x86-64 instruction naming
362 @cindex instruction naming, x86-64
363
364 Instruction mnemonics are suffixed with one character modifiers which
365 specify the size of operands.  The letters @samp{b}, @samp{w}, @samp{l}
366 and @samp{q} specify byte, word, long and quadruple word operands.  If
367 no suffix is specified by an instruction then @code{@value{AS}} tries to
368 fill in the missing suffix based on the destination register operand
369 (the last one by convention).  Thus, @samp{mov %ax, %bx} is equivalent
370 to @samp{movw %ax, %bx}; also, @samp{mov $1, %bx} is equivalent to
371 @samp{movw $1, bx}.  Note that this is incompatible with the AT&T Unix
372 assembler which assumes that a missing mnemonic suffix implies long
373 operand size.  (This incompatibility does not affect compiler output
374 since compilers always explicitly specify the mnemonic suffix.)
375
376 Almost all instructions have the same names in AT&T and Intel format.
377 There are a few exceptions.  The sign extend and zero extend
378 instructions need two sizes to specify them.  They need a size to
379 sign/zero extend @emph{from} and a size to zero extend @emph{to}.  This
380 is accomplished by using two instruction mnemonic suffixes in AT&T
381 syntax.  Base names for sign extend and zero extend are
382 @samp{movs@dots{}} and @samp{movz@dots{}} in AT&T syntax (@samp{movsx}
383 and @samp{movzx} in Intel syntax).  The instruction mnemonic suffixes
384 are tacked on to this base name, the @emph{from} suffix before the
385 @emph{to} suffix.  Thus, @samp{movsbl %al, %edx} is AT&T syntax for
386 ``move sign extend @emph{from} %al @emph{to} %edx.''  Possible suffixes,
387 thus, are @samp{bl} (from byte to long), @samp{bw} (from byte to word),
388 @samp{wl} (from word to long), @samp{bq} (from byte to quadruple word),
389 @samp{wq} (from word to quadruple word), and @samp{lq} (from long to
390 quadruple word).
391
392 @cindex encoding options, i386
393 @cindex encoding options, x86-64
394
395 Different encoding options can be specified via optional mnemonic
396 suffix.  @samp{.s} suffix swaps 2 register operands in encoding when
397 moving from one register to another.  @samp{.d32} suffix forces 32bit
398 displacement in encoding.
399
400 @cindex conversion instructions, i386
401 @cindex i386 conversion instructions
402 @cindex conversion instructions, x86-64
403 @cindex x86-64 conversion instructions
404 The Intel-syntax conversion instructions
405
406 @itemize @bullet
407 @item
408 @samp{cbw} --- sign-extend byte in @samp{%al} to word in @samp{%ax},
409
410 @item
411 @samp{cwde} --- sign-extend word in @samp{%ax} to long in @samp{%eax},
412
413 @item
414 @samp{cwd} --- sign-extend word in @samp{%ax} to long in @samp{%dx:%ax},
415
416 @item
417 @samp{cdq} --- sign-extend dword in @samp{%eax} to quad in @samp{%edx:%eax},
418
419 @item
420 @samp{cdqe} --- sign-extend dword in @samp{%eax} to quad in @samp{%rax}
421 (x86-64 only),
422
423 @item
424 @samp{cqo} --- sign-extend quad in @samp{%rax} to octuple in
425 @samp{%rdx:%rax} (x86-64 only),
426 @end itemize
427
428 @noindent
429 are called @samp{cbtw}, @samp{cwtl}, @samp{cwtd}, @samp{cltd}, @samp{cltq}, and
430 @samp{cqto} in AT&T naming.  @code{@value{AS}} accepts either naming for these
431 instructions.
432
433 @cindex jump instructions, i386
434 @cindex call instructions, i386
435 @cindex jump instructions, x86-64
436 @cindex call instructions, x86-64
437 Far call/jump instructions are @samp{lcall} and @samp{ljmp} in
438 AT&T syntax, but are @samp{call far} and @samp{jump far} in Intel
439 convention.
440
441 @section AT&T Mnemonic versus Intel Mnemonic
442
443 @cindex i386 mnemonic compatibility
444 @cindex mnemonic compatibility, i386
445
446 @code{@value{AS}} supports assembly using Intel mnemonic.
447 @code{.intel_mnemonic} selects Intel mnemonic with Intel syntax, and
448 @code{.att_mnemonic} switches back to the usual AT&T mnemonic with AT&T
449 syntax for compatibility with the output of @code{@value{GCC}}.
450 Several x87 instructions, @samp{fadd}, @samp{fdiv}, @samp{fdivp},
451 @samp{fdivr}, @samp{fdivrp}, @samp{fmul}, @samp{fsub}, @samp{fsubp},
452 @samp{fsubr} and @samp{fsubrp},  are implemented in AT&T System V/386
453 assembler with different mnemonics from those in Intel IA32 specification.
454 @code{@value{GCC}} generates those instructions with AT&T mnemonic.
455
456 @node i386-Regs
457 @section Register Naming
458
459 @cindex i386 registers
460 @cindex registers, i386
461 @cindex x86-64 registers
462 @cindex registers, x86-64
463 Register operands are always prefixed with @samp{%}.  The 80386 registers
464 consist of
465
466 @itemize @bullet
467 @item
468 the 8 32-bit registers @samp{%eax} (the accumulator), @samp{%ebx},
469 @samp{%ecx}, @samp{%edx}, @samp{%edi}, @samp{%esi}, @samp{%ebp} (the
470 frame pointer), and @samp{%esp} (the stack pointer).
471
472 @item
473 the 8 16-bit low-ends of these: @samp{%ax}, @samp{%bx}, @samp{%cx},
474 @samp{%dx}, @samp{%di}, @samp{%si}, @samp{%bp}, and @samp{%sp}.
475
476 @item
477 the 8 8-bit registers: @samp{%ah}, @samp{%al}, @samp{%bh},
478 @samp{%bl}, @samp{%ch}, @samp{%cl}, @samp{%dh}, and @samp{%dl} (These
479 are the high-bytes and low-bytes of @samp{%ax}, @samp{%bx},
480 @samp{%cx}, and @samp{%dx})
481
482 @item
483 the 6 section registers @samp{%cs} (code section), @samp{%ds}
484 (data section), @samp{%ss} (stack section), @samp{%es}, @samp{%fs},
485 and @samp{%gs}.
486
487 @item
488 the 3 processor control registers @samp{%cr0}, @samp{%cr2}, and
489 @samp{%cr3}.
490
491 @item
492 the 6 debug registers @samp{%db0}, @samp{%db1}, @samp{%db2},
493 @samp{%db3}, @samp{%db6}, and @samp{%db7}.
494
495 @item
496 the 2 test registers @samp{%tr6} and @samp{%tr7}.
497
498 @item
499 the 8 floating point register stack @samp{%st} or equivalently
500 @samp{%st(0)}, @samp{%st(1)}, @samp{%st(2)}, @samp{%st(3)},
501 @samp{%st(4)}, @samp{%st(5)}, @samp{%st(6)}, and @samp{%st(7)}.
502 These registers are overloaded by 8 MMX registers @samp{%mm0},
503 @samp{%mm1}, @samp{%mm2}, @samp{%mm3}, @samp{%mm4}, @samp{%mm5},
504 @samp{%mm6} and @samp{%mm7}.
505
506 @item
507 the 8 SSE registers registers @samp{%xmm0}, @samp{%xmm1}, @samp{%xmm2},
508 @samp{%xmm3}, @samp{%xmm4}, @samp{%xmm5}, @samp{%xmm6} and @samp{%xmm7}.
509 @end itemize
510
511 The AMD x86-64 architecture extends the register set by:
512
513 @itemize @bullet
514 @item
515 enhancing the 8 32-bit registers to 64-bit: @samp{%rax} (the
516 accumulator), @samp{%rbx}, @samp{%rcx}, @samp{%rdx}, @samp{%rdi},
517 @samp{%rsi}, @samp{%rbp} (the frame pointer), @samp{%rsp} (the stack
518 pointer)
519
520 @item
521 the 8 extended registers @samp{%r8}--@samp{%r15}.
522
523 @item
524 the 8 32-bit low ends of the extended registers: @samp{%r8d}--@samp{%r15d}
525
526 @item
527 the 8 16-bit low ends of the extended registers: @samp{%r8w}--@samp{%r15w}
528
529 @item
530 the 8 8-bit low ends of the extended registers: @samp{%r8b}--@samp{%r15b}
531
532 @item
533 the 4 8-bit registers: @samp{%sil}, @samp{%dil}, @samp{%bpl}, @samp{%spl}.
534
535 @item
536 the 8 debug registers: @samp{%db8}--@samp{%db15}.
537
538 @item
539 the 8 SSE registers: @samp{%xmm8}--@samp{%xmm15}.
540 @end itemize
541
542 @node i386-Prefixes
543 @section Instruction Prefixes
544
545 @cindex i386 instruction prefixes
546 @cindex instruction prefixes, i386
547 @cindex prefixes, i386
548 Instruction prefixes are used to modify the following instruction.  They
549 are used to repeat string instructions, to provide section overrides, to
550 perform bus lock operations, and to change operand and address sizes.
551 (Most instructions that normally operate on 32-bit operands will use
552 16-bit operands if the instruction has an ``operand size'' prefix.)
553 Instruction prefixes are best written on the same line as the instruction
554 they act upon. For example, the @samp{scas} (scan string) instruction is
555 repeated with:
556
557 @smallexample
558         repne scas %es:(%edi),%al
559 @end smallexample
560
561 You may also place prefixes on the lines immediately preceding the
562 instruction, but this circumvents checks that @code{@value{AS}} does
563 with prefixes, and will not work with all prefixes.
564
565 Here is a list of instruction prefixes:
566
567 @cindex section override prefixes, i386
568 @itemize @bullet
569 @item
570 Section override prefixes @samp{cs}, @samp{ds}, @samp{ss}, @samp{es},
571 @samp{fs}, @samp{gs}.  These are automatically added by specifying
572 using the @var{section}:@var{memory-operand} form for memory references.
573
574 @cindex size prefixes, i386
575 @item
576 Operand/Address size prefixes @samp{data16} and @samp{addr16}
577 change 32-bit operands/addresses into 16-bit operands/addresses,
578 while @samp{data32} and @samp{addr32} change 16-bit ones (in a
579 @code{.code16} section) into 32-bit operands/addresses.  These prefixes
580 @emph{must} appear on the same line of code as the instruction they
581 modify. For example, in a 16-bit @code{.code16} section, you might
582 write:
583
584 @smallexample
585         addr32 jmpl *(%ebx)
586 @end smallexample
587
588 @cindex bus lock prefixes, i386
589 @cindex inhibiting interrupts, i386
590 @item
591 The bus lock prefix @samp{lock} inhibits interrupts during execution of
592 the instruction it precedes.  (This is only valid with certain
593 instructions; see a 80386 manual for details).
594
595 @cindex coprocessor wait, i386
596 @item
597 The wait for coprocessor prefix @samp{wait} waits for the coprocessor to
598 complete the current instruction.  This should never be needed for the
599 80386/80387 combination.
600
601 @cindex repeat prefixes, i386
602 @item
603 The @samp{rep}, @samp{repe}, and @samp{repne} prefixes are added
604 to string instructions to make them repeat @samp{%ecx} times (@samp{%cx}
605 times if the current address size is 16-bits).
606 @cindex REX prefixes, i386
607 @item
608 The @samp{rex} family of prefixes is used by x86-64 to encode
609 extensions to i386 instruction set.  The @samp{rex} prefix has four
610 bits --- an operand size overwrite (@code{64}) used to change operand size
611 from 32-bit to 64-bit and X, Y and Z extensions bits used to extend the
612 register set.
613
614 You may write the @samp{rex} prefixes directly. The @samp{rex64xyz}
615 instruction emits @samp{rex} prefix with all the bits set.  By omitting
616 the @code{64}, @code{x}, @code{y} or @code{z} you may write other
617 prefixes as well.  Normally, there is no need to write the prefixes
618 explicitly, since gas will automatically generate them based on the
619 instruction operands.
620 @end itemize
621
622 @node i386-Memory
623 @section Memory References
624
625 @cindex i386 memory references
626 @cindex memory references, i386
627 @cindex x86-64 memory references
628 @cindex memory references, x86-64
629 An Intel syntax indirect memory reference of the form
630
631 @smallexample
632 @var{section}:[@var{base} + @var{index}*@var{scale} + @var{disp}]
633 @end smallexample
634
635 @noindent
636 is translated into the AT&T syntax
637
638 @smallexample
639 @var{section}:@var{disp}(@var{base}, @var{index}, @var{scale})
640 @end smallexample
641
642 @noindent
643 where @var{base} and @var{index} are the optional 32-bit base and
644 index registers, @var{disp} is the optional displacement, and
645 @var{scale}, taking the values 1, 2, 4, and 8, multiplies @var{index}
646 to calculate the address of the operand.  If no @var{scale} is
647 specified, @var{scale} is taken to be 1.  @var{section} specifies the
648 optional section register for the memory operand, and may override the
649 default section register (see a 80386 manual for section register
650 defaults). Note that section overrides in AT&T syntax @emph{must}
651 be preceded by a @samp{%}.  If you specify a section override which
652 coincides with the default section register, @code{@value{AS}} does @emph{not}
653 output any section register override prefixes to assemble the given
654 instruction.  Thus, section overrides can be specified to emphasize which
655 section register is used for a given memory operand.
656
657 Here are some examples of Intel and AT&T style memory references:
658
659 @table @asis
660 @item AT&T: @samp{-4(%ebp)}, Intel:  @samp{[ebp - 4]}
661 @var{base} is @samp{%ebp}; @var{disp} is @samp{-4}. @var{section} is
662 missing, and the default section is used (@samp{%ss} for addressing with
663 @samp{%ebp} as the base register).  @var{index}, @var{scale} are both missing.
664
665 @item AT&T: @samp{foo(,%eax,4)}, Intel: @samp{[foo + eax*4]}
666 @var{index} is @samp{%eax} (scaled by a @var{scale} 4); @var{disp} is
667 @samp{foo}.  All other fields are missing.  The section register here
668 defaults to @samp{%ds}.
669
670 @item AT&T: @samp{foo(,1)}; Intel @samp{[foo]}
671 This uses the value pointed to by @samp{foo} as a memory operand.
672 Note that @var{base} and @var{index} are both missing, but there is only
673 @emph{one} @samp{,}.  This is a syntactic exception.
674
675 @item AT&T: @samp{%gs:foo}; Intel @samp{gs:foo}
676 This selects the contents of the variable @samp{foo} with section
677 register @var{section} being @samp{%gs}.
678 @end table
679
680 Absolute (as opposed to PC relative) call and jump operands must be
681 prefixed with @samp{*}.  If no @samp{*} is specified, @code{@value{AS}}
682 always chooses PC relative addressing for jump/call labels.
683
684 Any instruction that has a memory operand, but no register operand,
685 @emph{must} specify its size (byte, word, long, or quadruple) with an
686 instruction mnemonic suffix (@samp{b}, @samp{w}, @samp{l} or @samp{q},
687 respectively).
688
689 The x86-64 architecture adds an RIP (instruction pointer relative)
690 addressing.  This addressing mode is specified by using @samp{rip} as a
691 base register.  Only constant offsets are valid. For example:
692
693 @table @asis
694 @item AT&T: @samp{1234(%rip)}, Intel: @samp{[rip + 1234]}
695 Points to the address 1234 bytes past the end of the current
696 instruction.
697
698 @item AT&T: @samp{symbol(%rip)}, Intel: @samp{[rip + symbol]}
699 Points to the @code{symbol} in RIP relative way, this is shorter than
700 the default absolute addressing.
701 @end table
702
703 Other addressing modes remain unchanged in x86-64 architecture, except
704 registers used are 64-bit instead of 32-bit.
705
706 @node i386-Jumps
707 @section Handling of Jump Instructions
708
709 @cindex jump optimization, i386
710 @cindex i386 jump optimization
711 @cindex jump optimization, x86-64
712 @cindex x86-64 jump optimization
713 Jump instructions are always optimized to use the smallest possible
714 displacements.  This is accomplished by using byte (8-bit) displacement
715 jumps whenever the target is sufficiently close.  If a byte displacement
716 is insufficient a long displacement is used.  We do not support
717 word (16-bit) displacement jumps in 32-bit mode (i.e. prefixing the jump
718 instruction with the @samp{data16} instruction prefix), since the 80386
719 insists upon masking @samp{%eip} to 16 bits after the word displacement
720 is added. (See also @pxref{i386-Arch})
721
722 Note that the @samp{jcxz}, @samp{jecxz}, @samp{loop}, @samp{loopz},
723 @samp{loope}, @samp{loopnz} and @samp{loopne} instructions only come in byte
724 displacements, so that if you use these instructions (@code{@value{GCC}} does
725 not use them) you may get an error message (and incorrect code).  The AT&T
726 80386 assembler tries to get around this problem by expanding @samp{jcxz foo}
727 to
728
729 @smallexample
730          jcxz cx_zero
731          jmp cx_nonzero
732 cx_zero: jmp foo
733 cx_nonzero:
734 @end smallexample
735
736 @node i386-Float
737 @section Floating Point
738
739 @cindex i386 floating point
740 @cindex floating point, i386
741 @cindex x86-64 floating point
742 @cindex floating point, x86-64
743 All 80387 floating point types except packed BCD are supported.
744 (BCD support may be added without much difficulty).  These data
745 types are 16-, 32-, and 64- bit integers, and single (32-bit),
746 double (64-bit), and extended (80-bit) precision floating point.
747 Each supported type has an instruction mnemonic suffix and a constructor
748 associated with it.  Instruction mnemonic suffixes specify the operand's
749 data type.  Constructors build these data types into memory.
750
751 @cindex @code{float} directive, i386
752 @cindex @code{single} directive, i386
753 @cindex @code{double} directive, i386
754 @cindex @code{tfloat} directive, i386
755 @cindex @code{float} directive, x86-64
756 @cindex @code{single} directive, x86-64
757 @cindex @code{double} directive, x86-64
758 @cindex @code{tfloat} directive, x86-64
759 @itemize @bullet
760 @item
761 Floating point constructors are @samp{.float} or @samp{.single},
762 @samp{.double}, and @samp{.tfloat} for 32-, 64-, and 80-bit formats.
763 These correspond to instruction mnemonic suffixes @samp{s}, @samp{l},
764 and @samp{t}. @samp{t} stands for 80-bit (ten byte) real.  The 80387
765 only supports this format via the @samp{fldt} (load 80-bit real to stack
766 top) and @samp{fstpt} (store 80-bit real and pop stack) instructions.
767
768 @cindex @code{word} directive, i386
769 @cindex @code{long} directive, i386
770 @cindex @code{int} directive, i386
771 @cindex @code{quad} directive, i386
772 @cindex @code{word} directive, x86-64
773 @cindex @code{long} directive, x86-64
774 @cindex @code{int} directive, x86-64
775 @cindex @code{quad} directive, x86-64
776 @item
777 Integer constructors are @samp{.word}, @samp{.long} or @samp{.int}, and
778 @samp{.quad} for the 16-, 32-, and 64-bit integer formats.  The
779 corresponding instruction mnemonic suffixes are @samp{s} (single),
780 @samp{l} (long), and @samp{q} (quad).  As with the 80-bit real format,
781 the 64-bit @samp{q} format is only present in the @samp{fildq} (load
782 quad integer to stack top) and @samp{fistpq} (store quad integer and pop
783 stack) instructions.
784 @end itemize
785
786 Register to register operations should not use instruction mnemonic suffixes.
787 @samp{fstl %st, %st(1)} will give a warning, and be assembled as if you
788 wrote @samp{fst %st, %st(1)}, since all register to register operations
789 use 80-bit floating point operands. (Contrast this with @samp{fstl %st, mem},
790 which converts @samp{%st} from 80-bit to 64-bit floating point format,
791 then stores the result in the 4 byte location @samp{mem})
792
793 @node i386-SIMD
794 @section Intel's MMX and AMD's 3DNow! SIMD Operations
795
796 @cindex MMX, i386
797 @cindex 3DNow!, i386
798 @cindex SIMD, i386
799 @cindex MMX, x86-64
800 @cindex 3DNow!, x86-64
801 @cindex SIMD, x86-64
802
803 @code{@value{AS}} supports Intel's MMX instruction set (SIMD
804 instructions for integer data), available on Intel's Pentium MMX
805 processors and Pentium II processors, AMD's K6 and K6-2 processors,
806 Cyrix' M2 processor, and probably others.  It also supports AMD's 3DNow!@:
807 instruction set (SIMD instructions for 32-bit floating point data)
808 available on AMD's K6-2 processor and possibly others in the future.
809
810 Currently, @code{@value{AS}} does not support Intel's floating point
811 SIMD, Katmai (KNI).
812
813 The eight 64-bit MMX operands, also used by 3DNow!, are called @samp{%mm0},
814 @samp{%mm1}, ... @samp{%mm7}.  They contain eight 8-bit integers, four
815 16-bit integers, two 32-bit integers, one 64-bit integer, or two 32-bit
816 floating point values.  The MMX registers cannot be used at the same time
817 as the floating point stack.
818
819 See Intel and AMD documentation, keeping in mind that the operand order in
820 instructions is reversed from the Intel syntax.
821
822 @node i386-LWP
823 @section AMD's Lightweight Profiling Instructions
824
825 @cindex LWP, i386
826 @cindex LWP, x86-64
827
828 @code{@value{AS}} supports AMD's Lightweight Profiling (LWP)
829 instruction set, available on AMD's Family 15h (Orochi) processors.
830
831 LWP enables applications to collect and manage performance data, and
832 react to performance events.  The collection of performance data
833 requires no context switches.  LWP runs in the context of a thread and
834 so several counters can be used independently across multiple threads.
835 LWP can be used in both 64-bit and legacy 32-bit modes.
836
837 For detailed information on the LWP instruction set, see the
838 @cite{AMD Lightweight Profiling Specification} available at
839 @uref{http://developer.amd.com/cpu/LWP,Lightweight Profiling Specification}.
840
841 @node i386-16bit
842 @section Writing 16-bit Code
843
844 @cindex i386 16-bit code
845 @cindex 16-bit code, i386
846 @cindex real-mode code, i386
847 @cindex @code{code16gcc} directive, i386
848 @cindex @code{code16} directive, i386
849 @cindex @code{code32} directive, i386
850 @cindex @code{code64} directive, i386
851 @cindex @code{code64} directive, x86-64
852 While @code{@value{AS}} normally writes only ``pure'' 32-bit i386 code
853 or 64-bit x86-64 code depending on the default configuration,
854 it also supports writing code to run in real mode or in 16-bit protected
855 mode code segments.  To do this, put a @samp{.code16} or
856 @samp{.code16gcc} directive before the assembly language instructions to
857 be run in 16-bit mode.  You can switch @code{@value{AS}} to writing
858 32-bit code with the @samp{.code32} directive or 64-bit code with the
859 @samp{.code64} directive.
860
861 @samp{.code16gcc} provides experimental support for generating 16-bit
862 code from gcc, and differs from @samp{.code16} in that @samp{call},
863 @samp{ret}, @samp{enter}, @samp{leave}, @samp{push}, @samp{pop},
864 @samp{pusha}, @samp{popa}, @samp{pushf}, and @samp{popf} instructions
865 default to 32-bit size.  This is so that the stack pointer is
866 manipulated in the same way over function calls, allowing access to
867 function parameters at the same stack offsets as in 32-bit mode.
868 @samp{.code16gcc} also automatically adds address size prefixes where
869 necessary to use the 32-bit addressing modes that gcc generates.
870
871 The code which @code{@value{AS}} generates in 16-bit mode will not
872 necessarily run on a 16-bit pre-80386 processor.  To write code that
873 runs on such a processor, you must refrain from using @emph{any} 32-bit
874 constructs which require @code{@value{AS}} to output address or operand
875 size prefixes.
876
877 Note that writing 16-bit code instructions by explicitly specifying a
878 prefix or an instruction mnemonic suffix within a 32-bit code section
879 generates different machine instructions than those generated for a
880 16-bit code segment.  In a 32-bit code section, the following code
881 generates the machine opcode bytes @samp{66 6a 04}, which pushes the
882 value @samp{4} onto the stack, decrementing @samp{%esp} by 2.
883
884 @smallexample
885         pushw $4
886 @end smallexample
887
888 The same code in a 16-bit code section would generate the machine
889 opcode bytes @samp{6a 04} (i.e., without the operand size prefix), which
890 is correct since the processor default operand size is assumed to be 16
891 bits in a 16-bit code section.
892
893 @node i386-Bugs
894 @section AT&T Syntax bugs
895
896 The UnixWare assembler, and probably other AT&T derived ix86 Unix
897 assemblers, generate floating point instructions with reversed source
898 and destination registers in certain cases.  Unfortunately, gcc and
899 possibly many other programs use this reversed syntax, so we're stuck
900 with it.
901
902 For example
903
904 @smallexample
905         fsub %st,%st(3)
906 @end smallexample
907 @noindent
908 results in @samp{%st(3)} being updated to @samp{%st - %st(3)} rather
909 than the expected @samp{%st(3) - %st}.  This happens with all the
910 non-commutative arithmetic floating point operations with two register
911 operands where the source register is @samp{%st} and the destination
912 register is @samp{%st(i)}.
913
914 @node i386-Arch
915 @section Specifying CPU Architecture
916
917 @cindex arch directive, i386
918 @cindex i386 arch directive
919 @cindex arch directive, x86-64
920 @cindex x86-64 arch directive
921
922 @code{@value{AS}} may be told to assemble for a particular CPU
923 (sub-)architecture with the @code{.arch @var{cpu_type}} directive.  This
924 directive enables a warning when gas detects an instruction that is not
925 supported on the CPU specified.  The choices for @var{cpu_type} are:
926
927 @multitable @columnfractions .20 .20 .20 .20
928 @item @samp{i8086} @tab @samp{i186} @tab @samp{i286} @tab @samp{i386}
929 @item @samp{i486} @tab @samp{i586} @tab @samp{i686} @tab @samp{pentium}
930 @item @samp{pentiumpro} @tab @samp{pentiumii} @tab @samp{pentiumiii} @tab @samp{pentium4}
931 @item @samp{prescott} @tab @samp{nocona} @tab @samp{core} @tab @samp{core2}
932 @item @samp{corei7} @tab @samp{l1om}
933 @item @samp{k6} @tab @samp{k6_2} @tab @samp{athlon} @tab @samp{k8}
934 @item @samp{amdfam10} @tab @samp{bdver1}
935 @item @samp{generic32} @tab @samp{generic64}
936 @item @samp{.mmx} @tab @samp{.sse} @tab @samp{.sse2} @tab @samp{.sse3}
937 @item @samp{.ssse3} @tab @samp{.sse4.1} @tab @samp{.sse4.2} @tab @samp{.sse4}
938 @item @samp{.avx} @tab @samp{.vmx} @tab @samp{.smx} @tab @samp{.ept}
939 @item @samp{.clflush} @tab @samp{.movbe} @tab @samp{.xsave} @tab @samp{.xsaveopt}
940 @item @samp{.aes} @tab @samp{.pclmul} @tab @samp{.fma} @tab @samp{.fsgsbase}
941 @item @samp{.rdrnd} @tab @samp{.f16c}
942 @item @samp{.3dnow} @tab @samp{.3dnowa} @tab @samp{.sse4a} @tab @samp{.sse5}
943 @item @samp{.syscall} @tab @samp{.rdtscp} @tab @samp{.svme} @tab @samp{.abm}
944 @item @samp{.lwp} @tab @samp{.fma4} @tab @samp{.xop}
945 @item @samp{.padlock}
946 @end multitable
947
948 Apart from the warning, there are only two other effects on
949 @code{@value{AS}} operation;  Firstly, if you specify a CPU other than
950 @samp{i486}, then shift by one instructions such as @samp{sarl $1, %eax}
951 will automatically use a two byte opcode sequence.  The larger three
952 byte opcode sequence is used on the 486 (and when no architecture is
953 specified) because it executes faster on the 486.  Note that you can
954 explicitly request the two byte opcode by writing @samp{sarl %eax}.
955 Secondly, if you specify @samp{i8086}, @samp{i186}, or @samp{i286},
956 @emph{and} @samp{.code16} or @samp{.code16gcc} then byte offset
957 conditional jumps will be promoted when necessary to a two instruction
958 sequence consisting of a conditional jump of the opposite sense around
959 an unconditional jump to the target.
960
961 Following the CPU architecture (but not a sub-architecture, which are those
962 starting with a dot), you may specify @samp{jumps} or @samp{nojumps} to
963 control automatic promotion of conditional jumps. @samp{jumps} is the
964 default, and enables jump promotion;  All external jumps will be of the long
965 variety, and file-local jumps will be promoted as necessary.
966 (@pxref{i386-Jumps})  @samp{nojumps} leaves external conditional jumps as
967 byte offset jumps, and warns about file-local conditional jumps that
968 @code{@value{AS}} promotes.
969 Unconditional jumps are treated as for @samp{jumps}.
970
971 For example
972
973 @smallexample
974  .arch i8086,nojumps
975 @end smallexample
976
977 @node i386-Notes
978 @section Notes
979
980 @cindex i386 @code{mul}, @code{imul} instructions
981 @cindex @code{mul} instruction, i386
982 @cindex @code{imul} instruction, i386
983 @cindex @code{mul} instruction, x86-64
984 @cindex @code{imul} instruction, x86-64
985 There is some trickery concerning the @samp{mul} and @samp{imul}
986 instructions that deserves mention.  The 16-, 32-, 64- and 128-bit expanding
987 multiplies (base opcode @samp{0xf6}; extension 4 for @samp{mul} and 5
988 for @samp{imul}) can be output only in the one operand form.  Thus,
989 @samp{imul %ebx, %eax} does @emph{not} select the expanding multiply;
990 the expanding multiply would clobber the @samp{%edx} register, and this
991 would confuse @code{@value{GCC}} output.  Use @samp{imul %ebx} to get the
992 64-bit product in @samp{%edx:%eax}.
993
994 We have added a two operand form of @samp{imul} when the first operand
995 is an immediate mode expression and the second operand is a register.
996 This is just a shorthand, so that, multiplying @samp{%eax} by 69, for
997 example, can be done with @samp{imul $69, %eax} rather than @samp{imul
998 $69, %eax, %eax}.
999