91f8e44bfe38a344fda1212183221f44e25592a2
[dragonfly.git] / sys / dev / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <dev/agp/intel-gtt.h>
34 #include "i915_reg.h"
35 #include "intel_bios.h"
36 #include "intel_ringbuffer.h"
37 #include <linux/completion.h>
38 #include <linux/i2c.h>
39 #include <linux/kref.h>
40 #include <linux/workqueue.h>
41
42 #define CONFIG_ACPI 1
43
44 /* General customization:
45  */
46
47 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
48
49 #define DRIVER_NAME             "i915"
50 #define DRIVER_DESC             "Intel Graphics"
51 #define DRIVER_DATE             "20080730"
52
53 MALLOC_DECLARE(DRM_I915_GEM);
54
55 enum i915_pipe {
56         PIPE_A = 0,
57         PIPE_B,
58         PIPE_C,
59         I915_MAX_PIPES
60 };
61 #define pipe_name(p) ((p) + 'A')
62
63 enum transcoder {
64         TRANSCODER_A = 0,
65         TRANSCODER_B,
66         TRANSCODER_C,
67         TRANSCODER_EDP = 0xF,
68 };
69 #define transcoder_name(t) ((t) + 'A')
70
71 enum plane {
72         PLANE_A = 0,
73         PLANE_B,
74         PLANE_C,
75 };
76 #define plane_name(p) ((p) + 'A')
77
78 enum port {
79         PORT_A = 0,
80         PORT_B,
81         PORT_C,
82         PORT_D,
83         PORT_E,
84         I915_MAX_PORTS
85 };
86 #define port_name(p) ((p) + 'A')
87
88 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
89
90 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
91
92 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
93         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
94                 if ((intel_encoder)->base.crtc == (__crtc))
95
96 struct intel_pch_pll {
97         int refcount; /* count of number of CRTCs sharing this PLL */
98         int active; /* count of number of active CRTCs (i.e. DPMS on) */
99         bool on; /* is the PLL actually active? Disabled during modeset */
100         int pll_reg;
101         int fp0_reg;
102         int fp1_reg;
103 };
104 #define I915_NUM_PLLS 2
105
106 struct intel_ddi_plls {
107         int spll_refcount;
108         int wrpll1_refcount;
109         int wrpll2_refcount;
110 };
111
112 /* Interface history:
113  *
114  * 1.1: Original.
115  * 1.2: Add Power Management
116  * 1.3: Add vblank support
117  * 1.4: Fix cmdbuffer path, add heap destroy
118  * 1.5: Add vblank pipe configuration
119  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
120  *      - Support vertical blank on secondary display pipe
121  */
122 #define DRIVER_MAJOR            1
123 #define DRIVER_MINOR            6
124 #define DRIVER_PATCHLEVEL       0
125
126 #define WATCH_COHERENCY 0
127 #define WATCH_LISTS     0
128 #define WATCH_GTT       0
129
130 #define I915_GEM_PHYS_CURSOR_0 1
131 #define I915_GEM_PHYS_CURSOR_1 2
132 #define I915_GEM_PHYS_OVERLAY_REGS 3
133 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
134
135 struct drm_i915_gem_phys_object {
136         int id;
137         drm_dma_handle_t *handle;
138         struct drm_i915_gem_object *cur_obj;
139 };
140
141 struct opregion_header;
142 struct opregion_acpi;
143 struct opregion_swsci;
144 struct opregion_asle;
145 struct drm_i915_private;
146
147 struct intel_opregion {
148         struct opregion_header __iomem *header;
149         struct opregion_acpi __iomem *acpi;
150         struct opregion_swsci __iomem *swsci;
151         struct opregion_asle __iomem *asle;
152         void __iomem *vbt;
153         u32 __iomem *lid_state;
154 };
155 #define OPREGION_SIZE            (8*1024)
156
157 struct intel_overlay;
158 struct intel_overlay_error_state;
159
160 struct drm_i915_master_private {
161         drm_local_map_t *sarea;
162         struct _drm_i915_sarea *sarea_priv;
163 };
164 #define I915_FENCE_REG_NONE -1
165 #define I915_MAX_NUM_FENCES 16
166 /* 16 fences + sign bit for FENCE_REG_NONE */
167 #define I915_MAX_NUM_FENCE_BITS 5
168
169 struct drm_i915_fence_reg {
170         struct list_head lru_list;
171         struct drm_i915_gem_object *obj;
172         int pin_count;
173 };
174
175 struct sdvo_device_mapping {
176         u8 initialized;
177         u8 dvo_port;
178         u8 slave_addr;
179         u8 dvo_wiring;
180         u8 i2c_pin;
181         u8 ddc_pin;
182 };
183
184 struct intel_display_error_state;
185
186 struct drm_i915_error_state {
187         struct kref ref;
188         u32 eir;
189         u32 pgtbl_er;
190         u32 ier;
191         u32 ccid;
192         u32 derrmr;
193         u32 forcewake;
194         bool waiting[I915_NUM_RINGS];
195         u32 pipestat[I915_MAX_PIPES];
196         u32 tail[I915_NUM_RINGS];
197         u32 head[I915_NUM_RINGS];
198         u32 ctl[I915_NUM_RINGS];
199         u32 ipeir[I915_NUM_RINGS];
200         u32 ipehr[I915_NUM_RINGS];
201         u32 instdone[I915_NUM_RINGS];
202         u32 acthd[I915_NUM_RINGS];
203         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
204         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
205         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
206         /* our own tracking of ring head and tail */
207         u32 cpu_ring_head[I915_NUM_RINGS];
208         u32 cpu_ring_tail[I915_NUM_RINGS];
209         u32 error; /* gen6+ */
210         u32 err_int; /* gen7 */
211         u32 instpm[I915_NUM_RINGS];
212         u32 instps[I915_NUM_RINGS];
213         u32 extra_instdone[I915_NUM_INSTDONE_REG];
214         u32 seqno[I915_NUM_RINGS];
215         u64 bbaddr;
216         u32 fault_reg[I915_NUM_RINGS];
217         u32 done_reg;
218         u32 faddr[I915_NUM_RINGS];
219         u64 fence[I915_MAX_NUM_FENCES];
220         struct timeval time;
221         struct drm_i915_error_ring {
222                 struct drm_i915_error_object {
223                         int page_count;
224                         u32 gtt_offset;
225                         u32 *pages[0];
226                 } *ringbuffer, *batchbuffer;
227                 struct drm_i915_error_request {
228                         long jiffies;
229                         u32 seqno;
230                         u32 tail;
231                 } *requests;
232                 int num_requests;
233         } ring[I915_NUM_RINGS];
234         struct drm_i915_error_buffer {
235                 u32 size;
236                 u32 name;
237                 u32 rseqno, wseqno;
238                 u32 gtt_offset;
239                 u32 read_domains;
240                 u32 write_domain;
241                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
242                 s32 pinned:2;
243                 u32 tiling:2;
244                 u32 dirty:1;
245                 u32 purgeable:1;
246                 s32 ring:4;
247                 u32 cache_level:2;
248         } *active_bo, *pinned_bo;
249         u32 active_bo_count, pinned_bo_count;
250         struct intel_overlay_error_state *overlay;
251         struct intel_display_error_state *display;
252 };
253
254 struct drm_i915_display_funcs {
255         bool (*fbc_enabled)(struct drm_device *dev);
256         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
257         void (*disable_fbc)(struct drm_device *dev);
258         int (*get_display_clock_speed)(struct drm_device *dev);
259         int (*get_fifo_size)(struct drm_device *dev, int plane);
260         void (*update_wm)(struct drm_device *dev);
261         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
262                                  uint32_t sprite_width, int pixel_size);
263         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
264                                  struct drm_display_mode *mode);
265         void (*modeset_global_resources)(struct drm_device *dev);
266         int (*crtc_mode_set)(struct drm_crtc *crtc,
267                              struct drm_display_mode *mode,
268                              struct drm_display_mode *adjusted_mode,
269                              int x, int y,
270                              struct drm_framebuffer *old_fb);
271         void (*crtc_enable)(struct drm_crtc *crtc);
272         void (*crtc_disable)(struct drm_crtc *crtc);
273         void (*off)(struct drm_crtc *crtc);
274         void (*write_eld)(struct drm_connector *connector,
275                           struct drm_crtc *crtc);
276         void (*fdi_link_train)(struct drm_crtc *crtc);
277         void (*init_clock_gating)(struct drm_device *dev);
278         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
279                           struct drm_framebuffer *fb,
280                           struct drm_i915_gem_object *obj);
281         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
282                             int x, int y);
283         /* clock updates for mode set */
284         /* cursor updates */
285         /* render clock increase/decrease */
286         /* display clock increase/decrease */
287         /* pll clock increase/decrease */
288 };
289
290 struct drm_i915_gt_funcs {
291         void (*force_wake_get)(struct drm_i915_private *dev_priv);
292         void (*force_wake_put)(struct drm_i915_private *dev_priv);
293 };
294
295 #define DEV_INFO_FLAGS \
296         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
297         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
298         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
299         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
300         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
301         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
302         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
303         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
304         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
305         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
306         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
307         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
308         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
309         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
310         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
311         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
312         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
313         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
314         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
315         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
316         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
317         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
318         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
319         DEV_INFO_FLAG(has_llc)
320
321 struct intel_device_info {
322         u8 gen;
323         u8 is_mobile:1;
324         u8 is_i85x:1;
325         u8 is_i915g:1;
326         u8 is_i945gm:1;
327         u8 is_g33:1;
328         u8 need_gfx_hws:1;
329         u8 is_g4x:1;
330         u8 is_pineview:1;
331         u8 is_broadwater:1;
332         u8 is_crestline:1;
333         u8 is_ivybridge:1;
334         u8 is_valleyview:1;
335         u8 has_force_wake:1;
336         u8 is_haswell:1;
337         u8 has_fbc:1;
338         u8 has_pipe_cxsr:1;
339         u8 has_hotplug:1;
340         u8 cursor_needs_physical:1;
341         u8 has_overlay:1;
342         u8 overlay_needs_physical:1;
343         u8 supports_tv:1;
344         u8 has_bsd_ring:1;
345         u8 has_blt_ring:1;
346         u8 has_llc:1;
347 };
348
349 #define I915_PPGTT_PD_ENTRIES 512
350 #define I915_PPGTT_PT_ENTRIES 1024
351 struct i915_hw_ppgtt {
352         struct drm_device *dev;
353         unsigned num_pd_entries;
354         vm_page_t *pt_pages;
355         uint32_t pd_offset;
356         vm_paddr_t *pt_dma_addr;
357         vm_paddr_t scratch_page_dma_addr;
358 };
359
360
361 /* This must match up with the value previously used for execbuf2.rsvd1. */
362 #define DEFAULT_CONTEXT_ID 0
363 struct i915_hw_context {
364         int id;
365         bool is_initialized;
366         struct drm_i915_file_private *file_priv;
367         struct intel_ring_buffer *ring;
368         struct drm_i915_gem_object *obj;
369 };
370
371 enum no_fbc_reason {
372         FBC_NO_OUTPUT, /* no outputs enabled to compress */
373         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
374         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
375         FBC_MODE_TOO_LARGE, /* mode too large for compression */
376         FBC_BAD_PLANE, /* fbc not supported on plane */
377         FBC_NOT_TILED, /* buffer not tiled */
378         FBC_MULTIPLE_PIPES, /* more than one pipe active */
379         FBC_MODULE_PARAM,
380 };
381
382 enum intel_pch {
383         PCH_NONE = 0,   /* No PCH present */
384         PCH_IBX,        /* Ibexpeak PCH */
385         PCH_CPT,        /* Cougarpoint PCH */
386         PCH_LPT,        /* Lynxpoint PCH */
387 };
388
389 enum intel_sbi_destination {
390         SBI_ICLK,
391         SBI_MPHY,
392 };
393
394 #define QUIRK_PIPEA_FORCE (1<<0)
395 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
396 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
397
398 struct intel_fbdev;
399 struct intel_fbc_work;
400
401 struct intel_gmbus {
402         u32 force_bit;
403         u32 reg0;
404         u32 gpio_reg;
405         struct drm_i915_private *dev_priv;
406 };
407
408 struct intel_iic_softc {
409         struct drm_device *drm_dev;
410         device_t iic_dev;
411         bool force_bit_dev;
412         char name[32];
413         uint32_t reg;
414         uint32_t reg0;
415 };
416
417 struct i915_suspend_saved_registers {
418         u8 saveLBB;
419         u32 saveDSPACNTR;
420         u32 saveDSPBCNTR;
421         u32 saveDSPARB;
422         u32 savePIPEACONF;
423         u32 savePIPEBCONF;
424         u32 savePIPEASRC;
425         u32 savePIPEBSRC;
426         u32 saveFPA0;
427         u32 saveFPA1;
428         u32 saveDPLL_A;
429         u32 saveDPLL_A_MD;
430         u32 saveHTOTAL_A;
431         u32 saveHBLANK_A;
432         u32 saveHSYNC_A;
433         u32 saveVTOTAL_A;
434         u32 saveVBLANK_A;
435         u32 saveVSYNC_A;
436         u32 saveBCLRPAT_A;
437         u32 saveTRANSACONF;
438         u32 saveTRANS_HTOTAL_A;
439         u32 saveTRANS_HBLANK_A;
440         u32 saveTRANS_HSYNC_A;
441         u32 saveTRANS_VTOTAL_A;
442         u32 saveTRANS_VBLANK_A;
443         u32 saveTRANS_VSYNC_A;
444         u32 savePIPEASTAT;
445         u32 saveDSPASTRIDE;
446         u32 saveDSPASIZE;
447         u32 saveDSPAPOS;
448         u32 saveDSPAADDR;
449         u32 saveDSPASURF;
450         u32 saveDSPATILEOFF;
451         u32 savePFIT_PGM_RATIOS;
452         u32 saveBLC_HIST_CTL;
453         u32 saveBLC_PWM_CTL;
454         u32 saveBLC_PWM_CTL2;
455         u32 saveBLC_CPU_PWM_CTL;
456         u32 saveBLC_CPU_PWM_CTL2;
457         u32 saveFPB0;
458         u32 saveFPB1;
459         u32 saveDPLL_B;
460         u32 saveDPLL_B_MD;
461         u32 saveHTOTAL_B;
462         u32 saveHBLANK_B;
463         u32 saveHSYNC_B;
464         u32 saveVTOTAL_B;
465         u32 saveVBLANK_B;
466         u32 saveVSYNC_B;
467         u32 saveBCLRPAT_B;
468         u32 saveTRANSBCONF;
469         u32 saveTRANS_HTOTAL_B;
470         u32 saveTRANS_HBLANK_B;
471         u32 saveTRANS_HSYNC_B;
472         u32 saveTRANS_VTOTAL_B;
473         u32 saveTRANS_VBLANK_B;
474         u32 saveTRANS_VSYNC_B;
475         u32 savePIPEBSTAT;
476         u32 saveDSPBSTRIDE;
477         u32 saveDSPBSIZE;
478         u32 saveDSPBPOS;
479         u32 saveDSPBADDR;
480         u32 saveDSPBSURF;
481         u32 saveDSPBTILEOFF;
482         u32 saveVGA0;
483         u32 saveVGA1;
484         u32 saveVGA_PD;
485         u32 saveVGACNTRL;
486         u32 saveADPA;
487         u32 saveLVDS;
488         u32 savePP_ON_DELAYS;
489         u32 savePP_OFF_DELAYS;
490         u32 saveDVOA;
491         u32 saveDVOB;
492         u32 saveDVOC;
493         u32 savePP_ON;
494         u32 savePP_OFF;
495         u32 savePP_CONTROL;
496         u32 savePP_DIVISOR;
497         u32 savePFIT_CONTROL;
498         u32 save_palette_a[256];
499         u32 save_palette_b[256];
500         u32 saveDPFC_CB_BASE;
501         u32 saveFBC_CFB_BASE;
502         u32 saveFBC_LL_BASE;
503         u32 saveFBC_CONTROL;
504         u32 saveFBC_CONTROL2;
505         u32 saveIER;
506         u32 saveIIR;
507         u32 saveIMR;
508         u32 saveDEIER;
509         u32 saveDEIMR;
510         u32 saveGTIER;
511         u32 saveGTIMR;
512         u32 saveFDI_RXA_IMR;
513         u32 saveFDI_RXB_IMR;
514         u32 saveCACHE_MODE_0;
515         u32 saveMI_ARB_STATE;
516         u32 saveSWF0[16];
517         u32 saveSWF1[16];
518         u32 saveSWF2[3];
519         u8 saveMSR;
520         u8 saveSR[8];
521         u8 saveGR[25];
522         u8 saveAR_INDEX;
523         u8 saveAR[21];
524         u8 saveDACMASK;
525         u8 saveCR[37];
526         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
527         u32 saveCURACNTR;
528         u32 saveCURAPOS;
529         u32 saveCURABASE;
530         u32 saveCURBCNTR;
531         u32 saveCURBPOS;
532         u32 saveCURBBASE;
533         u32 saveCURSIZE;
534         u32 saveDP_B;
535         u32 saveDP_C;
536         u32 saveDP_D;
537         u32 savePIPEA_GMCH_DATA_M;
538         u32 savePIPEB_GMCH_DATA_M;
539         u32 savePIPEA_GMCH_DATA_N;
540         u32 savePIPEB_GMCH_DATA_N;
541         u32 savePIPEA_DP_LINK_M;
542         u32 savePIPEB_DP_LINK_M;
543         u32 savePIPEA_DP_LINK_N;
544         u32 savePIPEB_DP_LINK_N;
545         u32 saveFDI_RXA_CTL;
546         u32 saveFDI_TXA_CTL;
547         u32 saveFDI_RXB_CTL;
548         u32 saveFDI_TXB_CTL;
549         u32 savePFA_CTL_1;
550         u32 savePFB_CTL_1;
551         u32 savePFA_WIN_SZ;
552         u32 savePFB_WIN_SZ;
553         u32 savePFA_WIN_POS;
554         u32 savePFB_WIN_POS;
555         u32 savePCH_DREF_CONTROL;
556         u32 saveDISP_ARB_CTL;
557         u32 savePIPEA_DATA_M1;
558         u32 savePIPEA_DATA_N1;
559         u32 savePIPEA_LINK_M1;
560         u32 savePIPEA_LINK_N1;
561         u32 savePIPEB_DATA_M1;
562         u32 savePIPEB_DATA_N1;
563         u32 savePIPEB_LINK_M1;
564         u32 savePIPEB_LINK_N1;
565         u32 saveMCHBAR_RENDER_STANDBY;
566         u32 savePCH_PORT_HOTPLUG;
567 };
568
569 struct intel_gen6_power_mgmt {
570         struct work_struct work;
571         u32 pm_iir;
572         /* lock - irqsave spinlock that protectects the work_struct and
573          * pm_iir. */
574         struct spinlock lock;
575
576         /* The below variables an all the rps hw state are protected by
577          * dev->struct mutext. */
578         u8 cur_delay;
579         u8 min_delay;
580         u8 max_delay;
581
582         struct delayed_work delayed_resume_work;
583
584         /*
585          * Protects RPS/RC6 register access and PCU communication.
586          * Must be taken after struct_mutex if nested.
587          */
588         struct lock hw_lock;
589 };
590
591 struct intel_ilk_power_mgmt {
592         u8 cur_delay;
593         u8 min_delay;
594         u8 max_delay;
595         u8 fmax;
596         u8 fstart;
597
598         u64 last_count1;
599         unsigned long last_time1;
600         unsigned long chipset_power;
601         u64 last_count2;
602         struct timespec last_time2;
603         unsigned long gfx_power;
604         u8 corr;
605
606         int c_m;
607         int r_t;
608
609         struct drm_i915_gem_object *pwrctx;
610         struct drm_i915_gem_object *renderctx;
611 };
612
613 struct i915_dri1_state {
614         unsigned allow_batchbuffer : 1;
615         u32 __iomem *gfx_hws_cpu_addr;
616
617         unsigned int cpp;
618         int back_offset;
619         int front_offset;
620         int current_page;
621         int page_flipping;
622
623         uint32_t counter;
624 };
625
626 struct intel_l3_parity {
627         u32 *remap_info;
628         struct work_struct error_work;
629 };
630
631 typedef struct drm_i915_private {
632         struct drm_device *dev;
633
634         const struct intel_device_info *info;
635
636         int relative_constants_mode;
637
638         device_t *gmbus_bridge;
639         device_t *bbbus_bridge;
640         device_t *bbbus;
641
642         drm_local_map_t *sarea;
643         drm_local_map_t *mmio_map;
644         void __iomem *regs;
645
646         struct drm_i915_gt_funcs gt;
647         /** gt_fifo_count and the subsequent register write are synchronized
648          * with dev->struct_mutex. */
649         unsigned gt_fifo_count;
650         /** forcewake_count is protected by gt_lock */
651         unsigned forcewake_count;
652         /** gt_lock is also taken in irq contexts. */
653         struct lock gt_lock;
654
655         device_t *gmbus;
656
657         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
658          * controller on different i2c buses. */
659         struct lock gmbus_mutex;
660
661         drm_i915_sarea_t *sarea_priv;
662         /**
663          * Base address of the gmbus and gpio block.
664          */
665         uint32_t gpio_mmio_base;
666
667         struct device *bridge_dev;
668         struct intel_ring_buffer ring[I915_NUM_RINGS];
669         uint32_t next_seqno;
670
671         drm_dma_handle_t *status_page_dmah;
672         struct resource *mch_res;
673         int mch_res_rid;
674
675         void *hw_status_page;
676         dma_addr_t dma_status_page;
677         unsigned int status_gfx_addr;
678         drm_local_map_t hws_map;
679
680         unsigned int cpp;
681         int back_offset;
682         int front_offset;
683         int current_page;
684
685         atomic_t irq_received;
686
687         /* protects the irq masks */
688         struct lock irq_lock;
689
690         /* DPIO indirect register protection */
691         struct spinlock dpio_lock;
692
693         /** Cached value of IMR to avoid reads in updating the bitfield */
694         u32 pipestat[2];
695         u32 irq_mask;
696         u32 gt_irq_mask;
697         u32 pch_irq_mask;
698
699         u32 hotplug_supported_mask;
700         struct work_struct hotplug_work;
701
702         int num_pipe;
703         int num_pch_pll;
704
705         /* For hangcheck timer */
706 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
707 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
708         struct timer_list hangcheck_timer;
709         int hangcheck_count;
710         uint32_t last_acthd[I915_NUM_RINGS];
711         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
712
713         unsigned int stop_rings;
714
715         unsigned long cfb_size;
716         unsigned int cfb_fb;
717         enum plane cfb_plane;
718         int cfb_y;
719         struct intel_fbc_work *fbc_work;
720
721         struct intel_opregion opregion;
722
723         /* overlay */
724         struct intel_overlay *overlay;
725         bool sprite_scaling_enabled;
726
727         /* LVDS info */
728         int backlight_level;  /* restore backlight to this value */
729         bool backlight_enabled;
730         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
731         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
732
733         /* Feature bits from the VBIOS */
734         unsigned int int_tv_support:1;
735         unsigned int lvds_dither:1;
736         unsigned int lvds_vbt:1;
737         unsigned int int_crt_support:1;
738         unsigned int lvds_use_ssc:1;
739         unsigned int display_clock_mode:1;
740         unsigned int fdi_rx_polarity_inverted:1;
741         int lvds_ssc_freq;
742         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
743         unsigned int lvds_val; /* used for checking LVDS channel mode */
744         struct {
745                 int rate;
746                 int lanes;
747                 int preemphasis;
748                 int vswing;
749
750                 bool initialized;
751                 bool support;
752                 int bpp;
753                 struct edp_power_seq pps;
754         } edp;
755         bool no_aux_handshake;
756
757         int crt_ddc_pin;
758         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
759         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
760         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
761
762         unsigned int fsb_freq, mem_freq, is_ddr3;
763
764         struct lock error_lock;
765         /* Protected by dev->error_lock. */
766         struct drm_i915_error_state *first_error;
767         struct work_struct error_work;
768         struct completion error_completion;
769         struct workqueue_struct *wq;
770
771         /* Display functions */
772         struct drm_i915_display_funcs display;
773
774         /* PCH chipset type */
775         enum intel_pch pch_type;
776         unsigned short pch_id;
777
778         unsigned long quirks;
779
780         /* Register state */
781         bool modeset_on_lid;
782
783         struct {
784                 /** Bridge to intel-gtt-ko */
785                 const struct intel_gtt *gtt;
786                 /** Memory allocator for GTT stolen memory */
787                 struct drm_mm stolen;
788                 /** Memory allocator for GTT */
789                 struct drm_mm gtt_space;
790                 /** List of all objects in gtt_space. Used to restore gtt
791                  * mappings on resume */
792                 struct list_head gtt_list;
793                 /**
794                  * List of objects which are not bound to the GTT (thus
795                  * are idle and not used by the GPU) but still have
796                  * (presumably uncached) pages still attached.
797                  */
798                 struct list_head unbound_list;
799
800                 /** Usable portion of the GTT for GEM */
801                 unsigned long gtt_start;
802                 unsigned long gtt_mappable_end;
803                 unsigned long gtt_end;
804                 unsigned long stolen_base; /* limited to low memory (32-bit) */
805
806                 struct io_mapping *gtt_mapping;
807                 phys_addr_t gtt_base_addr;
808                 int gtt_mtrr;
809
810                 /** PPGTT used for aliasing the PPGTT with the GTT */
811                 struct i915_hw_ppgtt *aliasing_ppgtt;
812
813                 bool shrinker_no_lock_stealing;
814
815                 /**
816                  * List of objects currently involved in rendering.
817                  *
818                  * Includes buffers having the contents of their GPU caches
819                  * flushed, not necessarily primitives.  last_rendering_seqno
820                  * represents when the rendering involved will be completed.
821                  *
822                  * A reference is held on the buffer while on this list.
823                  */
824                 struct list_head active_list;
825
826                 /**
827                  * LRU list of objects which are not in the ringbuffer and
828                  * are ready to unbind, but are still in the GTT.
829                  *
830                  * last_rendering_seqno is 0 while an object is in this list.
831                  *
832                  * A reference is not held on the buffer while on this list,
833                  * as merely being GTT-bound shouldn't prevent its being
834                  * freed, and we'll pull it off the list in the free path.
835                  */
836                 struct list_head inactive_list;
837
838                 /** LRU list of objects with fence regs on them. */
839                 struct list_head fence_list;
840
841                 /**
842                  * We leave the user IRQ off as much as possible,
843                  * but this means that requests will finish and never
844                  * be retired once the system goes idle. Set a timer to
845                  * fire periodically while the ring is running. When it
846                  * fires, go retire requests.
847                  */
848                 struct delayed_work retire_work;
849
850                 /**
851                  * Are we in a non-interruptible section of code like
852                  * modesetting?
853                  */
854                 bool interruptible;
855
856                 /**
857                  * Flag if the X Server, and thus DRM, is not currently in
858                  * control of the device.
859                  *
860                  * This is set between LeaveVT and EnterVT.  It needs to be
861                  * replaced with a semaphore.  It also needs to be
862                  * transitioned away from for kernel modesetting.
863                  */
864                 int suspended;
865
866                 /**
867                  * Flag if the hardware appears to be wedged.
868                  *
869                  * This is set when attempts to idle the device timeout.
870                  * It prevents command submission from occurring and makes
871                  * every pending request fail
872                  */
873                 atomic_t wedged;
874
875                 /** Bit 6 swizzling required for X tiling */
876                 uint32_t bit_6_swizzle_x;
877                 /** Bit 6 swizzling required for Y tiling */
878                 uint32_t bit_6_swizzle_y;
879
880                 /* storage for physical objects */
881                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
882
883                 /* accounting, useful for userland debugging */
884                 size_t gtt_total;
885                 size_t mappable_gtt_total;
886                 size_t object_memory;
887                 u32 object_count;
888
889                 eventhandler_tag i915_lowmem;
890         } mm;
891
892         /* Kernel Modesetting */
893
894         struct sdvo_device_mapping sdvo_mappings[2];
895         /* indicate whether the LVDS_BORDER should be enabled or not */
896         unsigned int lvds_border_bits;
897         /* Panel fitter placement and size for Ironlake+ */
898         u32 pch_pf_pos, pch_pf_size;
899
900         struct drm_crtc *plane_to_crtc_mapping[3];
901         struct drm_crtc *pipe_to_crtc_mapping[3];
902         wait_queue_head_t pending_flip_queue;
903
904         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
905         struct intel_ddi_plls ddi_plls;
906
907         /* Reclocking support */
908         bool render_reclock_avail;
909         bool lvds_downclock_avail;
910         /* indicates the reduced downclock for LVDS*/
911         int lvds_downclock;
912         u16 orig_clock;
913         int child_dev_num;
914         struct child_device_config *child_dev;
915
916         bool mchbar_need_disable;
917
918         struct intel_l3_parity l3_parity;
919
920         /* gen6+ rps state */
921         struct intel_gen6_power_mgmt rps;
922
923         /* ilk-only ips/rps state. Everything in here is protected by the global
924          * mchdev_lock in intel_pm.c */
925         struct intel_ilk_power_mgmt ips;
926
927         enum no_fbc_reason no_fbc_reason;
928
929         struct drm_mm_node *compressed_fb;
930         struct drm_mm_node *compressed_llb;
931
932         unsigned long last_gpu_reset;
933
934         /* list of fbdev register on this device */
935         struct intel_fbdev *fbdev;
936
937         /*
938          * The console may be contended at resume, but we don't
939          * want it to block on it.
940          */
941         struct work_struct console_resume_work;
942
943         struct backlight_device *backlight;
944
945         struct drm_property *broadcast_rgb_property;
946         struct drm_property *force_audio_property;
947
948         bool hw_contexts_disabled;
949         uint32_t hw_context_size;
950
951         u32 fdi_rx_config;
952
953         struct i915_suspend_saved_registers regfile;
954
955         /* Old dri1 support infrastructure, beware the dragons ya fools entering
956          * here! */
957         struct i915_dri1_state dri1;
958 } drm_i915_private_t;
959
960 /* Iterate over initialised rings */
961 #define for_each_ring(ring__, dev_priv__, i__) \
962         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
963                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
964
965 enum hdmi_force_audio {
966         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
967         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
968         HDMI_AUDIO_AUTO,                /* trust EDID */
969         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
970 };
971
972 enum i915_cache_level {
973         I915_CACHE_NONE = 0,
974         I915_CACHE_LLC,
975         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
976 };
977
978 struct drm_i915_gem_object_ops {
979         /* Interface between the GEM object and its backing storage.
980          * get_pages() is called once prior to the use of the associated set
981          * of pages before to binding them into the GTT, and put_pages() is
982          * called after we no longer need them. As we expect there to be
983          * associated cost with migrating pages between the backing storage
984          * and making them available for the GPU (e.g. clflush), we may hold
985          * onto the pages after they are no longer referenced by the GPU
986          * in case they may be used again shortly (for example migrating the
987          * pages to a different memory domain within the GTT). put_pages()
988          * will therefore most likely be called when the object itself is
989          * being released or under memory pressure (where we attempt to
990          * reap pages for the shrinker).
991          */
992         int (*get_pages)(struct drm_i915_gem_object *);
993         void (*put_pages)(struct drm_i915_gem_object *);
994 };
995
996 struct drm_i915_gem_object {
997         struct drm_gem_object base;
998
999         const struct drm_i915_gem_object_ops *ops;
1000
1001         /** Current space allocated to this object in the GTT, if any. */
1002         struct drm_mm_node *gtt_space;
1003         struct list_head gtt_list;
1004
1005         /** This object's place on the active/inactive lists */
1006         struct list_head ring_list;
1007         struct list_head mm_list;
1008         /** This object's place on GPU write list */
1009         struct list_head gpu_write_list;
1010         /** This object's place in the batchbuffer or on the eviction list */
1011         struct list_head exec_list;
1012
1013         /**
1014          * This is set if the object is on the active lists (has pending
1015          * rendering and so a non-zero seqno), and is not set if it i s on
1016          * inactive (ready to be unbound) list.
1017          */
1018         unsigned int active:1;
1019
1020         /**
1021          * This is set if the object has been written to since last bound
1022          * to the GTT
1023          */
1024         unsigned int dirty:1;
1025
1026         /**
1027          * Fence register bits (if any) for this object.  Will be set
1028          * as needed when mapped into the GTT.
1029          * Protected by dev->struct_mutex.
1030          */
1031         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1032
1033         /**
1034          * Advice: are the backing pages purgeable?
1035          */
1036         unsigned int madv:2;
1037
1038         /**
1039          * Current tiling mode for the object.
1040          */
1041         unsigned int tiling_mode:2;
1042         /**
1043          * Whether the tiling parameters for the currently associated fence
1044          * register have changed. Note that for the purposes of tracking
1045          * tiling changes we also treat the unfenced register, the register
1046          * slot that the object occupies whilst it executes a fenced
1047          * command (such as BLT on gen2/3), as a "fence".
1048          */
1049         unsigned int fence_dirty:1;
1050
1051         /** How many users have pinned this object in GTT space. The following
1052          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1053          * (via user_pin_count), execbuffer (objects are not allowed multiple
1054          * times for the same batchbuffer), and the framebuffer code. When
1055          * switching/pageflipping, the framebuffer code has at most two buffers
1056          * pinned per crtc.
1057          *
1058          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1059          * bits with absolutely no headroom. So use 4 bits. */
1060         unsigned int pin_count:4;
1061 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1062
1063         /**
1064          * Is the object at the current location in the gtt mappable and
1065          * fenceable? Used to avoid costly recalculations.
1066          */
1067         unsigned int map_and_fenceable:1;
1068
1069         /**
1070          * Whether the current gtt mapping needs to be mappable (and isn't just
1071          * mappable by accident). Track pin and fault separate for a more
1072          * accurate mappable working set.
1073          */
1074         unsigned int fault_mappable:1;
1075         unsigned int pin_mappable:1;
1076
1077         /*
1078          * Is the GPU currently using a fence to access this buffer,
1079          */
1080         unsigned int pending_fenced_gpu_access:1;
1081         unsigned int fenced_gpu_access:1;
1082
1083         unsigned int cache_level:2;
1084
1085         unsigned int has_aliasing_ppgtt_mapping:1;
1086         unsigned int has_global_gtt_mapping:1;
1087         unsigned int has_dma_mapping:1;
1088
1089         vm_page_t *pages;
1090
1091         /**
1092          * Used for performing relocations during execbuffer insertion.
1093          */
1094         struct hlist_node exec_node;
1095         unsigned long exec_handle;
1096         struct drm_i915_gem_exec_object2 *exec_entry;
1097
1098         /**
1099          * Current offset of the object in GTT space.
1100          *
1101          * This is the same as gtt_space->start
1102          */
1103         uint32_t gtt_offset;
1104
1105         struct intel_ring_buffer *ring;
1106
1107         /** Breadcrumb of last rendering to the buffer. */
1108         uint32_t last_read_seqno;
1109         uint32_t last_write_seqno;
1110         /** Breadcrumb of last fenced GPU access to the buffer. */
1111         uint32_t last_fenced_seqno;
1112
1113         /** Current tiling stride for the object, if it's tiled. */
1114         uint32_t stride;
1115
1116         /** Record of address bit 17 of each page at last unbind. */
1117         unsigned long *bit_17;
1118
1119         /** User space pin count and filp owning the pin */
1120         uint32_t user_pin_count;
1121         struct drm_file *pin_filp;
1122
1123         /** for phy allocated objects */
1124         struct drm_i915_gem_phys_object *phys_obj;
1125
1126         /**
1127          * Number of crtcs where this object is currently the fb, but
1128          * will be page flipped away on the next vblank.  When it
1129          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1130          */
1131         atomic_t pending_flip;
1132 };
1133 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1134
1135 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1136
1137 /**
1138  * Request queue structure.
1139  *
1140  * The request queue allows us to note sequence numbers that have been emitted
1141  * and may be associated with active buffers to be retired.
1142  *
1143  * By keeping this list, we can avoid having to do questionable
1144  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1145  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1146  */
1147 struct drm_i915_gem_request {
1148         /** On Which ring this request was generated */
1149         struct intel_ring_buffer *ring;
1150
1151         /** GEM sequence number associated with this request. */
1152         uint32_t seqno;
1153
1154         /** Postion in the ringbuffer of the end of the request */
1155         u32 tail;
1156
1157         /** Time at which this request was emitted, in jiffies. */
1158         unsigned long emitted_jiffies;
1159
1160         /** global list entry for this request */
1161         struct list_head list;
1162
1163         struct drm_i915_file_private *file_priv;
1164         /** file_priv list entry for this request */
1165         struct list_head client_list;
1166 };
1167
1168 struct drm_i915_file_private {
1169         struct {
1170                 struct spinlock lock;
1171                 struct list_head request_list;
1172         } mm;
1173         struct idr context_idr;
1174 };
1175
1176 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1177
1178 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1179 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1180 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1181 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1182 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1183 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1184 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1185 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1186 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1187 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1188 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1189 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1190 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1191 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1192 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1193 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1194 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1195 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1196 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1197 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1198                                  (dev)->pci_device == 0x0152 || \
1199                                  (dev)->pci_device == 0x015a)
1200 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1201                                  (dev)->pci_device == 0x0106 || \
1202                                  (dev)->pci_device == 0x010A)
1203 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1204 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1205 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1206 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1207                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1208
1209 /*
1210  * The genX designation typically refers to the render engine, so render
1211  * capability related checks should use IS_GEN, while display and other checks
1212  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1213  * chips, etc.).
1214  */
1215 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1216 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1217 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1218 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1219 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1220 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1221
1222 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1223 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1224 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1225 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1226
1227 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1228 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1229
1230 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1231 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1232
1233 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1234 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1235
1236 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1237  * rows, which changed the alignment requirements and fence programming.
1238  */
1239 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1240                                                       IS_I915GM(dev)))
1241 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1242 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1243 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1244 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1245 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1246 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1247 /* dsparb controlled by hw only */
1248 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1249
1250 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1251 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1252 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1253
1254 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1255
1256 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1257 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1258 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1259 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1260 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1261 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1262
1263 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1264 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1265 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1266 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1267 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1268
1269 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1270
1271 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1272
1273 #define GT_FREQUENCY_MULTIPLIER 50
1274
1275 /**
1276  * RC6 is a special power stage which allows the GPU to enter an very
1277  * low-voltage mode when idle, using down to 0V while at this stage.  This
1278  * stage is entered automatically when the GPU is idle when RC6 support is
1279  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1280  *
1281  * There are different RC6 modes available in Intel GPU, which differentiate
1282  * among each other with the latency required to enter and leave RC6 and
1283  * voltage consumed by the GPU in different states.
1284  *
1285  * The combination of the following flags define which states GPU is allowed
1286  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1287  * RC6pp is deepest RC6. Their support by hardware varies according to the
1288  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1289  * which brings the most power savings; deeper states save more power, but
1290  * require higher latency to switch to and wake up.
1291  */
1292 #define INTEL_RC6_ENABLE                        (1<<0)
1293 #define INTEL_RC6p_ENABLE                       (1<<1)
1294 #define INTEL_RC6pp_ENABLE                      (1<<2)
1295
1296 extern int intel_iommu_enabled;
1297 extern struct drm_ioctl_desc i915_ioctls[];
1298 extern struct drm_driver i915_driver_info;
1299 extern struct cdev_pager_ops i915_gem_pager_ops;
1300 extern int i915_max_ioctl;
1301 extern unsigned int i915_fbpercrtc __always_unused;
1302 extern int i915_panel_ignore_lid __read_mostly;
1303 extern unsigned int i915_powersave __read_mostly;
1304 extern int i915_semaphores __read_mostly;
1305 extern unsigned int i915_lvds_downclock __read_mostly;
1306 extern int i915_lvds_channel_mode __read_mostly;
1307 extern int i915_panel_use_ssc __read_mostly;
1308 extern int i915_vbt_sdvo_panel_type __read_mostly;
1309 extern int i915_enable_rc6 __read_mostly;
1310 extern int i915_enable_fbc __read_mostly;
1311 extern int i915_enable_hangcheck;
1312 extern int i915_enable_ppgtt __read_mostly;
1313 extern unsigned int i915_preliminary_hw_support __read_mostly;
1314
1315                                 /* i915_dma.c */
1316 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1317 extern void i915_kernel_lost_context(struct drm_device * dev);
1318 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1319 extern int i915_driver_unload(struct drm_device *);
1320 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1321 extern void i915_driver_lastclose(struct drm_device * dev);
1322 extern void i915_driver_preclose(struct drm_device *dev,
1323                                  struct drm_file *file_priv);
1324 extern void i915_driver_postclose(struct drm_device *dev,
1325                                   struct drm_file *file_priv);
1326 extern int i915_driver_device_is_agp(struct drm_device * dev);
1327 #ifdef CONFIG_COMPAT
1328 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1329                               unsigned long arg);
1330 #endif
1331 extern int i915_emit_box(struct drm_device *dev,
1332                          struct drm_clip_rect *box,
1333                          int DR1, int DR4);
1334 extern int intel_gpu_reset(struct drm_device *dev);
1335 extern int i915_reset(struct drm_device *dev);
1336 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1337 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1338 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1339 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1340
1341 extern void intel_console_resume(struct work_struct *work);
1342
1343 /* i915_irq.c */
1344 void i915_hangcheck_elapsed(unsigned long data);
1345 void i915_handle_error(struct drm_device *dev, bool wedged);
1346
1347 extern void intel_irq_init(struct drm_device *dev);
1348 extern void intel_gt_init(struct drm_device *dev);
1349 extern void intel_gt_reset(struct drm_device *dev);
1350
1351 void i915_error_state_free(struct kref *error_ref);
1352
1353 void
1354 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1355
1356 void
1357 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1358
1359 void intel_enable_asle(struct drm_device *dev);
1360
1361 #ifdef CONFIG_DEBUG_FS
1362 extern void i915_destroy_error_state(struct drm_device *dev);
1363 #else
1364 #define i915_destroy_error_state(x)
1365 #endif
1366
1367
1368 /* i915_gem.c */
1369 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1370                         struct drm_file *file_priv);
1371 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1372                           struct drm_file *file_priv);
1373 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1374                          struct drm_file *file_priv);
1375 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1376                           struct drm_file *file_priv);
1377 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1378                         struct drm_file *file_priv);
1379 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1380                         struct drm_file *file_priv);
1381 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1382                               struct drm_file *file_priv);
1383 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1384                              struct drm_file *file_priv);
1385 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1386                         struct drm_file *file_priv);
1387 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1388                          struct drm_file *file_priv);
1389 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1390                        struct drm_file *file_priv);
1391 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1392                          struct drm_file *file_priv);
1393 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1394                         struct drm_file *file_priv);
1395 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1396                                struct drm_file *file);
1397 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1398                                struct drm_file *file);
1399 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1400                             struct drm_file *file_priv);
1401 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1402                            struct drm_file *file_priv);
1403 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1404                            struct drm_file *file_priv);
1405 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1406                            struct drm_file *file_priv);
1407 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1408                         struct drm_file *file_priv);
1409 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1410                         struct drm_file *file_priv);
1411 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1412                                 struct drm_file *file_priv);
1413 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1414                         struct drm_file *file_priv);
1415 void i915_gem_load(struct drm_device *dev);
1416 void i915_gem_unload(struct drm_device *dev);
1417 int i915_gem_init_object(struct drm_gem_object *obj);
1418 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1419                          const struct drm_i915_gem_object_ops *ops);
1420 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1421                                                   size_t size);
1422 void i915_gem_free_object(struct drm_gem_object *obj);
1423 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1424                                      uint32_t alignment,
1425                                      bool map_and_fenceable,
1426                                      bool nonblocking);
1427 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1428 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1429 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1430 void i915_gem_lastclose(struct drm_device *dev);
1431
1432 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1433 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1434                          struct intel_ring_buffer *to);
1435 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1436                                     struct intel_ring_buffer *ring);
1437
1438 int i915_gem_dumb_create(struct drm_file *file_priv,
1439                          struct drm_device *dev,
1440                          struct drm_mode_create_dumb *args);
1441 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1442                       uint32_t handle, uint64_t *offset);
1443 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1444                           uint32_t handle);
1445 /**
1446  * Returns true if seq1 is later than seq2.
1447  */
1448 static inline bool
1449 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1450 {
1451         return (int32_t)(seq1 - seq2) >= 0;
1452 }
1453
1454 extern int i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1455
1456 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1457 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1458
1459 static inline bool
1460 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1461 {
1462         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1463                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1464                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1465                 return true;
1466         } else
1467                 return false;
1468 }
1469
1470 static inline void
1471 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1472 {
1473         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1474                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1475                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1476         }
1477 }
1478
1479 void i915_gem_retire_requests(struct drm_device *dev);
1480 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1481 int __must_check i915_gem_check_wedge(struct drm_i915_private *dev_priv,
1482                                       bool interruptible);
1483
1484 void i915_gem_reset(struct drm_device *dev);
1485 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1486 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1487     unsigned long mappable_end, unsigned long end);
1488 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1489                                             uint32_t read_domains,
1490                                             uint32_t write_domain);
1491 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1492 int __must_check i915_gem_init(struct drm_device *dev);
1493 int i915_gem_flush_ring(struct intel_ring_buffer *ring,
1494     uint32_t invalidate_domains, uint32_t flush_domains);
1495 int __must_check i915_gem_init_hw(struct drm_device *dev);
1496 void i915_gem_l3_remap(struct drm_device *dev);
1497 void i915_gem_init_swizzling(struct drm_device *dev);
1498 void i915_gem_init_ppgtt(struct drm_device *dev);
1499 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1500 int __must_check i915_gpu_idle(struct drm_device *dev);
1501 int __must_check i915_gem_idle(struct drm_device *dev);
1502 int i915_add_request(struct intel_ring_buffer *ring,
1503                      struct drm_file *file,
1504                      u32 *seqno);
1505 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1506                                  uint32_t seqno);
1507 int i915_gem_fault(struct drm_device *dev, uint64_t offset, int prot,
1508     uint64_t *phys);
1509 int __must_check
1510 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1511                                   bool write);
1512 int __must_check
1513 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1514 int __must_check
1515 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1516                                      u32 alignment,
1517                                      struct intel_ring_buffer *pipelined);
1518 int i915_gem_attach_phys_object(struct drm_device *dev,
1519                                 struct drm_i915_gem_object *obj,
1520                                 int id,
1521                                 int align);
1522 void i915_gem_detach_phys_object(struct drm_device *dev,
1523                                  struct drm_i915_gem_object *obj);
1524 void i915_gem_free_all_phys_object(struct drm_device *dev);
1525 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1526
1527 uint32_t
1528 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1529                                     uint32_t size,
1530                                     int tiling_mode);
1531
1532 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1533                                     enum i915_cache_level cache_level);
1534
1535 /* i915_gem_context.c */
1536 void i915_gem_context_init(struct drm_device *dev);
1537 void i915_gem_context_fini(struct drm_device *dev);
1538 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1539 int i915_switch_context(struct intel_ring_buffer *ring,
1540                         struct drm_file *file, int to_id);
1541 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1542                                   struct drm_file *file);
1543 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1544                                    struct drm_file *file);
1545
1546 /* i915_gem_gtt.c */
1547 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1548 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1549 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1550                             struct drm_i915_gem_object *obj,
1551                             enum i915_cache_level cache_level);
1552 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1553                               struct drm_i915_gem_object *obj);
1554
1555 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1556 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1557 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1558                                 enum i915_cache_level cache_level);
1559 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1560 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1561 void i915_gem_init_global_gtt(struct drm_device *dev,
1562                               unsigned long start,
1563                               unsigned long mappable_end,
1564                               unsigned long end);
1565 int i915_gem_gtt_init(struct drm_device *dev);
1566 void i915_gem_gtt_fini(struct drm_device *dev);
1567 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1568 {
1569         if (INTEL_INFO(dev)->gen < 6)
1570                 intel_gtt_chipset_flush();
1571 }
1572
1573
1574 /* i915_gem_evict.c */
1575 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1576                                           unsigned alignment,
1577                                           unsigned cache_level,
1578                                           bool mappable,
1579                                           bool nonblock);
1580 int i915_gem_evict_everything(struct drm_device *dev);
1581
1582 /* i915_gem_stolen.c */
1583 int i915_gem_init_stolen(struct drm_device *dev);
1584 void i915_gem_cleanup_stolen(struct drm_device *dev);
1585
1586 /* i915_gem_tiling.c */
1587 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1588 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1589 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1590
1591 /* i915_gem_debug.c */
1592 #if WATCH_LISTS
1593 int i915_verify_lists(struct drm_device *dev);
1594 #else
1595 #define i915_verify_lists(dev) 0
1596 #endif
1597 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1598                                      int handle);
1599
1600 /* i915_debugfs.c */
1601 int i915_debugfs_init(struct drm_minor *minor);
1602 void i915_debugfs_cleanup(struct drm_minor *minor);
1603
1604 /* i915_suspend.c */
1605 extern int i915_save_state(struct drm_device *dev);
1606 extern int i915_restore_state(struct drm_device *dev);
1607
1608 /* i915_sysfs.c */
1609 void i915_setup_sysfs(struct drm_device *dev_priv);
1610 void i915_teardown_sysfs(struct drm_device *dev_priv);
1611
1612 /* intel_i2c.c */
1613 extern int intel_setup_gmbus(struct drm_device *dev);
1614 extern void intel_teardown_gmbus(struct drm_device *dev);
1615 static inline bool intel_gmbus_is_port_valid(unsigned port)
1616 {
1617         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1618 }
1619
1620 extern struct device *intel_gmbus_get_adapter(
1621                 struct drm_i915_private *dev_priv, unsigned port);
1622 extern void intel_gmbus_set_speed(device_t idev, int speed);
1623 extern void intel_gmbus_force_bit(device_t idev, bool force_bit);
1624 static inline bool intel_gmbus_is_forced_bit(struct device *adapter)
1625 {
1626         struct intel_iic_softc *sc;
1627         sc = device_get_softc(device_get_parent(adapter));
1628
1629         return sc->force_bit_dev;
1630 }
1631 extern void intel_i2c_reset(struct drm_device *dev);
1632
1633 /* intel_opregion.c */
1634 extern int intel_opregion_setup(struct drm_device *dev);
1635 #ifdef CONFIG_ACPI
1636 extern void intel_opregion_init(struct drm_device *dev);
1637 extern void intel_opregion_fini(struct drm_device *dev);
1638 extern void intel_opregion_asle_intr(struct drm_device *dev);
1639 extern void intel_opregion_gse_intr(struct drm_device *dev);
1640 extern void intel_opregion_enable_asle(struct drm_device *dev);
1641 #else
1642 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1643 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1644 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1645 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1646 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1647 #endif
1648
1649 /* intel_acpi.c */
1650 #ifdef CONFIG_ACPI
1651 extern void intel_register_dsm_handler(void);
1652 extern void intel_unregister_dsm_handler(void);
1653 #else
1654 static inline void intel_register_dsm_handler(void) { return; }
1655 static inline void intel_unregister_dsm_handler(void) { return; }
1656 #endif /* CONFIG_ACPI */
1657
1658 /* modesetting */
1659 extern void intel_modeset_init_hw(struct drm_device *dev);
1660 extern void intel_modeset_init(struct drm_device *dev);
1661 extern void intel_modeset_gem_init(struct drm_device *dev);
1662 extern void intel_modeset_cleanup(struct drm_device *dev);
1663 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1664 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1665                                          bool force_restore);
1666 extern void intel_disable_fbc(struct drm_device *dev);
1667 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1668 extern void intel_init_pch_refclk(struct drm_device *dev);
1669 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1670 extern void intel_detect_pch(struct drm_device *dev);
1671 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1672 extern int intel_enable_rc6(const struct drm_device *dev);
1673
1674 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1675 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1676                         struct drm_file *file);
1677
1678 extern void intel_overlay_print_error_state(struct sbuf *m,
1679     struct intel_overlay_error_state *error);
1680 extern void intel_display_print_error_state(struct sbuf *m,
1681     struct drm_device *dev, struct intel_display_error_state *error);
1682
1683 static inline void
1684 trace_i915_reg_rw(boolean_t rw, int reg, uint64_t val, int sz)
1685 {
1686         return;
1687 }
1688
1689 const struct intel_device_info *i915_get_device_id(int device);
1690
1691 /* overlay */
1692 #ifdef CONFIG_DEBUG_FS
1693 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1694 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1695
1696 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1697 extern void intel_display_print_error_state(struct seq_file *m,
1698                                             struct drm_device *dev,
1699                                             struct intel_display_error_state *error);
1700 #endif
1701
1702 /* On SNB platform, before reading ring registers forcewake bit
1703  * must be set to prevent GT core from power down and stale values being
1704  * returned.
1705  */
1706 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1707 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1708 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1709
1710 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1711 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1712
1713 #define __i915_read(x, y) \
1714         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1715
1716 __i915_read(8, 8)
1717 __i915_read(16, 16)
1718 __i915_read(32, 32)
1719 __i915_read(64, 64)
1720 #undef __i915_read
1721
1722 #define __i915_write(x, y) \
1723         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1724
1725 __i915_write(8, 8)
1726 __i915_write(16, 16)
1727 __i915_write(32, 32)
1728 __i915_write(64, 64)
1729 #undef __i915_write
1730
1731 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1732 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1733
1734 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1735 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1736 #define I915_READ16_NOTRACE(reg)        DRM_READ16(dev_priv->mmio_map, (reg))
1737 #define I915_WRITE16_NOTRACE(reg, val)  DRM_WRITE16(dev_priv->mmio_map, (reg), (val))
1738
1739 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1740 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1741 #define I915_READ_NOTRACE(reg)          DRM_READ32(dev_priv->mmio_map, (reg))
1742 #define I915_WRITE_NOTRACE(reg, val)    DRM_WRITE32(dev_priv->mmio_map, (reg), (val))
1743
1744 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1745 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1746
1747 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1748 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1749
1750
1751 #endif