sys/dev/atm/hea/eni_suni.h

   1 /*
   2  *
   3  * ===================================
   4  * HARP  |  Host ATM Research Platform
   5  * ===================================
   6  *
   7  *
   8  * This Host ATM Research Platform ("HARP") file (the "Software") is
   9  * made available by Network Computing Services, Inc. ("NetworkCS")
  10  * "AS IS".  NetworkCS does not provide maintenance, improvements or
  11  * support of any kind.
  12  *
  13  * NETWORKCS MAKES NO WARRANTIES OR REPRESENTATIONS, EXPRESS OR IMPLIED,
  14  * INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF MERCHANTABILITY
  15  * AND FITNESS FOR A PARTICULAR PURPOSE, AS TO ANY ELEMENT OF THE
  16  * SOFTWARE OR ANY SUPPORT PROVIDED IN CONNECTION WITH THIS SOFTWARE.
  17  * In no event shall NetworkCS be responsible for any damages, including
  18  * but not limited to consequential damages, arising from or relating to
  19  * any use of the Software or related support.
  20  *
  21  * Copyright 1994-1998 Network Computing Services, Inc.
  22  *
  23  * Copies of this Software may be made, however, the above copyright
  24  * notice must be reproduced on all copies.
  25  *
  26  *      @(#) $FreeBSD: src/sys/dev/hea/eni_suni.h,v 1.2 1999/08/28 00:41:46 peter Exp $
  27  *
  28  */
  29
  30 /*
  31  * Efficient ENI Adapter Support
  32  * -----------------------------
  33  *
  34  * Defines for SUNI chip
  35  *
  36  */
  37
  38 #ifndef _ENI_ENI_SUNI_H
  39 #define _ENI_ENI_SUNI_H
  40
  41 /*
  42  * Interrupt bits in SUNI Master Interrupt Status Reg
  43  */
  44 #define SUNI_RSOPI              0x01
  45 #define SUNI_RLOPI              0x02
  46 #define SUNI_RPOPI              0x04
  47 #define SUNI_RACPI              0x08
  48 #define SUNI_TACPI              0x10
  49 #define SUNI_RDOOLI             0x20
  50 #define SUNI_LCDI               0x40
  51 #define SUNI_TROOLI             0x80
  52
  53 /*
  54  * SUNI Register numbers
  55  */
  56 #define SUNI_MASTER_REG         0x00            /* Master reset and ID */
  57 #define SUNI_IS_REG             0x02            /* Master Interrupt Status */
  58 #define SUNI_CLOCK_REG          0x06            /* Clock synth/control/status */
  59 #define SUNI_RSOP_REG           0x10            /* RSOP control/Interrupt Status */
  60 #define SUNI_SECT_BIP_REG       0x12
  61 #define SUNI_RLOP_REG           0x18            /* RLOP control/Interrupt Status */
  62 #define SUNI_LINE_BIP_REG       0x1A
  63 #define SUNI_LINE_FEBE_REG      0x1D
  64 #define SUNI_RPOP_IS_REG        0x31            /* RPOP Interrupt Status */
  65 #define SUNI_PATH_BIP_REG       0x38
  66 #define SUNI_PATH_FEBE_REG      0x3A
  67 #define SUNI_RACP_REG           0x50            /* RACP control/status */
  68 #define SUNI_HECS_REG           0x54
  69 #define SUNI_UHECS_REG          0x55
  70 #define SUNI_TACP_REG           0x60            /* TACP control/status */
  71
  72 /*
  73  * Delay timer to allow SUNI statistic registers to load
  74  */
  75 #define SUNI_DELAY              10
  76
  77 #endif  /* _ENI_ENI_SUNI_H */
  78