sys/bus/pci/pci_isab.c

   1 /*
   2  * Copyright (c) 2004, Joerg Sonnenberger <joerg@bec.de>
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice unmodified, this list of conditions, and the following
  10  *    disclaimer.
  11  * 2. Redistributions in binary form must reproduce the above copyright
  12  *    notice, this list of conditions and the following disclaimer in the
  13  *    documentation and/or other materials provided with the distribution.
  14  *
  15  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
  16  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  17  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE DISCLAIMED.
  18  * IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT, INDIRECT,
  19  * INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT
  20  * NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  21  * DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  22  * THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  23  * (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF
  24  * THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  * $DragonFly: src/sys/bus/pci/pci_isab.c,v 1.2 2004/07/16 13:52:20 asmodai Exp $
  27  */
  28
  29 #include "opt_pci.h"
  30
  31 #include <sys/param.h>
  32 #include <sys/bus.h>
  33 #include <sys/kernel.h>
  34 #include <sys/malloc.h>
  35 #include <sys/module.h>
  36 #include <sys/rman.h>
  37 #include <sys/systm.h>
  38
  39 #include <machine/resource.h>
  40
  41 #include <bus/pci/pcivar.h>
  42 #include <bus/pci/pcireg.h>
  43
  44 #include "pcib_private.h"
  45
  46 static  void    chipset_attach(device_t dev, int unit);
  47
  48 #ifndef PCI_QUIET
  49
  50 struct condmsg {
  51     unsigned char       port;
  52     unsigned char       mask;
  53     unsigned char       value;
  54     char                flags;
  55     const char          *text;
  56 };
  57
  58 #define M_XX 0  /* end of list */
  59 #define M_EQ 1  /* mask and return true if equal */
  60 #define M_NE 2  /* mask and return true if not equal */
  61 #define M_TR 3  /* don't read config, always true */
  62 #define M_EN 4  /* mask and print "enabled" if true, "disabled" if false */
  63 #define M_NN 5  /* opposite sense of M_EN */
  64
  65 static const struct condmsg conf82425ex[] =
  66 {
  67     { 0x00, 0x00, 0x00, M_TR, "\tClock " },
  68     { 0x50, 0x06, 0x00, M_EQ, "25" },
  69     { 0x50, 0x06, 0x02, M_EQ, "33" },
  70     { 0x50, 0x04, 0x04, M_EQ, "??", },
  71     { 0x00, 0x00, 0x00, M_TR, "MHz, L1 Cache " },
  72     { 0x50, 0x01, 0x00, M_EQ, "Disabled\n" },
  73     { 0x50, 0x09, 0x01, M_EQ, "Write-through\n" },
  74     { 0x50, 0x09, 0x09, M_EQ, "Write-back\n" },
  75
  76     { 0x00, 0x00, 0x00, M_TR, "\tL2 Cache " },
  77     { 0x52, 0x07, 0x00, M_EQ, "Disabled" },
  78     { 0x52, 0x0f, 0x01, M_EQ, "64KB Write-through" },
  79     { 0x52, 0x0f, 0x02, M_EQ, "128KB Write-through" },
  80     { 0x52, 0x0f, 0x03, M_EQ, "256KB Write-through" },
  81     { 0x52, 0x0f, 0x04, M_EQ, "512KB Write-through" },
  82     { 0x52, 0x0f, 0x01, M_EQ, "64KB Write-back" },
  83     { 0x52, 0x0f, 0x02, M_EQ, "128KB Write-back" },
  84     { 0x52, 0x0f, 0x03, M_EQ, "256KB Write-back" },
  85     { 0x52, 0x0f, 0x04, M_EQ, "512KB Write-back" },
  86     { 0x53, 0x01, 0x00, M_EQ, ", 3-" },
  87     { 0x53, 0x01, 0x01, M_EQ, ", 2-" },
  88     { 0x53, 0x06, 0x00, M_EQ, "3-3-3" },
  89     { 0x53, 0x06, 0x02, M_EQ, "2-2-2" },
  90     { 0x53, 0x06, 0x04, M_EQ, "1-1-1" },
  91     { 0x53, 0x06, 0x06, M_EQ, "?-?-?" },
  92     { 0x53, 0x18, 0x00, M_EQ, "/4-2-2-2\n" },
  93     { 0x53, 0x18, 0x08, M_EQ, "/3-2-2-2\n" },
  94     { 0x53, 0x18, 0x10, M_EQ, "/?-?-?-?\n" },
  95     { 0x53, 0x18, 0x18, M_EQ, "/2-1-1-1\n" },
  96
  97     { 0x56, 0x00, 0x00, M_TR, "\tDRAM: " },
  98     { 0x56, 0x02, 0x02, M_EQ, "Fast Code Read, " },
  99     { 0x56, 0x04, 0x04, M_EQ, "Fast Data Read, " },
 100     { 0x56, 0x08, 0x08, M_EQ, "Fast Write, " },
 101     { 0x57, 0x20, 0x20, M_EQ, "Pipelined CAS" },
 102     { 0x57, 0x2e, 0x00, M_NE, "\n\t" },
 103     { 0x57, 0x00, 0x00, M_TR, "Timing: RAS: " },
 104     { 0x57, 0x07, 0x00, M_EQ, "4" },
 105     { 0x57, 0x07, 0x01, M_EQ, "3" },
 106     { 0x57, 0x07, 0x02, M_EQ, "2" },
 107     { 0x57, 0x07, 0x04, M_EQ, "1.5" },
 108     { 0x57, 0x07, 0x05, M_EQ, "1" },
 109     { 0x57, 0x00, 0x00, M_TR, " Clocks, CAS Read: " },
 110     { 0x57, 0x18, 0x00, M_EQ, "3/1", },
 111     { 0x57, 0x18, 0x00, M_EQ, "2/1", },
 112     { 0x57, 0x18, 0x00, M_EQ, "1.5/0.5", },
 113     { 0x57, 0x18, 0x00, M_EQ, "1/1", },
 114     { 0x57, 0x00, 0x00, M_TR, ", CAS Write: " },
 115     { 0x57, 0x20, 0x00, M_EQ, "2/1", },
 116     { 0x57, 0x20, 0x20, M_EQ, "1/1", },
 117     { 0x57, 0x00, 0x00, M_TR, "\n" },
 118
 119     { 0x40, 0x01, 0x01, M_EQ, "\tCPU-to-PCI Byte Merging\n" },
 120     { 0x40, 0x02, 0x02, M_EQ, "\tCPU-to-PCI Bursting\n" },
 121     { 0x40, 0x04, 0x04, M_EQ, "\tPCI Posted Writes\n" },
 122     { 0x40, 0x20, 0x00, M_EQ, "\tDRAM Parity Disabled\n" },
 123
 124     { 0x48, 0x03, 0x01, M_EQ, "\tPCI IDE controller: Primary (1F0h-1F7h,3F6h,3F7h)" },
 125     { 0x48, 0x03, 0x02, M_EQ, "\tPCI IDE controller: Secondary (170h-177h,376h,377h)" },
 126     { 0x4d, 0x01, 0x01, M_EQ, "\tRTC (70-77h)\n" },
 127     { 0x4d, 0x02, 0x02, M_EQ, "\tKeyboard (60,62,64,66h)\n" },
 128     { 0x4d, 0x08, 0x08, M_EQ, "\tIRQ12/M Mouse Function\n" },
 129
 130 /* end marker */
 131     { 0 }
 132 };
 133
 134 static const struct condmsg conf82424zx[] =
 135 {
 136     { 0x00, 0x00, 0x00, M_TR, "\tCPU: " },
 137     { 0x50, 0xe0, 0x00, M_EQ, "486DX" },
 138     { 0x50, 0xe0, 0x20, M_EQ, "486SX" },
 139     { 0x50, 0xe0, 0x40, M_EQ, "486DX2 or 486DX4" },
 140     { 0x50, 0xe0, 0x80, M_EQ, "Overdrive (writeback)" },
 141
 142     { 0x00, 0x00, 0x00, M_TR, ", bus=" },
 143     { 0x50, 0x03, 0x00, M_EQ, "25MHz" },
 144     { 0x50, 0x03, 0x01, M_EQ, "33MHz" },
 145     { 0x53, 0x01, 0x01, M_TR, ", CPU->Memory posting "},
 146     { 0x53, 0x01, 0x00, M_EQ, "OFF" },
 147     { 0x53, 0x01, 0x01, M_EQ, "ON" },
 148
 149     { 0x56, 0x30, 0x00, M_NE, "\n\tWarning:" },
 150     { 0x56, 0x20, 0x00, M_NE, " NO cache parity!" },
 151     { 0x56, 0x10, 0x00, M_NE, " NO DRAM parity!" },
 152     { 0x55, 0x04, 0x04, M_EQ, "\n\tWarning: refresh OFF! " },
 153
 154     { 0x00, 0x00, 0x00, M_TR, "\n\tCache: " },
 155     { 0x52, 0x01, 0x00, M_EQ, "None" },
 156     { 0x52, 0xc1, 0x01, M_EQ, "64KB" },
 157     { 0x52, 0xc1, 0x41, M_EQ, "128KB" },
 158     { 0x52, 0xc1, 0x81, M_EQ, "256KB" },
 159     { 0x52, 0xc1, 0xc1, M_EQ, "512KB" },
 160     { 0x52, 0x03, 0x01, M_EQ, " writethrough" },
 161     { 0x52, 0x03, 0x03, M_EQ, " writeback" },
 162
 163     { 0x52, 0x01, 0x01, M_EQ, ", cache clocks=" },
 164     { 0x52, 0x05, 0x01, M_EQ, "3-1-1-1" },
 165     { 0x52, 0x05, 0x05, M_EQ, "2-1-1-1" },
 166
 167     { 0x00, 0x00, 0x00, M_TR, "\n\tDRAM:" },
 168     { 0x55, 0x43, 0x00, M_NE, " page mode" },
 169     { 0x55, 0x02, 0x02, M_EQ, " code fetch" },
 170     { 0x55, 0x43, 0x43, M_EQ, "," },
 171     { 0x55, 0x43, 0x42, M_EQ, " and" },
 172     { 0x55, 0x40, 0x40, M_EQ, " read" },
 173     { 0x55, 0x03, 0x03, M_EQ, " and" },
 174     { 0x55, 0x43, 0x41, M_EQ, " and" },
 175     { 0x55, 0x01, 0x01, M_EQ, " write" },
 176     { 0x55, 0x43, 0x00, M_NE, "," },
 177
 178     { 0x00, 0x00, 0x00, M_TR, " memory clocks=" },
 179     { 0x55, 0x20, 0x00, M_EQ, "X-2-2-2" },
 180     { 0x55, 0x20, 0x20, M_EQ, "X-1-2-1" },
 181
 182     { 0x00, 0x00, 0x00, M_TR, "\n\tCPU->PCI: posting " },
 183     { 0x53, 0x02, 0x00, M_NE, "ON" },
 184     { 0x53, 0x02, 0x00, M_EQ, "OFF" },
 185     { 0x00, 0x00, 0x00, M_TR, ", burst mode " },
 186     { 0x54, 0x02, 0x00, M_NE, "ON" },
 187     { 0x54, 0x02, 0x00, M_EQ, "OFF" },
 188     { 0x00, 0x00, 0x00, M_TR, "\n\tPCI->Memory: posting " },
 189     { 0x54, 0x01, 0x00, M_NE, "ON" },
 190     { 0x54, 0x01, 0x00, M_EQ, "OFF" },
 191
 192     { 0x00, 0x00, 0x00, M_TR, "\n" },
 193
 194 /* end marker */
 195     { 0 }
 196 };
 197
 198 static const struct condmsg conf82434lx[] =
 199 {
 200     { 0x00, 0x00, 0x00, M_TR, "\tCPU: " },
 201     { 0x50, 0xe3, 0x82, M_EQ, "Pentium, 60MHz" },
 202     { 0x50, 0xe3, 0x83, M_EQ, "Pentium, 66MHz" },
 203     { 0x50, 0xe3, 0xa2, M_EQ, "Pentium, 90MHz" },
 204     { 0x50, 0xe3, 0xa3, M_EQ, "Pentium, 100MHz" },
 205     { 0x50, 0xc2, 0x82, M_NE, "(unknown)" },
 206     { 0x50, 0x04, 0x00, M_EQ, " (primary cache OFF)" },
 207
 208     { 0x53, 0x01, 0x01, M_TR, ", CPU->Memory posting "},
 209     { 0x53, 0x01, 0x01, M_NE, "OFF" },
 210     { 0x53, 0x01, 0x01, M_EQ, "ON" },
 211
 212     { 0x53, 0x08, 0x00, M_NE, ", read around write"},
 213
 214     { 0x70, 0x04, 0x00, M_EQ, "\n\tWarning: Cache parity disabled!" },
 215     { 0x57, 0x20, 0x00, M_NE, "\n\tWarning: DRAM parity mask!" },
 216     { 0x57, 0x01, 0x00, M_EQ, "\n\tWarning: refresh OFF! " },
 217
 218     { 0x00, 0x00, 0x00, M_TR, "\n\tCache: " },
 219     { 0x52, 0x01, 0x00, M_EQ, "None" },
 220     { 0x52, 0x81, 0x01, M_EQ, "" },
 221     { 0x52, 0xc1, 0x81, M_EQ, "256KB" },
 222     { 0x52, 0xc1, 0xc1, M_EQ, "512KB" },
 223     { 0x52, 0x03, 0x01, M_EQ, " writethrough" },
 224     { 0x52, 0x03, 0x03, M_EQ, " writeback" },
 225
 226     { 0x52, 0x01, 0x01, M_EQ, ", cache clocks=" },
 227     { 0x52, 0x21, 0x01, M_EQ, "3-2-2-2/4-2-2-2" },
 228     { 0x52, 0x21, 0x21, M_EQ, "3-1-1-1" },
 229
 230     { 0x52, 0x01, 0x01, M_EQ, "\n\tCache flags: " },
 231     { 0x52, 0x11, 0x11, M_EQ, " cache-all" },
 232     { 0x52, 0x09, 0x09, M_EQ, " byte-control" },
 233     { 0x52, 0x05, 0x05, M_EQ, " powersaver" },
 234
 235     { 0x00, 0x00, 0x00, M_TR, "\n\tDRAM:" },
 236     { 0x57, 0x10, 0x00, M_EQ, " page mode" },
 237
 238     { 0x00, 0x00, 0x00, M_TR, " memory clocks=" },
 239     { 0x57, 0xc0, 0x00, M_EQ, "X-4-4-4 (70ns)" },
 240     { 0x57, 0xc0, 0x40, M_EQ, "X-4-4-4/X-3-3-3 (60ns)" },
 241     { 0x57, 0xc0, 0x80, M_EQ, "???" },
 242     { 0x57, 0xc0, 0xc0, M_EQ, "X-3-3-3 (50ns)" },
 243     { 0x58, 0x02, 0x02, M_EQ, ", RAS-wait" },
 244     { 0x58, 0x01, 0x01, M_EQ, ", CAS-wait" },
 245
 246     { 0x00, 0x00, 0x00, M_TR, "\n\tCPU->PCI: posting " },
 247     { 0x53, 0x02, 0x02, M_EQ, "ON" },
 248     { 0x53, 0x02, 0x00, M_EQ, "OFF" },
 249     { 0x00, 0x00, 0x00, M_TR, ", burst mode " },
 250     { 0x54, 0x02, 0x00, M_NE, "ON" },
 251     { 0x54, 0x02, 0x00, M_EQ, "OFF" },
 252     { 0x54, 0x04, 0x00, M_TR, ", PCI clocks=" },
 253     { 0x54, 0x04, 0x00, M_EQ, "2-2-2-2" },
 254     { 0x54, 0x04, 0x00, M_NE, "2-1-1-1" },
 255     { 0x00, 0x00, 0x00, M_TR, "\n\tPCI->Memory: posting " },
 256     { 0x54, 0x01, 0x00, M_NE, "ON" },
 257     { 0x54, 0x01, 0x00, M_EQ, "OFF" },
 258
 259     { 0x57, 0x01, 0x01, M_EQ, "\n\tRefresh:" },
 260     { 0x57, 0x03, 0x03, M_EQ, " CAS#/RAS#(Hidden)" },
 261     { 0x57, 0x03, 0x01, M_EQ, " RAS#Only" },
 262     { 0x57, 0x05, 0x05, M_EQ, " BurstOf4" },
 263
 264     { 0x00, 0x00, 0x00, M_TR, "\n" },
 265
 266 /* end marker */
 267     { 0 }
 268 };
 269
 270 static const struct condmsg conf82378[] =
 271 {
 272     { 0x00, 0x00, 0x00, M_TR, "\tBus Modes:" },
 273     { 0x41, 0x04, 0x04, M_EQ, " Bus Park," },
 274     { 0x41, 0x02, 0x02, M_EQ, " Bus Lock," },
 275     { 0x41, 0x02, 0x00, M_EQ, " Resource Lock," },
 276     { 0x41, 0x01, 0x01, M_EQ, " GAT" },
 277     { 0x4d, 0x20, 0x20, M_EQ, "\n\tCoprocessor errors enabled" },
 278     { 0x4d, 0x10, 0x10, M_EQ, "\n\tMouse function enabled" },
 279
 280     { 0x4e, 0x30, 0x10, M_EQ, "\n\tIDE controller: Primary (1F0h-1F7h,3F6h,3F7h)" },
 281     { 0x4e, 0x30, 0x30, M_EQ, "\n\tIDE controller: Secondary (170h-177h,376h,377h)" },
 282     { 0x4e, 0x28, 0x08, M_EQ, "\n\tFloppy controller: 3F0h,3F1h " },
 283     { 0x4e, 0x24, 0x04, M_EQ, "\n\tFloppy controller: 3F2h-3F7h " },
 284     { 0x4e, 0x28, 0x28, M_EQ, "\n\tFloppy controller: 370h,371h " },
 285     { 0x4e, 0x24, 0x24, M_EQ, "\n\tFloppy controller: 372h-377h " },
 286     { 0x4e, 0x02, 0x02, M_EQ, "\n\tKeyboard controller: 60h,62h,64h,66h" },
 287     { 0x4e, 0x01, 0x01, M_EQ, "\n\tRTC: 70h-77h" },
 288
 289     { 0x4f, 0x80, 0x80, M_EQ, "\n\tConfiguration RAM: 0C00h,0800h-08FFh" },
 290     { 0x4f, 0x40, 0x40, M_EQ, "\n\tPort 92: enabled" },
 291     { 0x4f, 0x03, 0x00, M_EQ, "\n\tSerial Port A: COM1 (3F8h-3FFh)" },
 292     { 0x4f, 0x03, 0x01, M_EQ, "\n\tSerial Port A: COM2 (2F8h-2FFh)" },
 293     { 0x4f, 0x0c, 0x00, M_EQ, "\n\tSerial Port B: COM1 (3F8h-3FFh)" },
 294     { 0x4f, 0x0c, 0x04, M_EQ, "\n\tSerial Port B: COM2 (2F8h-2FFh)" },
 295     { 0x4f, 0x30, 0x00, M_EQ, "\n\tParallel Port: LPT1 (3BCh-3BFh)" },
 296     { 0x4f, 0x30, 0x04, M_EQ, "\n\tParallel Port: LPT2 (378h-37Fh)" },
 297     { 0x4f, 0x30, 0x20, M_EQ, "\n\tParallel Port: LPT3 (278h-27Fh)" },
 298     { 0x00, 0x00, 0x00, M_TR, "\n" },
 299
 300 /* end marker */
 301     { 0 }
 302 };
 303
 304 static const struct condmsg conf82437fx[] =
 305 {
 306     /* PCON -- PCI Control Register */
 307     { 0x00, 0x00, 0x00, M_TR, "\tCPU Inactivity timer: " },
 308     { 0x50, 0xe0, 0xe0, M_EQ, "8" },
 309     { 0x50, 0xe0, 0xd0, M_EQ, "7" },
 310     { 0x50, 0xe0, 0xc0, M_EQ, "6" },
 311     { 0x50, 0xe0, 0xb0, M_EQ, "5" },
 312     { 0x50, 0xe0, 0xa0, M_EQ, "4" },
 313     { 0x50, 0xe0, 0x90, M_EQ, "3" },
 314     { 0x50, 0xe0, 0x80, M_EQ, "2" },
 315     { 0x50, 0xe0, 0x00, M_EQ, "1" },
 316     { 0x00, 0x00, 0x00, M_TR, " clocks\n\tPeer Concurrency: " },
 317     { 0x50, 0x08, 0x08, M_EN, 0 },
 318     { 0x00, 0x00, 0x00, M_TR, "\n\tCPU-to-PCI Write Bursting: " },
 319     { 0x50, 0x04, 0x00, M_NN, 0 },
 320     { 0x00, 0x00, 0x00, M_TR, "\n\tPCI Streaming: " },
 321     { 0x50, 0x02, 0x00, M_NN, 0 },
 322     { 0x00, 0x00, 0x00, M_TR, "\n\tBus Concurrency: " },
 323     { 0x50, 0x01, 0x00, M_NN, 0 },
 324
 325     /* CC -- Cache Control Regsiter */
 326     { 0x00, 0x00, 0x00, M_TR, "\n\tCache:" },
 327     { 0x52, 0xc0, 0x80, M_EQ, " 512K" },
 328     { 0x52, 0xc0, 0x40, M_EQ, " 256K" },
 329     { 0x52, 0xc0, 0x00, M_EQ, " NO" },
 330     { 0x52, 0x30, 0x00, M_EQ, " pipelined-burst" },
 331     { 0x52, 0x30, 0x10, M_EQ, " burst" },
 332     { 0x52, 0x30, 0x20, M_EQ, " asynchronous" },
 333     { 0x52, 0x30, 0x30, M_EQ, " dual-bank pipelined-burst" },
 334     { 0x00, 0x00, 0x00, M_TR, " secondary; L1 " },
 335     { 0x52, 0x01, 0x00, M_EN, 0 },
 336     { 0x00, 0x00, 0x00, M_TR, "\n" },
 337
 338     /* DRAMC -- DRAM Control Register */
 339     { 0x57, 0x07, 0x00, M_EQ, "Warning: refresh OFF!\n" },
 340     { 0x00, 0x00, 0x00, M_TR, "\tDRAM:" },
 341     { 0x57, 0xc0, 0x00, M_EQ, " no memory hole" },
 342     { 0x57, 0xc0, 0x40, M_EQ, " 512K-640K memory hole" },
 343     { 0x57, 0xc0, 0x80, M_EQ, " 15M-16M memory hole" },
 344     { 0x57, 0x07, 0x01, M_EQ, ", 50 MHz refresh" },
 345     { 0x57, 0x07, 0x02, M_EQ, ", 60 MHz refresh" },
 346     { 0x57, 0x07, 0x03, M_EQ, ", 66 MHz refresh" },
 347
 348     /* DRAMT = DRAM Timing Register */
 349     { 0x00, 0x00, 0x00, M_TR, "\n\tRead burst timing: " },
 350     { 0x58, 0x60, 0x00, M_EQ, "x-4-4-4/x-4-4-4" },
 351     { 0x58, 0x60, 0x20, M_EQ, "x-3-3-3/x-4-4-4" },
 352     { 0x58, 0x60, 0x40, M_EQ, "x-2-2-2/x-3-3-3" },
 353     { 0x58, 0x60, 0x60, M_EQ, "???" },
 354     { 0x00, 0x00, 0x00, M_TR, "\n\tWrite burst timing: " },
 355     { 0x58, 0x18, 0x00, M_EQ, "x-4-4-4" },
 356     { 0x58, 0x18, 0x08, M_EQ, "x-3-3-3" },
 357     { 0x58, 0x18, 0x10, M_EQ, "x-2-2-2" },
 358     { 0x58, 0x18, 0x18, M_EQ, "???" },
 359     { 0x00, 0x00, 0x00, M_TR, "\n\tRAS-CAS delay: " },
 360     { 0x58, 0x04, 0x00, M_EQ, "3" },
 361     { 0x58, 0x04, 0x04, M_EQ, "2" },
 362     { 0x00, 0x00, 0x00, M_TR, " clocks\n" },
 363
 364     /* end marker */
 365     { 0 }
 366 };
 367
 368 static const struct condmsg conf82437vx[] =
 369 {
 370     /* PCON -- PCI Control Register */
 371     { 0x00, 0x00, 0x00, M_TR, "\n\tPCI Concurrency: " },
 372     { 0x50, 0x08, 0x08, M_EN, 0 },
 373
 374     /* CC -- Cache Control Regsiter */
 375     { 0x00, 0x00, 0x00, M_TR, "\n\tCache:" },
 376     { 0x52, 0xc0, 0x80, M_EQ, " 512K" },
 377     { 0x52, 0xc0, 0x40, M_EQ, " 256K" },
 378     { 0x52, 0xc0, 0x00, M_EQ, " NO" },
 379     { 0x52, 0x30, 0x00, M_EQ, " pipelined-burst" },
 380     { 0x52, 0x30, 0x10, M_EQ, " burst" },
 381     { 0x52, 0x30, 0x20, M_EQ, " asynchronous" },
 382     { 0x52, 0x30, 0x30, M_EQ, " dual-bank pipelined-burst" },
 383     { 0x00, 0x00, 0x00, M_TR, " secondary; L1 " },
 384     { 0x52, 0x01, 0x00, M_EN, 0 },
 385     { 0x00, 0x00, 0x00, M_TR, "\n" },
 386
 387     /* DRAMC -- DRAM Control Register */
 388     { 0x57, 0x07, 0x00, M_EQ, "Warning: refresh OFF!\n" },
 389     { 0x00, 0x00, 0x00, M_TR, "\tDRAM:" },
 390     { 0x57, 0xc0, 0x00, M_EQ, " no memory hole" },
 391     { 0x57, 0xc0, 0x40, M_EQ, " 512K-640K memory hole" },
 392     { 0x57, 0xc0, 0x80, M_EQ, " 15M-16M memory hole" },
 393     { 0x57, 0x07, 0x01, M_EQ, ", 50 MHz refresh" },
 394     { 0x57, 0x07, 0x02, M_EQ, ", 60 MHz refresh" },
 395     { 0x57, 0x07, 0x03, M_EQ, ", 66 MHz refresh" },
 396
 397     /* DRAMT = DRAM Timing Register */
 398     { 0x00, 0x00, 0x00, M_TR, "\n\tRead burst timing: " },
 399     { 0x58, 0x60, 0x00, M_EQ, "x-4-4-4/x-4-4-4" },
 400     { 0x58, 0x60, 0x20, M_EQ, "x-3-3-3/x-4-4-4" },
 401     { 0x58, 0x60, 0x40, M_EQ, "x-2-2-2/x-3-3-3" },
 402     { 0x58, 0x60, 0x60, M_EQ, "???" },
 403     { 0x00, 0x00, 0x00, M_TR, "\n\tWrite burst timing: " },
 404     { 0x58, 0x18, 0x00, M_EQ, "x-4-4-4" },
 405     { 0x58, 0x18, 0x08, M_EQ, "x-3-3-3" },
 406     { 0x58, 0x18, 0x10, M_EQ, "x-2-2-2" },
 407     { 0x58, 0x18, 0x18, M_EQ, "???" },
 408     { 0x00, 0x00, 0x00, M_TR, "\n\tRAS-CAS delay: " },
 409     { 0x58, 0x04, 0x00, M_EQ, "3" },
 410     { 0x58, 0x04, 0x04, M_EQ, "2" },
 411     { 0x00, 0x00, 0x00, M_TR, " clocks\n" },
 412
 413     /* end marker */
 414     { 0 }
 415 };
 416
 417 static const struct condmsg conf82371fb[] =
 418 {
 419     /* IORT -- ISA I/O Recovery Timer Register */
 420     { 0x00, 0x00, 0x00, M_TR, "\tI/O Recovery Timing: 8-bit " },
 421     { 0x4c, 0x40, 0x00, M_EQ, "3.5" },
 422     { 0x4c, 0x78, 0x48, M_EQ, "1" },
 423     { 0x4c, 0x78, 0x50, M_EQ, "2" },
 424     { 0x4c, 0x78, 0x58, M_EQ, "3" },
 425     { 0x4c, 0x78, 0x60, M_EQ, "4" },
 426     { 0x4c, 0x78, 0x68, M_EQ, "5" },
 427     { 0x4c, 0x78, 0x70, M_EQ, "6" },
 428     { 0x4c, 0x78, 0x78, M_EQ, "7" },
 429     { 0x4c, 0x78, 0x40, M_EQ, "8" },
 430     { 0x00, 0x00, 0x00, M_TR, " clocks, 16-bit " },
 431     { 0x4c, 0x04, 0x00, M_EQ, "3.5" },
 432     { 0x4c, 0x07, 0x05, M_EQ, "1" },
 433     { 0x4c, 0x07, 0x06, M_EQ, "2" },
 434     { 0x4c, 0x07, 0x07, M_EQ, "3" },
 435     { 0x4c, 0x07, 0x04, M_EQ, "4" },
 436     { 0x00, 0x00, 0x00, M_TR, " clocks\n" },
 437
 438     /* XBCS -- X-Bus Chip Select Register */
 439     { 0x00, 0x00, 0x00, M_TR, "\tExtended BIOS: " },
 440     { 0x4e, 0x80, 0x80, M_EN, 0 },
 441     { 0x00, 0x00, 0x00, M_TR, "\n\tLower BIOS: " },
 442     { 0x4e, 0x40, 0x40, M_EN, 0 },
 443     { 0x00, 0x00, 0x00, M_TR, "\n\tCoprocessor IRQ13: " },
 444     { 0x4e, 0x20, 0x20, M_EN, 0 },
 445     { 0x00, 0x00, 0x00, M_TR, "\n\tMouse IRQ12: " },
 446     { 0x4e, 0x10, 0x10, M_EN, 0 },
 447     { 0x00, 0x00, 0x00, M_TR, "\n" },
 448
 449     { 0x00, 0x00, 0x00, M_TR, "\tInterrupt Routing: " },
 450 #define PIRQ(x, n) \
 451     { 0x00, 0x00, 0x00, M_TR, n ": " }, \
 452     { x, 0x80, 0x80, M_EQ, "disabled" }, \
 453     { x, 0xc0, 0x40, M_EQ, "[shared] " }, \
 454     { x, 0x8f, 0x03, M_EQ, "IRQ3" }, \
 455     { x, 0x8f, 0x04, M_EQ, "IRQ4" }, \
 456     { x, 0x8f, 0x05, M_EQ, "IRQ5" }, \
 457     { x, 0x8f, 0x06, M_EQ, "IRQ6" }, \
 458     { x, 0x8f, 0x07, M_EQ, "IRQ7" }, \
 459     { x, 0x8f, 0x09, M_EQ, "IRQ9" }, \
 460     { x, 0x8f, 0x0a, M_EQ, "IRQ10" }, \
 461     { x, 0x8f, 0x0b, M_EQ, "IRQ11" }, \
 462     { x, 0x8f, 0x0c, M_EQ, "IRQ12" }, \
 463     { x, 0x8f, 0x0e, M_EQ, "IRQ14" }, \
 464     { x, 0x8f, 0x0f, M_EQ, "IRQ15" }
 465
 466     /* Interrupt routing */
 467     PIRQ(0x60, "A"),
 468     PIRQ(0x61, ", B"),
 469     PIRQ(0x62, ", C"),
 470     PIRQ(0x63, ", D"),
 471     PIRQ(0x70, "\n\t\tMB0"),
 472     PIRQ(0x71, ", MB1"),
 473
 474     { 0x00, 0x00, 0x00, M_TR, "\n" },
 475
 476 #undef PIRQ
 477
 478     /* XXX - do DMA routing, too? */
 479     { 0 }
 480 };
 481
 482 static const struct condmsg conf82371fb2[] =
 483 {
 484     /* IDETM -- IDE Timing Register */
 485     { 0x00, 0x00, 0x00, M_TR, "\tPrimary IDE: " },
 486     { 0x41, 0x80, 0x80, M_EN, 0 },
 487     { 0x00, 0x00, 0x00, M_TR, "\n\tSecondary IDE: " },
 488     { 0x43, 0x80, 0x80, M_EN, 0 },
 489     { 0x00, 0x00, 0x00, M_TR, "\n" },
 490
 491     /* end of list */
 492     { 0 }
 493 };
 494
 495 static void
 496 writeconfig (device_t dev, const struct condmsg *tbl)
 497 {
 498     while (tbl->flags != M_XX) {
 499         const char *text = 0;
 500
 501         if (tbl->flags == M_TR) {
 502             text = tbl->text;
 503         } else {
 504             unsigned char v = pci_read_config(dev, tbl->port, 1);
 505             switch (tbl->flags) {
 506     case M_EQ:
 507                 if ((v & tbl->mask) == tbl->value) text = tbl->text;
 508                 break;
 509     case M_NE:
 510                 if ((v & tbl->mask) != tbl->value) text = tbl->text;
 511                 break;
 512     case M_EN:
 513                 text = (v & tbl->mask) ? "enabled" : "disabled";
 514                 break;
 515     case M_NN:
 516                 text = (v & tbl->mask) ? "disabled" : "enabled";
 517             }
 518         }
 519         if (text) printf ("%s", text);
 520         tbl++;
 521     }
 522 }
 523
 524 #endif /* PCI_QUIET */
 525
 526 static void
 527 chipset_attach (device_t dev, int unit)
 528 {
 529 #ifndef PCI_QUIET
 530         if (!bootverbose)
 531                 return;
 532
 533         switch (pci_get_devid(dev)) {
 534         case 0x04868086:
 535                 writeconfig (dev, conf82425ex);
 536                 break;
 537         case 0x04838086:
 538                 writeconfig (dev, conf82424zx);
 539                 break;
 540         case 0x04a38086:
 541                 writeconfig (dev, conf82434lx);
 542                 break;
 543         case 0x04848086:
 544                 writeconfig (dev, conf82378);
 545                 break;
 546         case 0x122d8086:
 547                 writeconfig (dev, conf82437fx);
 548                 break;
 549         case 0x70308086:
 550                 writeconfig (dev, conf82437vx);
 551                 break;
 552         case 0x70008086:
 553         case 0x122e8086:
 554                 writeconfig (dev, conf82371fb);
 555                 break;
 556         case 0x70108086:
 557         case 0x12308086:
 558                 writeconfig (dev, conf82371fb2);
 559                 break;
 560 #if 0
 561         case 0x00011011: /* DEC 21050 */
 562         case 0x00221014: /* IBM xxx */
 563                 writeconfig (dev, conf_pci2pci);
 564                 break;
 565 #endif
 566         };
 567 #endif /* PCI_QUIET */
 568 }
 569
 570 static const char *
 571 eisab_match(device_t dev)
 572 {
 573         switch (pci_get_devid(dev)) {
 574         case 0x04828086:
 575                 /* Recognize this specifically, it has PCI-HOST class (!) */
 576                 return ("Intel 82375EB PCI-EISA bridge");
 577         }
 578         if (pci_get_class(dev) == PCIC_BRIDGE
 579             && pci_get_subclass(dev) == PCIS_BRIDGE_EISA)
 580                 return pci_bridge_type(dev);
 581
 582         return NULL;
 583 }
 584
 585 static const char *
 586 isab_match(device_t dev)
 587 {
 588         unsigned        rev;
 589
 590         switch (pci_get_devid(dev)) {
 591         case 0x04848086:
 592                 rev = pci_get_revid(dev);
 593                 if (rev == 3)
 594                     return ("Intel 82378ZB PCI to ISA bridge");
 595                 return ("Intel 82378IB PCI to ISA bridge");
 596         case 0x122e8086:
 597                 return ("Intel 82371FB PCI to ISA bridge");
 598         case 0x70008086:
 599                 return ("Intel 82371SB PCI to ISA bridge");
 600         case 0x71108086:
 601                 return ("Intel 82371AB PCI to ISA bridge");
 602         case 0x71988086:
 603                 return ("Intel 82443MX PCI to ISA bridge");
 604         case 0x24108086:
 605                 return ("Intel 82801AA (ICH) PCI to LPC bridge");
 606         case 0x24208086:
 607                 return ("Intel 82801AB (ICH0) PCI to LPC bridge");
 608         case 0x24408086:
 609                 return ("Intel 82801BA/BAM (ICH2) PCI to LPC bridge");
 610         case 0x26408086:
 611                 return ("Intel 82801FB/FBW (ICH6) PCI to LPC bridge");
 612         case 0x26428086:
 613                 return ("Intel 82801FR/FRW (ICH6) PCI to LPC bridge");
 614
 615         /* NVIDIA -- vendor 0x10de */
 616         case 0x006010de:
 617                 return ("NVIDIA nForce2 PCI to ISA bridge");
 618
 619         /* VLSI -- vendor 0x1004 */
 620         case 0x00061004:
 621                 return ("VLSI 82C593 PCI to ISA bridge");
 622
 623         /* VIA Technologies -- vendor 0x1106 */
 624         case 0x05861106: /* south bridge section */
 625                 return ("VIA 82C586 PCI-ISA bridge");
 626         case 0x05961106:
 627                 return ("VIA 82C596B PCI-ISA bridge");
 628         case 0x06861106:
 629                 return ("VIA 82C686 PCI-ISA bridge");
 630
 631         /* AcerLabs -- vendor 0x10b9 */
 632         /* Funny : The datasheet told me vendor id is "10b8",sub-vendor */
 633         /* id is '10b9" but the register always shows "10b9". -Foxfair  */
 634         case 0x153310b9:
 635                 return ("AcerLabs M1533 portable PCI-ISA bridge");
 636         case 0x154310b9:
 637                 return ("AcerLabs M1543 desktop PCI-ISA bridge");
 638
 639         /* SiS -- vendor 0x1039 */
 640         case 0x00081039:
 641                 return ("SiS 85c503 PCI-ISA bridge");
 642
 643         /* Cyrix -- vendor 0x1078 */
 644         case 0x00001078:
 645                 return ("Cyrix Cx5510 PCI-ISA bridge");
 646         case 0x01001078:
 647                 return ("Cyrix Cx5530 PCI-ISA bridge");
 648
 649         /* NEC -- vendor 0x1033 */
 650         /* The "C-bus" is 16-bits bus on PC98. */
 651         case 0x00011033:
 652                 return ("NEC 0001 PCI to PC-98 C-bus bridge");
 653         case 0x002c1033:
 654                 return ("NEC 002C PCI to PC-98 C-bus bridge");
 655         case 0x003b1033:
 656                 return ("NEC 003B PCI to PC-98 C-bus bridge");
 657         /* UMC United Microelectronics 0x1060 */
 658         case 0x886a1060:
 659                 return ("UMC UM8886 ISA Bridge with EIDE");
 660
 661         /* Cypress -- vendor 0x1080 */
 662         case 0xc6931080:
 663                 if (pci_get_class(dev) == PCIC_BRIDGE
 664                     && pci_get_subclass(dev) == PCIS_BRIDGE_ISA)
 665                         return ("Cypress 82C693 PCI-ISA bridge");
 666                 break;
 667
 668         /* ServerWorks -- vendor 0x1166 */
 669         case 0x02001166:
 670                 return ("ServerWorks IB6566 PCI to ISA bridge");
 671         }
 672
 673         if (pci_get_class(dev) == PCIC_BRIDGE
 674             && pci_get_subclass(dev) == PCIS_BRIDGE_ISA)
 675                 return pci_bridge_type(dev);
 676
 677         return NULL;
 678 }
 679
 680 static int
 681 isab_probe(device_t dev)
 682 {
 683         const char *desc;
 684         int     is_eisa;
 685
 686         is_eisa = 0;
 687         desc = eisab_match(dev);
 688         if (desc)
 689                 is_eisa = 1;
 690         else
 691                 desc = isab_match(dev);
 692         if (desc) {
 693                 /*
 694                  * For a PCI-EISA bridge, add both eisa and isa.
 695                  * Only add one instance of eisa or isa for now.
 696                  */
 697                 device_set_desc_copy(dev, desc);
 698                 if (is_eisa && !devclass_get_device(devclass_find("eisa"), 0))
 699                         device_add_child(dev, "eisa", -1);
 700
 701                 if (!devclass_get_device(devclass_find("isa"), 0))
 702                         device_add_child(dev, "isa", -1);
 703                 return -1000;
 704         }
 705         return ENXIO;
 706 }
 707
 708 static int
 709 isab_attach(device_t dev)
 710 {
 711         chipset_attach(dev, device_get_unit(dev));
 712         return bus_generic_attach(dev);
 713 }
 714
 715 static device_method_t isab_methods[] = {
 716         /* Device interface */
 717         DEVMETHOD(device_probe,         isab_probe),
 718         DEVMETHOD(device_attach,        isab_attach),
 719         DEVMETHOD(device_shutdown,      bus_generic_shutdown),
 720         DEVMETHOD(device_suspend,       bus_generic_suspend),
 721         DEVMETHOD(device_resume,        bus_generic_resume),
 722
 723         /* Bus interface */
 724         DEVMETHOD(bus_print_child,      bus_generic_print_child),
 725         DEVMETHOD(bus_alloc_resource,   bus_generic_alloc_resource),
 726         DEVMETHOD(bus_release_resource, bus_generic_release_resource),
 727         DEVMETHOD(bus_activate_resource, bus_generic_activate_resource),
 728         DEVMETHOD(bus_deactivate_resource, bus_generic_deactivate_resource),
 729         DEVMETHOD(bus_setup_intr,       bus_generic_setup_intr),
 730         DEVMETHOD(bus_teardown_intr,    bus_generic_teardown_intr),
 731
 732         { 0, 0 }
 733 };
 734
 735 static driver_t isab_driver = {
 736         "isab",
 737         isab_methods,
 738         1,
 739 };
 740
 741 devclass_t isab_devclass;
 742
 743 DRIVER_MODULE(isab, pci, isab_driver, isab_devclass, 0, 0);