sys/dev/netif/ath/hal/ath_hal/ar5416/ar5416_reset.c

   1 /*
   2  * Copyright (c) 2002-2009 Sam Leffler, Errno Consulting
   3  * Copyright (c) 2002-2008 Atheros Communications, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  *
  17  * $FreeBSD: head/sys/dev/ath/ath_hal/ar5416/ar5416_reset.c 203930 2010-02-15 17:49:49Z rpaulo $
  18  * $DragonFly$
  19  */
  20 #include "opt_ah.h"
  21
  22 #include "ah.h"
  23 #include "ah_internal.h"
  24 #include "ah_devid.h"
  25
  26 #include "ah_eeprom_v14.h"
  27
  28 #include "ar5416/ar5416.h"
  29 #include "ar5416/ar5416reg.h"
  30 #include "ar5416/ar5416phy.h"
  31
  32 /* Eeprom versioning macros. Returns true if the version is equal or newer than the ver specified */
  33 #define EEP_MINOR(_ah) \
  34         (AH_PRIVATE(_ah)->ah_eeversion & AR5416_EEP_VER_MINOR_MASK)
  35 #define IS_EEP_MINOR_V2(_ah)    (EEP_MINOR(_ah) >= AR5416_EEP_MINOR_VER_2)
  36 #define IS_EEP_MINOR_V3(_ah)    (EEP_MINOR(_ah) >= AR5416_EEP_MINOR_VER_3)
  37
  38 /* Additional Time delay to wait after activiting the Base band */
  39 #define BASE_ACTIVATE_DELAY     100     /* 100 usec */
  40 #define PLL_SETTLE_DELAY        300     /* 300 usec */
  41 #define RTC_PLL_SETTLE_DELAY    1000    /* 1 ms     */
  42
  43 static void ar5416InitDMA(struct ath_hal *ah);
  44 static void ar5416InitBB(struct ath_hal *ah, const struct ieee80211_channel *);
  45 static void ar5416InitIMR(struct ath_hal *ah, HAL_OPMODE opmode);
  46 static void ar5416InitQoS(struct ath_hal *ah);
  47 static void ar5416InitUserSettings(struct ath_hal *ah);
  48
  49 #if 0
  50 static HAL_BOOL ar5416ChannelChange(struct ath_hal *, const struct ieee80211_channel *);
  51 #endif
  52 static void ar5416SetDeltaSlope(struct ath_hal *, const struct ieee80211_channel *);
  53
  54 static HAL_BOOL ar5416SetResetPowerOn(struct ath_hal *ah);
  55 static HAL_BOOL ar5416SetReset(struct ath_hal *ah, int type);
  56 static void ar5416InitPLL(struct ath_hal *ah, const struct ieee80211_channel *chan);
  57 static HAL_BOOL ar5416SetPowerPerRateTable(struct ath_hal *ah,
  58         struct ar5416eeprom *pEepData,
  59         const struct ieee80211_channel *chan, int16_t *ratesArray,
  60         uint16_t cfgCtl, uint16_t AntennaReduction,
  61         uint16_t twiceMaxRegulatoryPower,
  62         uint16_t powerLimit);
  63 static HAL_BOOL ar5416SetPowerCalTable(struct ath_hal *ah,
  64         struct ar5416eeprom *pEepData,
  65         const struct ieee80211_channel *chan,
  66         int16_t *pTxPowerIndexOffset);
  67 static uint16_t ar5416GetMaxEdgePower(uint16_t freq,
  68         CAL_CTL_EDGES *pRdEdgesPower, HAL_BOOL is2GHz);
  69
  70 static int16_t interpolate(uint16_t target, uint16_t srcLeft,
  71         uint16_t srcRight, int16_t targetLeft, int16_t targetRight);
  72 static void ar5416Set11nRegs(struct ath_hal *ah, const struct ieee80211_channel *chan);
  73 static void ar5416GetGainBoundariesAndPdadcs(struct ath_hal *ah,
  74         const struct ieee80211_channel *chan, CAL_DATA_PER_FREQ *pRawDataSet,
  75         uint8_t * bChans, uint16_t availPiers,
  76         uint16_t tPdGainOverlap, int16_t *pMinCalPower,
  77         uint16_t * pPdGainBoundaries, uint8_t * pPDADCValues,
  78         uint16_t numXpdGains);
  79 static HAL_BOOL getLowerUpperIndex(uint8_t target, uint8_t *pList,
  80         uint16_t listSize,  uint16_t *indexL, uint16_t *indexR);
  81 static HAL_BOOL ar5416FillVpdTable(uint8_t pwrMin, uint8_t pwrMax,
  82         uint8_t *pPwrList, uint8_t *pVpdList,
  83         uint16_t numIntercepts, uint8_t *pRetVpdList);
  84
  85 /*
  86  * Places the device in and out of reset and then places sane
  87  * values in the registers based on EEPROM config, initialization
  88  * vectors (as determined by the mode), and station configuration
  89  *
  90  * bChannelChange is used to preserve DMA/PCU registers across
  91  * a HW Reset during channel change.
  92  */
  93 HAL_BOOL
  94 ar5416Reset(struct ath_hal *ah, HAL_OPMODE opmode,
  95         struct ieee80211_channel *chan,
  96         HAL_BOOL bChannelChange, HAL_STATUS *status)
  97 {
  98 #define FAIL(_code)     do { ecode = _code; goto bad; } while (0)
  99         struct ath_hal_5212 *ahp = AH5212(ah);
 100         HAL_CHANNEL_INTERNAL *ichan;
 101         uint32_t saveDefAntenna, saveLedState;
 102         uint32_t macStaId1;
 103         uint16_t rfXpdGain[2];
 104         HAL_STATUS ecode;
 105         uint32_t powerVal, rssiThrReg;
 106         uint32_t ackTpcPow, ctsTpcPow, chirpTpcPow;
 107         int i;
 108
 109         OS_MARK(ah, AH_MARK_RESET, bChannelChange);
 110
 111         /* Bring out of sleep mode */
 112         if (!ar5416SetPowerMode(ah, HAL_PM_AWAKE, AH_TRUE)) {
 113                 HALDEBUG(ah, HAL_DEBUG_ANY, "%s: chip did not wakeup\n",
 114                     __func__);
 115                 FAIL(HAL_EIO);
 116         }
 117
 118         /*
 119          * Map public channel to private.
 120          */
 121         ichan = ath_hal_checkchannel(ah, chan);
 122         if (ichan == AH_NULL)
 123                 FAIL(HAL_EINVAL);
 124         switch (opmode) {
 125         case HAL_M_STA:
 126         case HAL_M_IBSS:
 127         case HAL_M_HOSTAP:
 128         case HAL_M_MONITOR:
 129                 break;
 130         default:
 131                 HALDEBUG(ah, HAL_DEBUG_ANY, "%s: invalid operating mode %u\n",
 132                     __func__, opmode);
 133                 FAIL(HAL_EINVAL);
 134                 break;
 135         }
 136         HALASSERT(AH_PRIVATE(ah)->ah_eeversion >= AR_EEPROM_VER14_1);
 137
 138         /* XXX Turn on fast channel change for 5416 */
 139         /*
 140          * Preserve the bmiss rssi threshold and count threshold
 141          * across resets
 142          */
 143         rssiThrReg = OS_REG_READ(ah, AR_RSSI_THR);
 144         /* If reg is zero, first time thru set to default val */
 145         if (rssiThrReg == 0)
 146                 rssiThrReg = INIT_RSSI_THR;
 147
 148         /*
 149          * Preserve the antenna on a channel change
 150          */
 151         saveDefAntenna = OS_REG_READ(ah, AR_DEF_ANTENNA);
 152         if (saveDefAntenna == 0)                /* XXX magic constants */
 153                 saveDefAntenna = 1;
 154
 155         /* Save hardware flag before chip reset clears the register */
 156         macStaId1 = OS_REG_READ(ah, AR_STA_ID1) &
 157                 (AR_STA_ID1_BASE_RATE_11B | AR_STA_ID1_USE_DEFANT);
 158
 159         /* Save led state from pci config register */
 160         saveLedState = OS_REG_READ(ah, AR_MAC_LED) &
 161                 (AR_MAC_LED_ASSOC | AR_MAC_LED_MODE |
 162                  AR_MAC_LED_BLINK_THRESH_SEL | AR_MAC_LED_BLINK_SLOW);
 163
 164         if (!ar5416ChipReset(ah, chan)) {
 165                 HALDEBUG(ah, HAL_DEBUG_ANY, "%s: chip reset failed\n", __func__);
 166                 FAIL(HAL_EIO);
 167         }
 168
 169         /* Restore bmiss rssi & count thresholds */
 170         OS_REG_WRITE(ah, AR_RSSI_THR, rssiThrReg);
 171
 172         OS_MARK(ah, AH_MARK_RESET_LINE, __LINE__);
 173         if (AR_SREV_MERLIN_10_OR_LATER(ah))
 174                 OS_REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
 175
 176         if (AR_SREV_KITE(ah)) {
 177                 uint32_t val;
 178                 val = OS_REG_READ(ah, AR_PHY_HEAVY_CLIP_FACTOR_RIFS);
 179                 val &= ~AR_PHY_RIFS_INIT_DELAY;
 180                 OS_REG_WRITE(ah, AR_PHY_HEAVY_CLIP_FACTOR_RIFS, val);
 181         }
 182
 183         AH5416(ah)->ah_writeIni(ah, chan);
 184
 185         /* Setup 11n MAC/Phy mode registers */
 186         ar5416Set11nRegs(ah, chan);
 187
 188         OS_MARK(ah, AH_MARK_RESET_LINE, __LINE__);
 189
 190         HALDEBUG(ah, HAL_DEBUG_RESET, ">>>2 %s: AR_PHY_DAG_CTRLCCK=0x%x\n",
 191                 __func__, OS_REG_READ(ah,AR_PHY_DAG_CTRLCCK));
 192         HALDEBUG(ah, HAL_DEBUG_RESET, ">>>2 %s: AR_PHY_ADC_CTL=0x%x\n",
 193                 __func__, OS_REG_READ(ah,AR_PHY_ADC_CTL));
 194
 195         /* Set the mute mask to the correct default */
 196         if (AH_PRIVATE(ah)->ah_phyRev >= AR_PHY_CHIP_ID_REV_2)
 197                 OS_REG_WRITE(ah, AR_SEQ_MASK, 0x0000000F);
 198
 199         if (AH_PRIVATE(ah)->ah_phyRev >= AR_PHY_CHIP_ID_REV_3) {
 200                 /* Clear reg to alllow RX_CLEAR line debug */
 201                 OS_REG_WRITE(ah, AR_PHY_BLUETOOTH,  0);
 202         }
 203         if (AH_PRIVATE(ah)->ah_phyRev >= AR_PHY_CHIP_ID_REV_4) {
 204 #ifdef notyet
 205                 /* Enable burst prefetch for the data queues */
 206                 OS_REG_RMW_FIELD(ah, AR_D_FPCTL, ... );
 207                 /* Enable double-buffering */
 208                 OS_REG_CLR_BIT(ah, AR_TXCFG, AR_TXCFG_DBL_BUF_DIS);
 209 #endif
 210         }
 211
 212         /* Set ADC/DAC select values */
 213         OS_REG_WRITE(ah, AR_PHY_SLEEP_SCAL, 0x0e);
 214
 215         if (AH5416(ah)->ah_rx_chainmask == 0x5 ||
 216             AH5416(ah)->ah_tx_chainmask == 0x5)
 217                 OS_REG_WRITE(ah, AR_PHY_ANALOG_SWAP, AR_PHY_SWAP_ALT_CHAIN);
 218         /* Setup Chain Masks */
 219         OS_REG_WRITE(ah, AR_PHY_RX_CHAINMASK, AH5416(ah)->ah_rx_chainmask);
 220         OS_REG_WRITE(ah, AR_PHY_CAL_CHAINMASK, AH5416(ah)->ah_rx_chainmask);
 221         OS_REG_WRITE(ah, AR_SELFGEN_MASK, AH5416(ah)->ah_tx_chainmask);
 222
 223         /* Setup the transmit power values. */
 224         if (!ah->ah_setTxPower(ah, chan, rfXpdGain)) {
 225                 HALDEBUG(ah, HAL_DEBUG_ANY,
 226                     "%s: error init'ing transmit power\n", __func__);
 227                 FAIL(HAL_EIO);
 228         }
 229
 230         /* Write the analog registers */
 231         if (!ahp->ah_rfHal->setRfRegs(ah, chan,
 232             IEEE80211_IS_CHAN_2GHZ(chan) ? 2: 1, rfXpdGain)) {
 233                 HALDEBUG(ah, HAL_DEBUG_ANY,
 234                     "%s: ar5212SetRfRegs failed\n", __func__);
 235                 FAIL(HAL_EIO);
 236         }
 237
 238         /* Write delta slope for OFDM enabled modes (A, G, Turbo) */
 239         if (IEEE80211_IS_CHAN_OFDM(chan)|| IEEE80211_IS_CHAN_HT(chan))
 240                 ar5416SetDeltaSlope(ah, chan);
 241
 242         AH5416(ah)->ah_spurMitigate(ah, chan);
 243
 244         /* Setup board specific options for EEPROM version 3 */
 245         if (!ah->ah_setBoardValues(ah, chan)) {
 246                 HALDEBUG(ah, HAL_DEBUG_ANY,
 247                     "%s: error setting board options\n", __func__);
 248                 FAIL(HAL_EIO);
 249         }
 250
 251         OS_MARK(ah, AH_MARK_RESET_LINE, __LINE__);
 252
 253         OS_REG_WRITE(ah, AR_STA_ID0, LE_READ_4(ahp->ah_macaddr));
 254         OS_REG_WRITE(ah, AR_STA_ID1, LE_READ_2(ahp->ah_macaddr + 4)
 255                 | macStaId1
 256                 | AR_STA_ID1_RTS_USE_DEF
 257                 | ahp->ah_staId1Defaults
 258         );
 259         ar5212SetOperatingMode(ah, opmode);
 260
 261         /* Set Venice BSSID mask according to current state */
 262         OS_REG_WRITE(ah, AR_BSSMSKL, LE_READ_4(ahp->ah_bssidmask));
 263         OS_REG_WRITE(ah, AR_BSSMSKU, LE_READ_2(ahp->ah_bssidmask + 4));
 264
 265         /* Restore previous led state */
 266         OS_REG_WRITE(ah, AR_MAC_LED, OS_REG_READ(ah, AR_MAC_LED) | saveLedState);
 267
 268         /* Restore previous antenna */
 269         OS_REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
 270
 271         /* then our BSSID */
 272         OS_REG_WRITE(ah, AR_BSS_ID0, LE_READ_4(ahp->ah_bssid));
 273         OS_REG_WRITE(ah, AR_BSS_ID1, LE_READ_2(ahp->ah_bssid + 4));
 274
 275         /* Restore bmiss rssi & count thresholds */
 276         OS_REG_WRITE(ah, AR_RSSI_THR, ahp->ah_rssiThr);
 277
 278         OS_REG_WRITE(ah, AR_ISR, ~0);           /* cleared on write */
 279
 280         if (!ar5212SetChannel(ah, chan))
 281                 FAIL(HAL_EIO);
 282
 283         OS_MARK(ah, AH_MARK_RESET_LINE, __LINE__);
 284
 285         /* Set 1:1 QCU to DCU mapping for all queues */
 286         for (i = 0; i < AR_NUM_DCU; i++)
 287                 OS_REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
 288
 289         ahp->ah_intrTxqs = 0;
 290         for (i = 0; i < AH_PRIVATE(ah)->ah_caps.halTotalQueues; i++)
 291                 ar5212ResetTxQueue(ah, i);
 292
 293         ar5416InitIMR(ah, opmode);
 294         ar5212SetCoverageClass(ah, AH_PRIVATE(ah)->ah_coverageClass, 1);
 295         ar5416InitQoS(ah);
 296         ar5416InitUserSettings(ah);
 297
 298         /*
 299          * disable seq number generation in hw
 300          */
 301          OS_REG_WRITE(ah, AR_STA_ID1,
 302              OS_REG_READ(ah, AR_STA_ID1) | AR_STA_ID1_PRESERVE_SEQNUM);
 303
 304         ar5416InitDMA(ah);
 305
 306         /*
 307          * program OBS bus to see MAC interrupts
 308          */
 309         OS_REG_WRITE(ah, AR_OBS, 8);
 310
 311 #ifdef AR5416_INT_MITIGATION
 312         OS_REG_WRITE(ah, AR_MIRT, 0);
 313         OS_REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
 314         OS_REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
 315 #endif
 316
 317         ar5416InitBB(ah, chan);
 318
 319         /* Setup compression registers */
 320         ar5212SetCompRegs(ah);          /* XXX not needed? */
 321
 322         /*
 323          * 5416 baseband will check the per rate power table
 324          * and select the lower of the two
 325          */
 326         ackTpcPow = 63;
 327         ctsTpcPow = 63;
 328         chirpTpcPow = 63;
 329         powerVal = SM(ackTpcPow, AR_TPC_ACK) |
 330                 SM(ctsTpcPow, AR_TPC_CTS) |
 331                 SM(chirpTpcPow, AR_TPC_CHIRP);
 332         OS_REG_WRITE(ah, AR_TPC, powerVal);
 333
 334         if (!ar5416InitCal(ah, chan))
 335                 FAIL(HAL_ESELFTEST);
 336
 337         AH_PRIVATE(ah)->ah_opmode = opmode;     /* record operating mode */
 338
 339         if (bChannelChange && !IEEE80211_IS_CHAN_DFS(chan))
 340                 chan->ic_state &= ~IEEE80211_CHANSTATE_CWINT;
 341
 342         HALDEBUG(ah, HAL_DEBUG_RESET, "%s: done\n", __func__);
 343
 344         OS_MARK(ah, AH_MARK_RESET_DONE, 0);
 345
 346         return AH_TRUE;
 347 bad:
 348         OS_MARK(ah, AH_MARK_RESET_DONE, ecode);
 349         if (status != AH_NULL)
 350                 *status = ecode;
 351         return AH_FALSE;
 352 #undef FAIL
 353 }
 354
 355 #if 0
 356 /*
 357  * This channel change evaluates whether the selected hardware can
 358  * perform a synthesizer-only channel change (no reset).  If the
 359  * TX is not stopped, or the RFBus cannot be granted in the given
 360  * time, the function returns false as a reset is necessary
 361  */
 362 HAL_BOOL
 363 ar5416ChannelChange(struct ath_hal *ah, const structu ieee80211_channel *chan)
 364 {
 365         uint32_t       ulCount;
 366         uint32_t   data, synthDelay, qnum;
 367         uint16_t   rfXpdGain[4];
 368         struct ath_hal_5212 *ahp = AH5212(ah);
 369         HAL_CHANNEL_INTERNAL *ichan;
 370
 371         /*
 372          * Map public channel to private.
 373          */
 374         ichan = ath_hal_checkchannel(ah, chan);
 375
 376         /* TX must be stopped or RF Bus grant will not work */
 377         for (qnum = 0; qnum < AH_PRIVATE(ah)->ah_caps.halTotalQueues; qnum++) {
 378                 if (ar5212NumTxPending(ah, qnum)) {
 379                         HALDEBUG(ah, HAL_DEBUG_ANY,
 380                             "%s: frames pending on queue %d\n", __func__, qnum);
 381                         return AH_FALSE;
 382                 }
 383         }
 384
 385         /*
 386          * Kill last Baseband Rx Frame - Request analog bus grant
 387          */
 388         OS_REG_WRITE(ah, AR_PHY_RFBUS_REQ, AR_PHY_RFBUS_REQ_REQUEST);
 389         if (!ath_hal_wait(ah, AR_PHY_RFBUS_GNT, AR_PHY_RFBUS_GRANT_EN, AR_PHY_RFBUS_GRANT_EN)) {
 390                 HALDEBUG(ah, HAL_DEBUG_ANY, "%s: could not kill baseband rx\n",
 391                     __func__);
 392                 return AH_FALSE;
 393         }
 394
 395         ar5416Set11nRegs(ah, chan);     /* NB: setup 5416-specific regs */
 396
 397         /* Change the synth */
 398         if (!ar5212SetChannel(ah, chan))
 399                 return AH_FALSE;
 400
 401         /* Setup the transmit power values. */
 402         if (!ar5416SetTransmitPower(ah, chan, rfXpdGain)) {
 403                 HALDEBUG(ah, HAL_DEBUG_ANY,
 404                     "%s: error init'ing transmit power\n", __func__);
 405                 return AH_FALSE;
 406         }
 407
 408         /*
 409          * Wait for the frequency synth to settle (synth goes on
 410          * via PHY_ACTIVE_EN).  Read the phy active delay register.
 411          * Value is in 100ns increments.
 412          */
 413         data = OS_REG_READ(ah, AR_PHY_RX_DELAY) & AR_PHY_RX_DELAY_DELAY;
 414         if (IS_CHAN_CCK(ichan)) {
 415                 synthDelay = (4 * data) / 22;
 416         } else {
 417                 synthDelay = data / 10;
 418         }
 419
 420         OS_DELAY(synthDelay + BASE_ACTIVATE_DELAY);
 421
 422         /* Release the RFBus Grant */
 423         OS_REG_WRITE(ah, AR_PHY_RFBUS_REQ, 0);
 424
 425         /* Write delta slope for OFDM enabled modes (A, G, Turbo) */
 426         if (IEEE80211_IS_CHAN_OFDM(ichan)|| IEEE80211_IS_CHAN_HT(chan)) {
 427                 HALASSERT(AH_PRIVATE(ah)->ah_eeversion >= AR_EEPROM_VER5_3);
 428                 ar5212SetSpurMitigation(ah, chan);
 429                 ar5416SetDeltaSlope(ah, chan);
 430         }
 431
 432         /* XXX spur mitigation for Melin */
 433
 434         if (!IEEE80211_IS_CHAN_DFS(chan))
 435                 chan->ic_state &= ~IEEE80211_CHANSTATE_CWINT;
 436
 437         ichan->channel_time = 0;
 438         ichan->tsf_last = ar5212GetTsf64(ah);
 439         ar5212TxEnable(ah, AH_TRUE);
 440         return AH_TRUE;
 441 }
 442 #endif
 443
 444 static void
 445 ar5416InitDMA(struct ath_hal *ah)
 446 {
 447         struct ath_hal_5212 *ahp = AH5212(ah);
 448
 449         /*
 450          * set AHB_MODE not to do cacheline prefetches
 451          */
 452         OS_REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 453
 454         /*
 455          * let mac dma reads be in 128 byte chunks
 456          */
 457         OS_REG_WRITE(ah, AR_TXCFG,
 458                 (OS_REG_READ(ah, AR_TXCFG) & ~AR_TXCFG_DMASZ_MASK) | AR_TXCFG_DMASZ_128B);
 459
 460         /*
 461          * let mac dma writes be in 128 byte chunks
 462          */
 463         OS_REG_WRITE(ah, AR_RXCFG,
 464                 (OS_REG_READ(ah, AR_RXCFG) & ~AR_RXCFG_DMASZ_MASK) | AR_RXCFG_DMASZ_128B);
 465
 466         /* restore TX trigger level */
 467         OS_REG_WRITE(ah, AR_TXCFG,
 468                 (OS_REG_READ(ah, AR_TXCFG) &~ AR_FTRIG) |
 469                     SM(ahp->ah_txTrigLev, AR_FTRIG));
 470
 471         /*
 472          * Setup receive FIFO threshold to hold off TX activities
 473          */
 474         OS_REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 475
 476         /*
 477          * reduce the number of usable entries in PCU TXBUF to avoid
 478          * wrap around.
 479          */
 480         OS_REG_WRITE(ah, AR_PCU_TXBUF_CTRL, AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 481 }
 482
 483 static void
 484 ar5416InitBB(struct ath_hal *ah, const struct ieee80211_channel *chan)
 485 {
 486         uint32_t synthDelay;
 487
 488         /*
 489          * Wait for the frequency synth to settle (synth goes on
 490          * via AR_PHY_ACTIVE_EN).  Read the phy active delay register.
 491          * Value is in 100ns increments.
 492           */
 493         synthDelay = OS_REG_READ(ah, AR_PHY_RX_DELAY) & AR_PHY_RX_DELAY_DELAY;
 494         if (IEEE80211_IS_CHAN_CCK(chan)) {
 495                 synthDelay = (4 * synthDelay) / 22;
 496         } else {
 497                 synthDelay /= 10;
 498         }
 499
 500         /* Turn on PLL on 5416 */
 501         HALDEBUG(ah, HAL_DEBUG_RESET, "%s %s channel\n",
 502             __func__, IEEE80211_IS_CHAN_5GHZ(chan) ? "5GHz" : "2GHz");
 503         ar5416InitPLL(ah, chan);
 504
 505         /* Activate the PHY (includes baseband activate and synthesizer on) */
 506         OS_REG_WRITE(ah, AR_PHY_ACTIVE, AR_PHY_ACTIVE_EN);
 507
 508         /*
 509          * If the AP starts the calibration before the base band timeout
 510          * completes  we could get rx_clear false triggering.  Add an
 511          * extra BASE_ACTIVATE_DELAY usecs to ensure this condition
 512          * does not happen.
 513          */
 514         if (IEEE80211_IS_CHAN_HALF(chan)) {
 515                 OS_DELAY((synthDelay << 1) + BASE_ACTIVATE_DELAY);
 516         } else if (IEEE80211_IS_CHAN_QUARTER(chan)) {
 517                 OS_DELAY((synthDelay << 2) + BASE_ACTIVATE_DELAY);
 518         } else {
 519                 OS_DELAY(synthDelay + BASE_ACTIVATE_DELAY);
 520         }
 521 }
 522
 523 static void
 524 ar5416InitIMR(struct ath_hal *ah, HAL_OPMODE opmode)
 525 {
 526         struct ath_hal_5212 *ahp = AH5212(ah);
 527
 528         /*
 529          * Setup interrupt handling.  Note that ar5212ResetTxQueue
 530          * manipulates the secondary IMR's as queues are enabled
 531          * and disabled.  This is done with RMW ops to insure the
 532          * settings we make here are preserved.
 533          */
 534         ahp->ah_maskReg = AR_IMR_TXERR | AR_IMR_TXURN
 535                         | AR_IMR_RXERR | AR_IMR_RXORN
 536                         | AR_IMR_BCNMISC;
 537
 538 #ifdef AR5416_INT_MITIGATION
 539         ahp->ah_maskReg |= AR_IMR_TXINTM | AR_IMR_RXINTM
 540                         |  AR_IMR_TXMINTR | AR_IMR_RXMINTR;
 541 #else
 542         ahp->ah_maskReg |= AR_IMR_TXOK | AR_IMR_RXOK;
 543 #endif
 544         if (opmode == HAL_M_HOSTAP)
 545                 ahp->ah_maskReg |= AR_IMR_MIB;
 546         OS_REG_WRITE(ah, AR_IMR, ahp->ah_maskReg);
 547         /* Enable bus errors that are OR'd to set the HIUERR bit */
 548 #if 0
 549         OS_REG_WRITE(ah, AR_IMR_S2,
 550                 OS_REG_READ(ah, AR_IMR_S2) | AR_IMR_S2_GTT | AR_IMR_S2_CST);
 551 #endif
 552 }
 553
 554 static void
 555 ar5416InitQoS(struct ath_hal *ah)
 556 {
 557         /* QoS support */
 558         OS_REG_WRITE(ah, AR_QOS_CONTROL, 0x100aa);      /* XXX magic */
 559         OS_REG_WRITE(ah, AR_QOS_SELECT, 0x3210);        /* XXX magic */
 560
 561         /* Turn on NOACK Support for QoS packets */
 562         OS_REG_WRITE(ah, AR_NOACK,
 563                 SM(2, AR_NOACK_2BIT_VALUE) |
 564                 SM(5, AR_NOACK_BIT_OFFSET) |
 565                 SM(0, AR_NOACK_BYTE_OFFSET));
 566
 567         /*
 568          * initialize TXOP for all TIDs
 569          */
 570         OS_REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 571         OS_REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 572         OS_REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 573         OS_REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 574         OS_REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 575 }
 576
 577 static void
 578 ar5416InitUserSettings(struct ath_hal *ah)
 579 {
 580         struct ath_hal_5212 *ahp = AH5212(ah);
 581
 582         /* Restore user-specified settings */
 583         if (ahp->ah_miscMode != 0)
 584                 OS_REG_WRITE(ah, AR_MISC_MODE, ahp->ah_miscMode);
 585         if (ahp->ah_sifstime != (u_int) -1)
 586                 ar5212SetSifsTime(ah, ahp->ah_sifstime);
 587         if (ahp->ah_slottime != (u_int) -1)
 588                 ar5212SetSlotTime(ah, ahp->ah_slottime);
 589         if (ahp->ah_acktimeout != (u_int) -1)
 590                 ar5212SetAckTimeout(ah, ahp->ah_acktimeout);
 591         if (ahp->ah_ctstimeout != (u_int) -1)
 592                 ar5212SetCTSTimeout(ah, ahp->ah_ctstimeout);
 593         if (AH_PRIVATE(ah)->ah_diagreg != 0)
 594                 OS_REG_WRITE(ah, AR_DIAG_SW, AH_PRIVATE(ah)->ah_diagreg);
 595 #if 0 /* XXX Todo */
 596         if (ahp->ah_globaltxtimeout != (u_int) -1)
 597                 ar5416SetGlobalTxTimeout(ah, ahp->ah_globaltxtimeout);
 598 #endif
 599 }
 600
 601 /*
 602  * Places the hardware into reset and then pulls it out of reset
 603  */
 604 HAL_BOOL
 605 ar5416ChipReset(struct ath_hal *ah, const struct ieee80211_channel *chan)
 606 {
 607         OS_MARK(ah, AH_MARK_CHIPRESET, chan ? chan->ic_freq : 0);
 608         /*
 609          * Warm reset is optimistic.
 610          */
 611         if (AR_SREV_MERLIN_20_OR_LATER(ah) &&
 612             ath_hal_eepromGetFlag(ah, AR_EEP_OL_PWRCTRL)) {
 613                 if (!ar5416SetResetReg(ah, HAL_RESET_POWER_ON))
 614                         return AH_FALSE;
 615         } else {
 616                 if (!ar5416SetResetReg(ah, HAL_RESET_WARM))
 617                         return AH_FALSE;
 618         }
 619
 620         /* Bring out of sleep mode (AGAIN) */
 621         if (!ar5416SetPowerMode(ah, HAL_PM_AWAKE, AH_TRUE))
 622                return AH_FALSE;
 623
 624         ar5416InitPLL(ah, chan);
 625
 626         /*
 627          * Perform warm reset before the mode/PLL/turbo registers
 628          * are changed in order to deactivate the radio.  Mode changes
 629          * with an active radio can result in corrupted shifts to the
 630          * radio device.
 631          */
 632         if (chan != AH_NULL) {
 633                 uint32_t rfMode;
 634
 635                 /* treat channel B as channel G , no  B mode suport in owl */
 636                 rfMode = IEEE80211_IS_CHAN_CCK(chan) ?
 637                     AR_PHY_MODE_DYNAMIC : AR_PHY_MODE_OFDM;
 638                 if (AR_SREV_MERLIN_20(ah) && IS_5GHZ_FAST_CLOCK_EN(ah, chan)) {
 639                         /* phy mode bits for 5GHz channels require Fast Clock */
 640                         rfMode |= AR_PHY_MODE_DYNAMIC
 641                                |  AR_PHY_MODE_DYN_CCK_DISABLE;
 642                 } else if (!AR_SREV_MERLIN_10_OR_LATER(ah)) {
 643                         rfMode |= IEEE80211_IS_CHAN_5GHZ(chan) ?
 644                                 AR_PHY_MODE_RF5GHZ : AR_PHY_MODE_RF2GHZ;
 645                 }
 646                 OS_REG_WRITE(ah, AR_PHY_MODE, rfMode);
 647         }
 648         return AH_TRUE;
 649 }
 650
 651 /*
 652  * Delta slope coefficient computation.
 653  * Required for OFDM operation.
 654  */
 655 static void
 656 ar5416GetDeltaSlopeValues(struct ath_hal *ah, uint32_t coef_scaled,
 657                           uint32_t *coef_mantissa, uint32_t *coef_exponent)
 658 {
 659 #define COEF_SCALE_S 24
 660     uint32_t coef_exp, coef_man;
 661     /*
 662      * ALGO -> coef_exp = 14-floor(log2(coef));
 663      * floor(log2(x)) is the highest set bit position
 664      */
 665     for (coef_exp = 31; coef_exp > 0; coef_exp--)
 666             if ((coef_scaled >> coef_exp) & 0x1)
 667                     break;
 668     /* A coef_exp of 0 is a legal bit position but an unexpected coef_exp */
 669     HALASSERT(coef_exp);
 670     coef_exp = 14 - (coef_exp - COEF_SCALE_S);
 671
 672     /*
 673      * ALGO -> coef_man = floor(coef* 2^coef_exp+0.5);
 674      * The coefficient is already shifted up for scaling
 675      */
 676     coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
 677
 678     *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
 679     *coef_exponent = coef_exp - 16;
 680
 681 #undef COEF_SCALE_S
 682 }
 683
 684 void
 685 ar5416SetDeltaSlope(struct ath_hal *ah, const struct ieee80211_channel *chan)
 686 {
 687 #define INIT_CLOCKMHZSCALED     0x64000000
 688         uint32_t coef_scaled, ds_coef_exp, ds_coef_man;
 689         uint32_t clockMhzScaled;
 690
 691         CHAN_CENTERS centers;
 692
 693         /* half and quarter rate can divide the scaled clock by 2 or 4 respectively */
 694         /* scale for selected channel bandwidth */
 695         clockMhzScaled = INIT_CLOCKMHZSCALED;
 696         if (IEEE80211_IS_CHAN_TURBO(chan))
 697                 clockMhzScaled <<= 1;
 698         else if (IEEE80211_IS_CHAN_HALF(chan))
 699                 clockMhzScaled >>= 1;
 700         else if (IEEE80211_IS_CHAN_QUARTER(chan))
 701                 clockMhzScaled >>= 2;
 702
 703         /*
 704          * ALGO -> coef = 1e8/fcarrier*fclock/40;
 705          * scaled coef to provide precision for this floating calculation
 706          */
 707         ar5416GetChannelCenters(ah, chan, &centers);
 708         coef_scaled = clockMhzScaled / centers.synth_center;
 709
 710         ar5416GetDeltaSlopeValues(ah, coef_scaled, &ds_coef_man, &ds_coef_exp);
 711
 712         OS_REG_RMW_FIELD(ah, AR_PHY_TIMING3,
 713                 AR_PHY_TIMING3_DSC_MAN, ds_coef_man);
 714         OS_REG_RMW_FIELD(ah, AR_PHY_TIMING3,
 715                 AR_PHY_TIMING3_DSC_EXP, ds_coef_exp);
 716
 717         /*
 718          * For Short GI,
 719          * scaled coeff is 9/10 that of normal coeff
 720          */
 721         coef_scaled = (9 * coef_scaled)/10;
 722
 723         ar5416GetDeltaSlopeValues(ah, coef_scaled, &ds_coef_man, &ds_coef_exp);
 724
 725         /* for short gi */
 726         OS_REG_RMW_FIELD(ah, AR_PHY_HALFGI,
 727                 AR_PHY_HALFGI_DSC_MAN, ds_coef_man);
 728         OS_REG_RMW_FIELD(ah, AR_PHY_HALFGI,
 729                 AR_PHY_HALFGI_DSC_EXP, ds_coef_exp);
 730 #undef INIT_CLOCKMHZSCALED
 731 }
 732
 733 /*
 734  * Set a limit on the overall output power.  Used for dynamic
 735  * transmit power control and the like.
 736  *
 737  * NB: limit is in units of 0.5 dbM.
 738  */
 739 HAL_BOOL
 740 ar5416SetTxPowerLimit(struct ath_hal *ah, uint32_t limit)
 741 {
 742         uint16_t dummyXpdGains[2];
 743
 744         AH_PRIVATE(ah)->ah_powerLimit = AH_MIN(limit, MAX_RATE_POWER);
 745         return ar5416SetTransmitPower(ah, AH_PRIVATE(ah)->ah_curchan,
 746                         dummyXpdGains);
 747 }
 748
 749 HAL_BOOL
 750 ar5416GetChipPowerLimits(struct ath_hal *ah,
 751         struct ieee80211_channel *chan)
 752 {
 753         struct ath_hal_5212 *ahp = AH5212(ah);
 754         int16_t minPower, maxPower;
 755
 756         /*
 757          * Get Pier table max and min powers.
 758          */
 759         if (ahp->ah_rfHal->getChannelMaxMinPower(ah, chan, &maxPower, &minPower)) {
 760                 /* NB: rf code returns 1/4 dBm units, convert */
 761                 chan->ic_maxpower = maxPower / 2;
 762                 chan->ic_minpower = minPower / 2;
 763         } else {
 764                 HALDEBUG(ah, HAL_DEBUG_ANY,
 765                     "%s: no min/max power for %u/0x%x\n",
 766                     __func__, chan->ic_freq, chan->ic_flags);
 767                 chan->ic_maxpower = AR5416_MAX_RATE_POWER;
 768                 chan->ic_minpower = 0;
 769         }
 770         HALDEBUG(ah, HAL_DEBUG_RESET,
 771             "Chan %d: MaxPow = %d MinPow = %d\n",
 772             chan->ic_freq, chan->ic_maxpower, chan->ic_minpower);
 773         return AH_TRUE;
 774 }
 775
 776 /* XXX gag, this is sick */
 777 typedef enum Ar5416_Rates {
 778         rate6mb,  rate9mb,  rate12mb, rate18mb,
 779         rate24mb, rate36mb, rate48mb, rate54mb,
 780         rate1l,   rate2l,   rate2s,   rate5_5l,
 781         rate5_5s, rate11l,  rate11s,  rateXr,
 782         rateHt20_0, rateHt20_1, rateHt20_2, rateHt20_3,
 783         rateHt20_4, rateHt20_5, rateHt20_6, rateHt20_7,
 784         rateHt40_0, rateHt40_1, rateHt40_2, rateHt40_3,
 785         rateHt40_4, rateHt40_5, rateHt40_6, rateHt40_7,
 786         rateDupCck, rateDupOfdm, rateExtCck, rateExtOfdm,
 787         Ar5416RateSize
 788 } AR5416_RATES;
 789
 790 /**************************************************************
 791  * ar5416SetTransmitPower
 792  *
 793  * Set the transmit power in the baseband for the given
 794  * operating channel and mode.
 795  */
 796 HAL_BOOL
 797 ar5416SetTransmitPower(struct ath_hal *ah,
 798         const struct ieee80211_channel *chan, uint16_t *rfXpdGain)
 799 {
 800 #define POW_SM(_r, _s)     (((_r) & 0x3f) << (_s))
 801
 802     MODAL_EEP_HEADER    *pModal;
 803     struct ath_hal_5212 *ahp = AH5212(ah);
 804     int16_t             ratesArray[Ar5416RateSize];
 805     int16_t             txPowerIndexOffset = 0;
 806     uint8_t             ht40PowerIncForPdadc = 2;
 807     int                 i;
 808
 809     uint16_t            cfgCtl;
 810     uint16_t            powerLimit;
 811     uint16_t            twiceAntennaReduction;
 812     uint16_t            twiceMaxRegulatoryPower;
 813     int16_t             maxPower;
 814     HAL_EEPROM_v14 *ee = AH_PRIVATE(ah)->ah_eeprom;
 815     struct ar5416eeprom *pEepData = &ee->ee_base;
 816
 817     HALASSERT(AH_PRIVATE(ah)->ah_eeversion >= AR_EEPROM_VER14_1);
 818
 819     /* Setup info for the actual eeprom */
 820     OS_MEMZERO(ratesArray, sizeof(ratesArray));
 821     cfgCtl = ath_hal_getctl(ah, chan);
 822     powerLimit = chan->ic_maxregpower * 2;
 823     twiceAntennaReduction = chan->ic_maxantgain;
 824     twiceMaxRegulatoryPower = AH_MIN(MAX_RATE_POWER, AH_PRIVATE(ah)->ah_powerLimit);
 825     pModal = &pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)];
 826     HALDEBUG(ah, HAL_DEBUG_RESET, "%s Channel=%u CfgCtl=%u\n",
 827         __func__,chan->ic_freq, cfgCtl );
 828
 829     if (IS_EEP_MINOR_V2(ah)) {
 830         ht40PowerIncForPdadc = pModal->ht40PowerIncForPdadc;
 831     }
 832
 833     if (!ar5416SetPowerPerRateTable(ah, pEepData,  chan,
 834                                     &ratesArray[0],cfgCtl,
 835                                     twiceAntennaReduction,
 836                                     twiceMaxRegulatoryPower, powerLimit)) {
 837         HALDEBUG(ah, HAL_DEBUG_ANY,
 838             "%s: unable to set tx power per rate table\n", __func__);
 839         return AH_FALSE;
 840     }
 841
 842     if (!ar5416SetPowerCalTable(ah,  pEepData, chan, &txPowerIndexOffset)) {
 843         HALDEBUG(ah, HAL_DEBUG_ANY, "%s: unable to set power table\n",
 844             __func__);
 845         return AH_FALSE;
 846     }
 847
 848     maxPower = AH_MAX(ratesArray[rate6mb], ratesArray[rateHt20_0]);
 849
 850     if (IEEE80211_IS_CHAN_2GHZ(chan)) {
 851         maxPower = AH_MAX(maxPower, ratesArray[rate1l]);
 852     }
 853
 854     if (IEEE80211_IS_CHAN_HT40(chan)) {
 855         maxPower = AH_MAX(maxPower, ratesArray[rateHt40_0]);
 856     }
 857
 858     ahp->ah_tx6PowerInHalfDbm = maxPower;
 859     AH_PRIVATE(ah)->ah_maxPowerLevel = maxPower;
 860     ahp->ah_txPowerIndexOffset = txPowerIndexOffset;
 861
 862     /*
 863      * txPowerIndexOffset is set by the SetPowerTable() call -
 864      *  adjust the rate table (0 offset if rates EEPROM not loaded)
 865      */
 866     for (i = 0; i < NELEM(ratesArray); i++) {
 867         ratesArray[i] = (int16_t)(txPowerIndexOffset + ratesArray[i]);
 868         if (ratesArray[i] > AR5416_MAX_RATE_POWER)
 869             ratesArray[i] = AR5416_MAX_RATE_POWER;
 870     }
 871
 872 #ifdef AH_EEPROM_DUMP
 873     ar5416PrintPowerPerRate(ah, ratesArray);
 874 #endif
 875
 876     /* Write the OFDM power per rate set */
 877     OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE1,
 878         POW_SM(ratesArray[rate18mb], 24)
 879           | POW_SM(ratesArray[rate12mb], 16)
 880           | POW_SM(ratesArray[rate9mb], 8)
 881           | POW_SM(ratesArray[rate6mb], 0)
 882     );
 883     OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE2,
 884         POW_SM(ratesArray[rate54mb], 24)
 885           | POW_SM(ratesArray[rate48mb], 16)
 886           | POW_SM(ratesArray[rate36mb], 8)
 887           | POW_SM(ratesArray[rate24mb], 0)
 888     );
 889
 890     if (IEEE80211_IS_CHAN_2GHZ(chan)) {
 891         /* Write the CCK power per rate set */
 892         OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE3,
 893             POW_SM(ratesArray[rate2s], 24)
 894               | POW_SM(ratesArray[rate2l],  16)
 895               | POW_SM(ratesArray[rateXr],  8) /* XR target power */
 896               | POW_SM(ratesArray[rate1l],   0)
 897         );
 898         OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE4,
 899             POW_SM(ratesArray[rate11s], 24)
 900               | POW_SM(ratesArray[rate11l], 16)
 901               | POW_SM(ratesArray[rate5_5s], 8)
 902               | POW_SM(ratesArray[rate5_5l], 0)
 903         );
 904     HALDEBUG(ah, HAL_DEBUG_RESET,
 905         "%s AR_PHY_POWER_TX_RATE3=0x%x AR_PHY_POWER_TX_RATE4=0x%x\n",
 906             __func__, OS_REG_READ(ah,AR_PHY_POWER_TX_RATE3),
 907             OS_REG_READ(ah,AR_PHY_POWER_TX_RATE4));
 908     }
 909
 910     /* Write the HT20 power per rate set */
 911     OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE5,
 912         POW_SM(ratesArray[rateHt20_3], 24)
 913           | POW_SM(ratesArray[rateHt20_2], 16)
 914           | POW_SM(ratesArray[rateHt20_1], 8)
 915           | POW_SM(ratesArray[rateHt20_0], 0)
 916     );
 917     OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE6,
 918         POW_SM(ratesArray[rateHt20_7], 24)
 919           | POW_SM(ratesArray[rateHt20_6], 16)
 920           | POW_SM(ratesArray[rateHt20_5], 8)
 921           | POW_SM(ratesArray[rateHt20_4], 0)
 922     );
 923
 924     if (IEEE80211_IS_CHAN_HT40(chan)) {
 925         /* Write the HT40 power per rate set */
 926         /* Correct PAR difference between HT40 and HT20/LEGACY */
 927         OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE7,
 928             POW_SM(ratesArray[rateHt40_3] + ht40PowerIncForPdadc, 24)
 929               | POW_SM(ratesArray[rateHt40_2] + ht40PowerIncForPdadc, 16)
 930               | POW_SM(ratesArray[rateHt40_1] + ht40PowerIncForPdadc, 8)
 931               | POW_SM(ratesArray[rateHt40_0] + ht40PowerIncForPdadc, 0)
 932         );
 933         OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE8,
 934             POW_SM(ratesArray[rateHt40_7] + ht40PowerIncForPdadc, 24)
 935               | POW_SM(ratesArray[rateHt40_6] + ht40PowerIncForPdadc, 16)
 936               | POW_SM(ratesArray[rateHt40_5] + ht40PowerIncForPdadc, 8)
 937               | POW_SM(ratesArray[rateHt40_4] + ht40PowerIncForPdadc, 0)
 938         );
 939         /* Write the Dup/Ext 40 power per rate set */
 940         OS_REG_WRITE(ah, AR_PHY_POWER_TX_RATE9,
 941             POW_SM(ratesArray[rateExtOfdm], 24)
 942               | POW_SM(ratesArray[rateExtCck], 16)
 943               | POW_SM(ratesArray[rateDupOfdm], 8)
 944               | POW_SM(ratesArray[rateDupCck], 0)
 945         );
 946     }
 947
 948     /* Write the Power subtraction for dynamic chain changing, for per-packet powertx */
 949     OS_REG_WRITE(ah, AR_PHY_POWER_TX_SUB,
 950         POW_SM(pModal->pwrDecreaseFor3Chain, 6)
 951           | POW_SM(pModal->pwrDecreaseFor2Chain, 0)
 952     );
 953     return AH_TRUE;
 954 #undef POW_SM
 955 }
 956
 957 /*
 958  * Exported call to check for a recent gain reading and return
 959  * the current state of the thermal calibration gain engine.
 960  */
 961 HAL_RFGAIN
 962 ar5416GetRfgain(struct ath_hal *ah)
 963 {
 964         return HAL_RFGAIN_INACTIVE;
 965 }
 966
 967 /*
 968  * Places all of hardware into reset
 969  */
 970 HAL_BOOL
 971 ar5416Disable(struct ath_hal *ah)
 972 {
 973         if (!ar5212SetPowerMode(ah, HAL_PM_AWAKE, AH_TRUE))
 974                 return AH_FALSE;
 975         return ar5416SetResetReg(ah, HAL_RESET_COLD);
 976 }
 977
 978 /*
 979  * Places the PHY and Radio chips into reset.  A full reset
 980  * must be called to leave this state.  The PCI/MAC/PCU are
 981  * not placed into reset as we must receive interrupt to
 982  * re-enable the hardware.
 983  */
 984 HAL_BOOL
 985 ar5416PhyDisable(struct ath_hal *ah)
 986 {
 987         return ar5416SetResetReg(ah, HAL_RESET_WARM);
 988 }
 989
 990 /*
 991  * Write the given reset bit mask into the reset register
 992  */
 993 HAL_BOOL
 994 ar5416SetResetReg(struct ath_hal *ah, uint32_t type)
 995 {
 996         switch (type) {
 997         case HAL_RESET_POWER_ON:
 998                 return ar5416SetResetPowerOn(ah);
 999         case HAL_RESET_WARM:
1000         case HAL_RESET_COLD:
1001                 return ar5416SetReset(ah, type);
1002         default:
1003                 HALASSERT(AH_FALSE);
1004                 return AH_FALSE;
1005         }
1006 }
1007
1008 static HAL_BOOL
1009 ar5416SetResetPowerOn(struct ath_hal *ah)
1010 {
1011     /* Power On Reset (Hard Reset) */
1012
1013     /*
1014      * Set force wake
1015      *
1016      * If the MAC was running, previously calling
1017      * reset will wake up the MAC but it may go back to sleep
1018      * before we can start polling.
1019      * Set force wake  stops that
1020      * This must be called before initiating a hard reset.
1021      */
1022     OS_REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1023             AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1024
1025     /*
1026      * RTC reset and clear
1027      */
1028     OS_REG_WRITE(ah, AR_RC, AR_RC_AHB);
1029     OS_REG_WRITE(ah, AR_RTC_RESET, 0);
1030     OS_DELAY(20);
1031     OS_REG_WRITE(ah, AR_RC, 0);
1032
1033     OS_REG_WRITE(ah, AR_RTC_RESET, 1);
1034
1035     /*
1036      * Poll till RTC is ON
1037      */
1038     if (!ath_hal_wait(ah, AR_RTC_STATUS, AR_RTC_PM_STATUS_M, AR_RTC_STATUS_ON)) {
1039         HALDEBUG(ah, HAL_DEBUG_ANY, "%s: RTC not waking up\n", __func__);
1040         return AH_FALSE;
1041     }
1042
1043     return ar5416SetReset(ah, HAL_RESET_COLD);
1044 }
1045
1046 static HAL_BOOL
1047 ar5416SetReset(struct ath_hal *ah, int type)
1048 {
1049     uint32_t tmpReg, mask;
1050
1051     /*
1052      * Force wake
1053      */
1054     OS_REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1055         AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1056
1057     /*
1058      * Reset AHB
1059      */
1060     tmpReg = OS_REG_READ(ah, AR_INTR_SYNC_CAUSE);
1061     if (tmpReg & (AR_INTR_SYNC_LOCAL_TIMEOUT|AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1062         OS_REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1063         OS_REG_WRITE(ah, AR_RC, AR_RC_AHB|AR_RC_HOSTIF);
1064     } else {
1065         OS_REG_WRITE(ah, AR_RC, AR_RC_AHB);
1066     }
1067
1068     /*
1069      * Set Mac(BB,Phy) Warm Reset
1070      */
1071     switch (type) {
1072     case HAL_RESET_WARM:
1073             OS_REG_WRITE(ah, AR_RTC_RC, AR_RTC_RC_MAC_WARM);
1074             break;
1075     case HAL_RESET_COLD:
1076             OS_REG_WRITE(ah, AR_RTC_RC, AR_RTC_RC_MAC_WARM|AR_RTC_RC_MAC_COLD);
1077             break;
1078     default:
1079             HALASSERT(AH_FALSE);
1080             break;
1081     }
1082
1083     /*
1084      * Clear resets and force wakeup
1085      */
1086     OS_REG_WRITE(ah, AR_RTC_RC, 0);
1087     if (!ath_hal_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0)) {
1088         HALDEBUG(ah, HAL_DEBUG_ANY, "%s: RTC stuck in MAC reset\n", __func__);
1089         return AH_FALSE;
1090     }
1091
1092     /* Clear AHB reset */
1093     OS_REG_WRITE(ah, AR_RC, 0);
1094
1095         if (type == HAL_RESET_COLD) {
1096                 if (isBigEndian()) {
1097                         /*
1098                          * Set CFG, little-endian for register
1099                          * and descriptor accesses.
1100                          */
1101                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRD | AR_CFG_SWRG;
1102 #ifndef AH_NEED_DESC_SWAP
1103                         mask |= AR_CFG_SWTD;
1104 #endif
1105                         HALDEBUG(ah, HAL_DEBUG_RESET,
1106                             "%s Applying descriptor swap\n", __func__);
1107                         OS_REG_WRITE(ah, AR_CFG, LE_READ_4(&mask));
1108                 } else
1109                         OS_REG_WRITE(ah, AR_CFG, INIT_CONFIG_STATUS);
1110         }
1111
1112     ar5416InitPLL(ah, AH_NULL);
1113
1114     return AH_TRUE;
1115 }
1116
1117 #ifndef IS_5GHZ_FAST_CLOCK_EN
1118 #define IS_5GHZ_FAST_CLOCK_EN(ah, chan) AH_FALSE
1119 #endif
1120
1121 static void
1122 ar5416InitPLL(struct ath_hal *ah, const struct ieee80211_channel *chan)
1123 {
1124         uint32_t pll;
1125
1126         if (AR_SREV_MERLIN_20(ah) &&
1127             chan != AH_NULL && IEEE80211_IS_CHAN_5GHZ(chan)) {
1128                 /*
1129                  * PLL WAR for Merlin 2.0/2.1
1130                  * When doing fast clock, set PLL to 0x142c
1131                  * Else, set PLL to 0x2850 to prevent reset-to-reset variation
1132                  */
1133                 pll = IS_5GHZ_FAST_CLOCK_EN(ah, chan) ? 0x142c : 0x2850;
1134         } else if (AR_SREV_MERLIN_10_OR_LATER(ah)) {
1135                 pll = SM(0x5, AR_RTC_SOWL_PLL_REFDIV);
1136                 if (chan != AH_NULL) {
1137                         if (IEEE80211_IS_CHAN_HALF(chan))
1138                                 pll |= SM(0x1, AR_RTC_SOWL_PLL_CLKSEL);
1139                         else if (IEEE80211_IS_CHAN_QUARTER(chan))
1140                                 pll |= SM(0x2, AR_RTC_SOWL_PLL_CLKSEL);
1141                         else if (IEEE80211_IS_CHAN_5GHZ(chan))
1142                                 pll |= SM(0x28, AR_RTC_SOWL_PLL_DIV);
1143                         else
1144                                 pll |= SM(0x2c, AR_RTC_SOWL_PLL_DIV);
1145                 } else
1146                         pll |= SM(0x2c, AR_RTC_SOWL_PLL_DIV);
1147         } else if (AR_SREV_SOWL_10_OR_LATER(ah)) {
1148                 pll = SM(0x5, AR_RTC_SOWL_PLL_REFDIV);
1149                 if (chan != AH_NULL) {
1150                         if (IEEE80211_IS_CHAN_HALF(chan))
1151                                 pll |= SM(0x1, AR_RTC_SOWL_PLL_CLKSEL);
1152                         else if (IEEE80211_IS_CHAN_QUARTER(chan))
1153                                 pll |= SM(0x2, AR_RTC_SOWL_PLL_CLKSEL);
1154                         else if (IEEE80211_IS_CHAN_5GHZ(chan))
1155                                 pll |= SM(0x50, AR_RTC_SOWL_PLL_DIV);
1156                         else
1157                                 pll |= SM(0x58, AR_RTC_SOWL_PLL_DIV);
1158                 } else
1159                         pll |= SM(0x58, AR_RTC_SOWL_PLL_DIV);
1160         } else {
1161                 pll = AR_RTC_PLL_REFDIV_5 | AR_RTC_PLL_DIV2;
1162                 if (chan != AH_NULL) {
1163                         if (IEEE80211_IS_CHAN_HALF(chan))
1164                                 pll |= SM(0x1, AR_RTC_PLL_CLKSEL);
1165                         else if (IEEE80211_IS_CHAN_QUARTER(chan))
1166                                 pll |= SM(0x2, AR_RTC_PLL_CLKSEL);
1167                         else if (IEEE80211_IS_CHAN_5GHZ(chan))
1168                                 pll |= SM(0xa, AR_RTC_PLL_DIV);
1169                         else
1170                                 pll |= SM(0xb, AR_RTC_PLL_DIV);
1171                 } else
1172                         pll |= SM(0xb, AR_RTC_PLL_DIV);
1173         }
1174         OS_REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
1175
1176         /* TODO:
1177         * For multi-band owl, switch between bands by reiniting the PLL.
1178         */
1179
1180         OS_DELAY(RTC_PLL_SETTLE_DELAY);
1181
1182         OS_REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_SLEEP_DERIVED_CLK);
1183 }
1184
1185 /*
1186  * Read EEPROM header info and program the device for correct operation
1187  * given the channel value.
1188  */
1189 HAL_BOOL
1190 ar5416SetBoardValues(struct ath_hal *ah, const struct ieee80211_channel *chan)
1191 {
1192     const HAL_EEPROM_v14 *ee = AH_PRIVATE(ah)->ah_eeprom;
1193     const struct ar5416eeprom *eep = &ee->ee_base;
1194     const MODAL_EEP_HEADER *pModal;
1195     int                 i, regChainOffset;
1196     uint8_t             txRxAttenLocal;    /* workaround for eeprom versions <= 14.2 */
1197
1198     HALASSERT(AH_PRIVATE(ah)->ah_eeversion >= AR_EEPROM_VER14_1);
1199     pModal = &eep->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)];
1200
1201     /* NB: workaround for eeprom versions <= 14.2 */
1202     txRxAttenLocal = IEEE80211_IS_CHAN_2GHZ(chan) ? 23 : 44;
1203
1204     OS_REG_WRITE(ah, AR_PHY_SWITCH_COM, pModal->antCtrlCommon);
1205     for (i = 0; i < AR5416_MAX_CHAINS; i++) {
1206            if (AR_SREV_MERLIN(ah)) {
1207                 if (i >= 2) break;
1208            }
1209            if (AR_SREV_OWL_20_OR_LATER(ah) &&
1210             (AH5416(ah)->ah_rx_chainmask == 0x5 ||
1211              AH5416(ah)->ah_tx_chainmask == 0x5) && i != 0) {
1212             /* Regs are swapped from chain 2 to 1 for 5416 2_0 with
1213              * only chains 0 and 2 populated
1214              */
1215             regChainOffset = (i == 1) ? 0x2000 : 0x1000;
1216         } else {
1217             regChainOffset = i * 0x1000;
1218         }
1219
1220         OS_REG_WRITE(ah, AR_PHY_SWITCH_CHAIN_0 + regChainOffset, pModal->antCtrlChain[i]);
1221         OS_REG_WRITE(ah, AR_PHY_TIMING_CTRL4 + regChainOffset,
1222                 (OS_REG_READ(ah, AR_PHY_TIMING_CTRL4 + regChainOffset) &
1223                 ~(AR_PHY_TIMING_CTRL4_IQCORR_Q_Q_COFF | AR_PHY_TIMING_CTRL4_IQCORR_Q_I_COFF)) |
1224                 SM(pModal->iqCalICh[i], AR_PHY_TIMING_CTRL4_IQCORR_Q_I_COFF) |
1225                 SM(pModal->iqCalQCh[i], AR_PHY_TIMING_CTRL4_IQCORR_Q_Q_COFF));
1226
1227         /*
1228          * Large signal upgrade.
1229          * XXX update
1230          */
1231
1232         if ((i == 0) || AR_SREV_OWL_20_OR_LATER(ah)) {
1233             OS_REG_WRITE(ah, AR_PHY_RXGAIN + regChainOffset,
1234                 (OS_REG_READ(ah, AR_PHY_RXGAIN + regChainOffset) & ~AR_PHY_RXGAIN_TXRX_ATTEN) |
1235                         SM(IS_EEP_MINOR_V3(ah)  ? pModal->txRxAttenCh[i] : txRxAttenLocal,
1236                                 AR_PHY_RXGAIN_TXRX_ATTEN));
1237
1238             OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + regChainOffset,
1239                 (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + regChainOffset) & ~AR_PHY_GAIN_2GHZ_RXTX_MARGIN) |
1240                         SM(pModal->rxTxMarginCh[i], AR_PHY_GAIN_2GHZ_RXTX_MARGIN));
1241         }
1242     }
1243
1244     OS_REG_RMW_FIELD(ah, AR_PHY_SETTLING, AR_PHY_SETTLING_SWITCH, pModal->switchSettling);
1245     OS_REG_RMW_FIELD(ah, AR_PHY_DESIRED_SZ, AR_PHY_DESIRED_SZ_ADC, pModal->adcDesiredSize);
1246     OS_REG_RMW_FIELD(ah, AR_PHY_DESIRED_SZ, AR_PHY_DESIRED_SZ_PGA, pModal->pgaDesiredSize);
1247     OS_REG_WRITE(ah, AR_PHY_RF_CTL4,
1248         SM(pModal->txEndToXpaOff, AR_PHY_RF_CTL4_TX_END_XPAA_OFF)
1249         | SM(pModal->txEndToXpaOff, AR_PHY_RF_CTL4_TX_END_XPAB_OFF)
1250         | SM(pModal->txFrameToXpaOn, AR_PHY_RF_CTL4_FRAME_XPAA_ON)
1251         | SM(pModal->txFrameToXpaOn, AR_PHY_RF_CTL4_FRAME_XPAB_ON));
1252
1253     OS_REG_RMW_FIELD(ah, AR_PHY_RF_CTL3, AR_PHY_TX_END_TO_A2_RX_ON, pModal->txEndToRxOn);
1254
1255     if (AR_SREV_MERLIN_10_OR_LATER(ah)) {
1256         OS_REG_RMW_FIELD(ah, AR_PHY_CCA, AR9280_PHY_CCA_THRESH62,
1257             pModal->thresh62);
1258         OS_REG_RMW_FIELD(ah, AR_PHY_EXT_CCA0, AR_PHY_EXT_CCA0_THRESH62,
1259             pModal->thresh62);
1260     } else {
1261         OS_REG_RMW_FIELD(ah, AR_PHY_CCA, AR_PHY_CCA_THRESH62,
1262             pModal->thresh62);
1263         OS_REG_RMW_FIELD(ah, AR_PHY_EXT_CCA0, AR_PHY_EXT_CCA_THRESH62,
1264             pModal->thresh62);
1265     }
1266
1267     /* Minor Version Specific application */
1268     if (IS_EEP_MINOR_V2(ah)) {
1269         OS_REG_RMW_FIELD(ah, AR_PHY_RF_CTL2,  AR_PHY_TX_FRAME_TO_DATA_START, pModal->txFrameToDataStart);
1270         OS_REG_RMW_FIELD(ah, AR_PHY_RF_CTL2,  AR_PHY_TX_FRAME_TO_PA_ON, pModal->txFrameToPaOn);
1271     }
1272
1273     if (IS_EEP_MINOR_V3(ah)) {
1274         if (IEEE80211_IS_CHAN_HT40(chan)) {
1275                 /* Overwrite switch settling with HT40 value */
1276                 OS_REG_RMW_FIELD(ah, AR_PHY_SETTLING, AR_PHY_SETTLING_SWITCH, pModal->swSettleHt40);
1277         }
1278
1279         if ((AR_SREV_OWL_20_OR_LATER(ah)) &&
1280             (  AH5416(ah)->ah_rx_chainmask == 0x5 || AH5416(ah)->ah_tx_chainmask == 0x5)){
1281             /* Reg Offsets are swapped for logical mapping */
1282                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x1000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x1000) & ~AR_PHY_GAIN_2GHZ_BSW_MARGIN) |
1283                         SM(pModal->bswMargin[2], AR_PHY_GAIN_2GHZ_BSW_MARGIN));
1284                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x1000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x1000) & ~AR_PHY_GAIN_2GHZ_BSW_ATTEN) |
1285                         SM(pModal->bswAtten[2], AR_PHY_GAIN_2GHZ_BSW_ATTEN));
1286                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x2000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x2000) & ~AR_PHY_GAIN_2GHZ_BSW_MARGIN) |
1287                         SM(pModal->bswMargin[1], AR_PHY_GAIN_2GHZ_BSW_MARGIN));
1288                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x2000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x2000) & ~AR_PHY_GAIN_2GHZ_BSW_ATTEN) |
1289                         SM(pModal->bswAtten[1], AR_PHY_GAIN_2GHZ_BSW_ATTEN));
1290         } else {
1291                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x1000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x1000) & ~AR_PHY_GAIN_2GHZ_BSW_MARGIN) |
1292                         SM(pModal->bswMargin[1], AR_PHY_GAIN_2GHZ_BSW_MARGIN));
1293                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x1000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x1000) & ~AR_PHY_GAIN_2GHZ_BSW_ATTEN) |
1294                         SM(pModal->bswAtten[1], AR_PHY_GAIN_2GHZ_BSW_ATTEN));
1295                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x2000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x2000) & ~AR_PHY_GAIN_2GHZ_BSW_MARGIN) |
1296                         SM(pModal->bswMargin[2],AR_PHY_GAIN_2GHZ_BSW_MARGIN));
1297                 OS_REG_WRITE(ah, AR_PHY_GAIN_2GHZ + 0x2000, (OS_REG_READ(ah, AR_PHY_GAIN_2GHZ + 0x2000) & ~AR_PHY_GAIN_2GHZ_BSW_ATTEN) |
1298                         SM(pModal->bswAtten[2], AR_PHY_GAIN_2GHZ_BSW_ATTEN));
1299         }
1300         OS_REG_RMW_FIELD(ah, AR_PHY_GAIN_2GHZ, AR_PHY_GAIN_2GHZ_BSW_MARGIN, pModal->bswMargin[0]);
1301         OS_REG_RMW_FIELD(ah, AR_PHY_GAIN_2GHZ, AR_PHY_GAIN_2GHZ_BSW_ATTEN, pModal->bswAtten[0]);
1302     }
1303     return AH_TRUE;
1304 }
1305
1306 /*
1307  * Helper functions common for AP/CB/XB
1308  */
1309
1310 /*
1311  * ar5416SetPowerPerRateTable
1312  *
1313  * Sets the transmit power in the baseband for the given
1314  * operating channel and mode.
1315  */
1316 static HAL_BOOL
1317 ar5416SetPowerPerRateTable(struct ath_hal *ah, struct ar5416eeprom *pEepData,
1318                            const struct ieee80211_channel *chan,
1319                            int16_t *ratesArray, uint16_t cfgCtl,
1320                            uint16_t AntennaReduction,
1321                            uint16_t twiceMaxRegulatoryPower,
1322                            uint16_t powerLimit)
1323 {
1324 /* Local defines to distinguish between extension and control CTL's */
1325 #define EXT_ADDITIVE (0x8000)
1326 #define CTL_11A_EXT (CTL_11A | EXT_ADDITIVE)
1327 #define CTL_11G_EXT (CTL_11G | EXT_ADDITIVE)
1328 #define CTL_11B_EXT (CTL_11B | EXT_ADDITIVE)
1329
1330         uint16_t twiceMaxEdgePower = AR5416_MAX_RATE_POWER;
1331         int i;
1332         int16_t  twiceLargestAntenna;
1333         CAL_CTL_DATA *rep;
1334         CAL_TARGET_POWER_LEG targetPowerOfdm, targetPowerCck = {0, {0, 0, 0, 0}};
1335         CAL_TARGET_POWER_LEG targetPowerOfdmExt = {0, {0, 0, 0, 0}}, targetPowerCckExt = {0, {0, 0, 0, 0}};
1336         CAL_TARGET_POWER_HT  targetPowerHt20, targetPowerHt40 = {0, {0, 0, 0, 0}};
1337         int16_t scaledPower, minCtlPower;
1338
1339 #define SUB_NUM_CTL_MODES_AT_5G_40 2   /* excluding HT40, EXT-OFDM */
1340 #define SUB_NUM_CTL_MODES_AT_2G_40 3   /* excluding HT40, EXT-OFDM, EXT-CCK */
1341         static const uint16_t ctlModesFor11a[] = {
1342            CTL_11A, CTL_5GHT20, CTL_11A_EXT, CTL_5GHT40
1343         };
1344         static const uint16_t ctlModesFor11g[] = {
1345            CTL_11B, CTL_11G, CTL_2GHT20, CTL_11B_EXT, CTL_11G_EXT, CTL_2GHT40
1346         };
1347         const uint16_t *pCtlMode;
1348         uint16_t numCtlModes, ctlMode, freq;
1349         CHAN_CENTERS centers;
1350
1351         ar5416GetChannelCenters(ah,  chan, &centers);
1352
1353         /* Compute TxPower reduction due to Antenna Gain */
1354
1355         twiceLargestAntenna = AH_MAX(AH_MAX(
1356             pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[0],
1357             pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[1]),
1358             pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[2]);
1359 #if 0
1360         /* Turn it back on if we need to calculate per chain antenna gain reduction */
1361         /* Use only if the expected gain > 6dbi */
1362         /* Chain 0 is always used */
1363         twiceLargestAntenna = pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[0];
1364
1365         /* Look at antenna gains of Chains 1 and 2 if the TX mask is set */
1366         if (ahp->ah_tx_chainmask & 0x2)
1367                 twiceLargestAntenna = AH_MAX(twiceLargestAntenna,
1368                         pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[1]);
1369
1370         if (ahp->ah_tx_chainmask & 0x4)
1371                 twiceLargestAntenna = AH_MAX(twiceLargestAntenna,
1372                         pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].antennaGainCh[2]);
1373 #endif
1374         twiceLargestAntenna = (int16_t)AH_MIN((AntennaReduction) - twiceLargestAntenna, 0);
1375
1376         /* XXX setup for 5212 use (really used?) */
1377         ath_hal_eepromSet(ah,
1378             IEEE80211_IS_CHAN_2GHZ(chan) ? AR_EEP_ANTGAINMAX_2 : AR_EEP_ANTGAINMAX_5,
1379             twiceLargestAntenna);
1380
1381         /*
1382          * scaledPower is the minimum of the user input power level and
1383          * the regulatory allowed power level
1384          */
1385         scaledPower = AH_MIN(powerLimit, twiceMaxRegulatoryPower + twiceLargestAntenna);
1386
1387         /* Reduce scaled Power by number of chains active to get to per chain tx power level */
1388         /* TODO: better value than these? */
1389         switch (owl_get_ntxchains(AH5416(ah)->ah_tx_chainmask)) {
1390         case 1:
1391                 break;
1392         case 2:
1393                 scaledPower -= pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].pwrDecreaseFor2Chain;
1394                 break;
1395         case 3:
1396                 scaledPower -= pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].pwrDecreaseFor3Chain;
1397                 break;
1398         default:
1399                 return AH_FALSE; /* Unsupported number of chains */
1400         }
1401
1402         scaledPower = AH_MAX(0, scaledPower);
1403
1404         /* Get target powers from EEPROM - our baseline for TX Power */
1405         if (IEEE80211_IS_CHAN_2GHZ(chan)) {
1406                 /* Setup for CTL modes */
1407                 numCtlModes = NELEM(ctlModesFor11g) - SUB_NUM_CTL_MODES_AT_2G_40; /* CTL_11B, CTL_11G, CTL_2GHT20 */
1408                 pCtlMode = ctlModesFor11g;
1409
1410                 ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPowerCck,
1411                                 AR5416_NUM_2G_CCK_TARGET_POWERS, &targetPowerCck, 4, AH_FALSE);
1412                 ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPower2G,
1413                                 AR5416_NUM_2G_20_TARGET_POWERS, &targetPowerOfdm, 4, AH_FALSE);
1414                 ar5416GetTargetPowers(ah,  chan, pEepData->calTargetPower2GHT20,
1415                                 AR5416_NUM_2G_20_TARGET_POWERS, &targetPowerHt20, 8, AH_FALSE);
1416
1417                 if (IEEE80211_IS_CHAN_HT40(chan)) {
1418                         numCtlModes = NELEM(ctlModesFor11g);    /* All 2G CTL's */
1419
1420                         ar5416GetTargetPowers(ah,  chan, pEepData->calTargetPower2GHT40,
1421                                 AR5416_NUM_2G_40_TARGET_POWERS, &targetPowerHt40, 8, AH_TRUE);
1422                         /* Get target powers for extension channels */
1423                         ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPowerCck,
1424                                 AR5416_NUM_2G_CCK_TARGET_POWERS, &targetPowerCckExt, 4, AH_TRUE);
1425                         ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPower2G,
1426                                 AR5416_NUM_2G_20_TARGET_POWERS, &targetPowerOfdmExt, 4, AH_TRUE);
1427                 }
1428         } else {
1429                 /* Setup for CTL modes */
1430                 numCtlModes = NELEM(ctlModesFor11a) - SUB_NUM_CTL_MODES_AT_5G_40; /* CTL_11A, CTL_5GHT20 */
1431                 pCtlMode = ctlModesFor11a;
1432
1433                 ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPower5G,
1434                                 AR5416_NUM_5G_20_TARGET_POWERS, &targetPowerOfdm, 4, AH_FALSE);
1435                 ar5416GetTargetPowers(ah,  chan, pEepData->calTargetPower5GHT20,
1436                                 AR5416_NUM_5G_20_TARGET_POWERS, &targetPowerHt20, 8, AH_FALSE);
1437
1438                 if (IEEE80211_IS_CHAN_HT40(chan)) {
1439                         numCtlModes = NELEM(ctlModesFor11a); /* All 5G CTL's */
1440
1441                         ar5416GetTargetPowers(ah,  chan, pEepData->calTargetPower5GHT40,
1442                                 AR5416_NUM_5G_40_TARGET_POWERS, &targetPowerHt40, 8, AH_TRUE);
1443                         ar5416GetTargetPowersLeg(ah,  chan, pEepData->calTargetPower5G,
1444                                 AR5416_NUM_5G_20_TARGET_POWERS, &targetPowerOfdmExt, 4, AH_TRUE);
1445                 }
1446         }
1447
1448         /*
1449          * For MIMO, need to apply regulatory caps individually across dynamically
1450          * running modes: CCK, OFDM, HT20, HT40
1451          *
1452          * The outer loop walks through each possible applicable runtime mode.
1453          * The inner loop walks through each ctlIndex entry in EEPROM.
1454          * The ctl value is encoded as [7:4] == test group, [3:0] == test mode.
1455          *
1456          */
1457         for (ctlMode = 0; ctlMode < numCtlModes; ctlMode++) {
1458                 HAL_BOOL isHt40CtlMode = (pCtlMode[ctlMode] == CTL_5GHT40) ||
1459                     (pCtlMode[ctlMode] == CTL_2GHT40);
1460                 if (isHt40CtlMode) {
1461                         freq = centers.ctl_center;
1462                 } else if (pCtlMode[ctlMode] & EXT_ADDITIVE) {
1463                         freq = centers.ext_center;
1464                 } else {
1465                         freq = centers.ctl_center;
1466                 }
1467
1468                 /* walk through each CTL index stored in EEPROM */
1469                 for (i = 0; (i < AR5416_NUM_CTLS) && pEepData->ctlIndex[i]; i++) {
1470                         uint16_t twiceMinEdgePower;
1471
1472                         /* compare test group from regulatory channel list with test mode from pCtlMode list */
1473                         if ((((cfgCtl & ~CTL_MODE_M) | (pCtlMode[ctlMode] & CTL_MODE_M)) == pEepData->ctlIndex[i]) ||
1474                                 (((cfgCtl & ~CTL_MODE_M) | (pCtlMode[ctlMode] & CTL_MODE_M)) ==
1475                                  ((pEepData->ctlIndex[i] & CTL_MODE_M) | SD_NO_CTL))) {
1476                                 rep = &(pEepData->ctlData[i]);
1477                                 twiceMinEdgePower = ar5416GetMaxEdgePower(freq,
1478                                                         rep->ctlEdges[owl_get_ntxchains(AH5416(ah)->ah_tx_chainmask) - 1],
1479                                                         IEEE80211_IS_CHAN_2GHZ(chan));
1480                                 if ((cfgCtl & ~CTL_MODE_M) == SD_NO_CTL) {
1481                                         /* Find the minimum of all CTL edge powers that apply to this channel */
1482                                         twiceMaxEdgePower = AH_MIN(twiceMaxEdgePower, twiceMinEdgePower);
1483                                 } else {
1484                                         /* specific */
1485                                         twiceMaxEdgePower = twiceMinEdgePower;
1486                                         break;
1487                                 }
1488                         }
1489                 }
1490                 minCtlPower = (uint8_t)AH_MIN(twiceMaxEdgePower, scaledPower);
1491                 /* Apply ctl mode to correct target power set */
1492                 switch(pCtlMode[ctlMode]) {
1493                 case CTL_11B:
1494                         for (i = 0; i < NELEM(targetPowerCck.tPow2x); i++) {
1495                                 targetPowerCck.tPow2x[i] = (uint8_t)AH_MIN(targetPowerCck.tPow2x[i], minCtlPower);
1496                         }
1497                         break;
1498                 case CTL_11A:
1499                 case CTL_11G:
1500                         for (i = 0; i < NELEM(targetPowerOfdm.tPow2x); i++) {
1501                                 targetPowerOfdm.tPow2x[i] = (uint8_t)AH_MIN(targetPowerOfdm.tPow2x[i], minCtlPower);
1502                         }
1503                         break;
1504                 case CTL_5GHT20:
1505                 case CTL_2GHT20:
1506                         for (i = 0; i < NELEM(targetPowerHt20.tPow2x); i++) {
1507                                 targetPowerHt20.tPow2x[i] = (uint8_t)AH_MIN(targetPowerHt20.tPow2x[i], minCtlPower);
1508                         }
1509                         break;
1510                 case CTL_11B_EXT:
1511                         targetPowerCckExt.tPow2x[0] = (uint8_t)AH_MIN(targetPowerCckExt.tPow2x[0], minCtlPower);
1512                         break;
1513                 case CTL_11A_EXT:
1514                 case CTL_11G_EXT:
1515                         targetPowerOfdmExt.tPow2x[0] = (uint8_t)AH_MIN(targetPowerOfdmExt.tPow2x[0], minCtlPower);
1516                         break;
1517                 case CTL_5GHT40:
1518                 case CTL_2GHT40:
1519                         for (i = 0; i < NELEM(targetPowerHt40.tPow2x); i++) {
1520                                 targetPowerHt40.tPow2x[i] = (uint8_t)AH_MIN(targetPowerHt40.tPow2x[i], minCtlPower);
1521                         }
1522                         break;
1523                 default:
1524                         return AH_FALSE;
1525                         break;
1526                 }
1527         } /* end ctl mode checking */
1528
1529         /* Set rates Array from collected data */
1530         ratesArray[rate6mb] = ratesArray[rate9mb] = ratesArray[rate12mb] = ratesArray[rate18mb] = ratesArray[rate24mb] = targetPowerOfdm.tPow2x[0];
1531         ratesArray[rate36mb] = targetPowerOfdm.tPow2x[1];
1532         ratesArray[rate48mb] = targetPowerOfdm.tPow2x[2];
1533         ratesArray[rate54mb] = targetPowerOfdm.tPow2x[3];
1534         ratesArray[rateXr] = targetPowerOfdm.tPow2x[0];
1535
1536         for (i = 0; i < NELEM(targetPowerHt20.tPow2x); i++) {
1537                 ratesArray[rateHt20_0 + i] = targetPowerHt20.tPow2x[i];
1538         }
1539
1540         if (IEEE80211_IS_CHAN_2GHZ(chan)) {
1541                 ratesArray[rate1l]  = targetPowerCck.tPow2x[0];
1542                 ratesArray[rate2s] = ratesArray[rate2l]  = targetPowerCck.tPow2x[1];
1543                 ratesArray[rate5_5s] = ratesArray[rate5_5l] = targetPowerCck.tPow2x[2];
1544                 ratesArray[rate11s] = ratesArray[rate11l] = targetPowerCck.tPow2x[3];
1545         }
1546         if (IEEE80211_IS_CHAN_HT40(chan)) {
1547                 for (i = 0; i < NELEM(targetPowerHt40.tPow2x); i++) {
1548                         ratesArray[rateHt40_0 + i] = targetPowerHt40.tPow2x[i];
1549                 }
1550                 ratesArray[rateDupOfdm] = targetPowerHt40.tPow2x[0];
1551                 ratesArray[rateDupCck]  = targetPowerHt40.tPow2x[0];
1552                 ratesArray[rateExtOfdm] = targetPowerOfdmExt.tPow2x[0];
1553                 if (IEEE80211_IS_CHAN_2GHZ(chan)) {
1554                         ratesArray[rateExtCck]  = targetPowerCckExt.tPow2x[0];
1555                 }
1556         }
1557         return AH_TRUE;
1558 #undef EXT_ADDITIVE
1559 #undef CTL_11A_EXT
1560 #undef CTL_11G_EXT
1561 #undef CTL_11B_EXT
1562 #undef SUB_NUM_CTL_MODES_AT_5G_40
1563 #undef SUB_NUM_CTL_MODES_AT_2G_40
1564 }
1565
1566 /**************************************************************************
1567  * fbin2freq
1568  *
1569  * Get channel value from binary representation held in eeprom
1570  * RETURNS: the frequency in MHz
1571  */
1572 static uint16_t
1573 fbin2freq(uint8_t fbin, HAL_BOOL is2GHz)
1574 {
1575     /*
1576      * Reserved value 0xFF provides an empty definition both as
1577      * an fbin and as a frequency - do not convert
1578      */
1579     if (fbin == AR5416_BCHAN_UNUSED) {
1580         return fbin;
1581     }
1582
1583     return (uint16_t)((is2GHz) ? (2300 + fbin) : (4800 + 5 * fbin));
1584 }
1585
1586 /*
1587  * ar5416GetMaxEdgePower
1588  *
1589  * Find the maximum conformance test limit for the given channel and CTL info
1590  */
1591 static uint16_t
1592 ar5416GetMaxEdgePower(uint16_t freq, CAL_CTL_EDGES *pRdEdgesPower, HAL_BOOL is2GHz)
1593 {
1594     uint16_t twiceMaxEdgePower = AR5416_MAX_RATE_POWER;
1595     int      i;
1596
1597     /* Get the edge power */
1598     for (i = 0; (i < AR5416_NUM_BAND_EDGES) && (pRdEdgesPower[i].bChannel != AR5416_BCHAN_UNUSED) ; i++) {
1599         /*
1600          * If there's an exact channel match or an inband flag set
1601          * on the lower channel use the given rdEdgePower
1602          */
1603         if (freq == fbin2freq(pRdEdgesPower[i].bChannel, is2GHz)) {
1604             twiceMaxEdgePower = MS(pRdEdgesPower[i].tPowerFlag, CAL_CTL_EDGES_POWER);
1605             break;
1606         } else if ((i > 0) && (freq < fbin2freq(pRdEdgesPower[i].bChannel, is2GHz))) {
1607             if (fbin2freq(pRdEdgesPower[i - 1].bChannel, is2GHz) < freq && (pRdEdgesPower[i - 1].tPowerFlag & CAL_CTL_EDGES_FLAG) != 0) {
1608                 twiceMaxEdgePower = MS(pRdEdgesPower[i - 1].tPowerFlag, CAL_CTL_EDGES_POWER);
1609             }
1610             /* Leave loop - no more affecting edges possible in this monotonic increasing list */
1611             break;
1612         }
1613     }
1614     HALASSERT(twiceMaxEdgePower > 0);
1615     return twiceMaxEdgePower;
1616 }
1617
1618 /**************************************************************
1619  * ar5416GetTargetPowers
1620  *
1621  * Return the rates of target power for the given target power table
1622  * channel, and number of channels
1623  */
1624 void
1625 ar5416GetTargetPowers(struct ath_hal *ah,  const struct ieee80211_channel *chan,
1626                       CAL_TARGET_POWER_HT *powInfo, uint16_t numChannels,
1627                       CAL_TARGET_POWER_HT *pNewPower, uint16_t numRates,
1628                       HAL_BOOL isHt40Target)
1629 {
1630     uint16_t clo, chi;
1631     int i;
1632     int matchIndex = -1, lowIndex = -1;
1633     uint16_t freq;
1634     CHAN_CENTERS centers;
1635
1636     ar5416GetChannelCenters(ah,  chan, &centers);
1637     freq = isHt40Target ? centers.synth_center : centers.ctl_center;
1638
1639     /* Copy the target powers into the temp channel list */
1640     if (freq <= fbin2freq(powInfo[0].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) {
1641         matchIndex = 0;
1642     } else {
1643         for (i = 0; (i < numChannels) && (powInfo[i].bChannel != AR5416_BCHAN_UNUSED); i++) {
1644             if (freq == fbin2freq(powInfo[i].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) {
1645                 matchIndex = i;
1646                 break;
1647             } else if ((freq < fbin2freq(powInfo[i].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) &&
1648                        (freq > fbin2freq(powInfo[i - 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))))
1649             {
1650                 lowIndex = i - 1;
1651                 break;
1652             }
1653         }
1654         if ((matchIndex == -1) && (lowIndex == -1)) {
1655             HALASSERT(freq > fbin2freq(powInfo[i - 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan)));
1656             matchIndex = i - 1;
1657         }
1658     }
1659
1660     if (matchIndex != -1) {
1661         OS_MEMCPY(pNewPower, &powInfo[matchIndex], sizeof(*pNewPower));
1662     } else {
1663         HALASSERT(lowIndex != -1);
1664         /*
1665          * Get the lower and upper channels, target powers,
1666          * and interpolate between them.
1667          */
1668         clo = fbin2freq(powInfo[lowIndex].bChannel, IEEE80211_IS_CHAN_2GHZ(chan));
1669         chi = fbin2freq(powInfo[lowIndex + 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan));
1670
1671         for (i = 0; i < numRates; i++) {
1672             pNewPower->tPow2x[i] = (uint8_t)interpolate(freq, clo, chi,
1673                                    powInfo[lowIndex].tPow2x[i], powInfo[lowIndex + 1].tPow2x[i]);
1674         }
1675     }
1676 }
1677 /**************************************************************
1678  * ar5416GetTargetPowersLeg
1679  *
1680  * Return the four rates of target power for the given target power table
1681  * channel, and number of channels
1682  */
1683 void
1684 ar5416GetTargetPowersLeg(struct ath_hal *ah,
1685                          const struct ieee80211_channel *chan,
1686                          CAL_TARGET_POWER_LEG *powInfo, uint16_t numChannels,
1687                          CAL_TARGET_POWER_LEG *pNewPower, uint16_t numRates,
1688                          HAL_BOOL isExtTarget)
1689 {
1690     uint16_t clo, chi;
1691     int i;
1692     int matchIndex = -1, lowIndex = -1;
1693     uint16_t freq;
1694     CHAN_CENTERS centers;
1695
1696     ar5416GetChannelCenters(ah,  chan, &centers);
1697     freq = (isExtTarget) ? centers.ext_center :centers.ctl_center;
1698
1699     /* Copy the target powers into the temp channel list */
1700     if (freq <= fbin2freq(powInfo[0].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) {
1701         matchIndex = 0;
1702     } else {
1703         for (i = 0; (i < numChannels) && (powInfo[i].bChannel != AR5416_BCHAN_UNUSED); i++) {
1704             if (freq == fbin2freq(powInfo[i].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) {
1705                 matchIndex = i;
1706                 break;
1707             } else if ((freq < fbin2freq(powInfo[i].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))) &&
1708                        (freq > fbin2freq(powInfo[i - 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan))))
1709             {
1710                 lowIndex = i - 1;
1711                 break;
1712             }
1713         }
1714         if ((matchIndex == -1) && (lowIndex == -1)) {
1715             HALASSERT(freq > fbin2freq(powInfo[i - 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan)));
1716             matchIndex = i - 1;
1717         }
1718     }
1719
1720     if (matchIndex != -1) {
1721         OS_MEMCPY(pNewPower, &powInfo[matchIndex], sizeof(*pNewPower));
1722     } else {
1723         HALASSERT(lowIndex != -1);
1724         /*
1725          * Get the lower and upper channels, target powers,
1726          * and interpolate between them.
1727          */
1728         clo = fbin2freq(powInfo[lowIndex].bChannel, IEEE80211_IS_CHAN_2GHZ(chan));
1729         chi = fbin2freq(powInfo[lowIndex + 1].bChannel, IEEE80211_IS_CHAN_2GHZ(chan));
1730
1731         for (i = 0; i < numRates; i++) {
1732             pNewPower->tPow2x[i] = (uint8_t)interpolate(freq, clo, chi,
1733                                    powInfo[lowIndex].tPow2x[i], powInfo[lowIndex + 1].tPow2x[i]);
1734         }
1735     }
1736 }
1737
1738 /**************************************************************
1739  * ar5416SetPowerCalTable
1740  *
1741  * Pull the PDADC piers from cal data and interpolate them across the given
1742  * points as well as from the nearest pier(s) to get a power detector
1743  * linear voltage to power level table.
1744  */
1745 static HAL_BOOL
1746 ar5416SetPowerCalTable(struct ath_hal *ah, struct ar5416eeprom *pEepData,
1747         const struct ieee80211_channel *chan, int16_t *pTxPowerIndexOffset)
1748 {
1749     CAL_DATA_PER_FREQ *pRawDataset;
1750     uint8_t  *pCalBChans = AH_NULL;
1751     uint16_t pdGainOverlap_t2;
1752     static uint8_t  pdadcValues[AR5416_NUM_PDADC_VALUES];
1753     uint16_t gainBoundaries[AR5416_PD_GAINS_IN_MASK];
1754     uint16_t numPiers, i, j;
1755     int16_t  tMinCalPower;
1756     uint16_t numXpdGain, xpdMask;
1757     uint16_t xpdGainValues[AR5416_NUM_PD_GAINS];
1758     uint32_t reg32, regOffset, regChainOffset;
1759
1760     OS_MEMZERO(xpdGainValues, sizeof(xpdGainValues));
1761
1762     xpdMask = pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].xpdGain;
1763
1764     if (IS_EEP_MINOR_V2(ah)) {
1765         pdGainOverlap_t2 = pEepData->modalHeader[IEEE80211_IS_CHAN_2GHZ(chan)].pdGainOverlap;
1766     } else {
1767         pdGainOverlap_t2 = (uint16_t)(MS(OS_REG_READ(ah, AR_PHY_TPCRG5), AR_PHY_TPCRG5_PD_GAIN_OVERLAP));
1768     }
1769
1770     if (IEEE80211_IS_CHAN_2GHZ(chan)) {
1771         pCalBChans = pEepData->calFreqPier2G;
1772         numPiers = AR5416_NUM_2G_CAL_PIERS;
1773     } else {
1774         pCalBChans = pEepData->calFreqPier5G;
1775         numPiers = AR5416_NUM_5G_CAL_PIERS;
1776     }
1777
1778     numXpdGain = 0;
1779     /* Calculate the value of xpdgains from the xpdGain Mask */
1780     for (i = 1; i <= AR5416_PD_GAINS_IN_MASK; i++) {
1781         if ((xpdMask >> (AR5416_PD_GAINS_IN_MASK - i)) & 1) {
1782             if (numXpdGain >= AR5416_NUM_PD_GAINS) {
1783                 HALASSERT(0);
1784                 break;
1785             }
1786             xpdGainValues[numXpdGain] = (uint16_t)(AR5416_PD_GAINS_IN_MASK - i);
1787             numXpdGain++;
1788         }
1789     }
1790
1791     /* Write the detector gain biases and their number */
1792     OS_REG_WRITE(ah, AR_PHY_TPCRG1, (OS_REG_READ(ah, AR_PHY_TPCRG1) &
1793         ~(AR_PHY_TPCRG1_NUM_PD_GAIN | AR_PHY_TPCRG1_PD_GAIN_1 | AR_PHY_TPCRG1_PD_GAIN_2 | AR_PHY_TPCRG1_PD_GAIN_3)) |
1794         SM(numXpdGain - 1, AR_PHY_TPCRG1_NUM_PD_GAIN) | SM(xpdGainValues[0], AR_PHY_TPCRG1_PD_GAIN_1 ) |
1795         SM(xpdGainValues[1], AR_PHY_TPCRG1_PD_GAIN_2) | SM(xpdGainValues[2],  AR_PHY_TPCRG1_PD_GAIN_3));
1796
1797     for (i = 0; i < AR5416_MAX_CHAINS; i++) {
1798
1799             if (AR_SREV_OWL_20_OR_LATER(ah) &&
1800             ( AH5416(ah)->ah_rx_chainmask == 0x5 || AH5416(ah)->ah_tx_chainmask == 0x5) && (i != 0)) {
1801             /* Regs are swapped from chain 2 to 1 for 5416 2_0 with
1802              * only chains 0 and 2 populated
1803              */
1804             regChainOffset = (i == 1) ? 0x2000 : 0x1000;
1805         } else {
1806             regChainOffset = i * 0x1000;
1807         }
1808
1809         if (pEepData->baseEepHeader.txMask & (1 << i)) {
1810             if (IEEE80211_IS_CHAN_2GHZ(chan)) {
1811                 pRawDataset = pEepData->calPierData2G[i];
1812             } else {
1813                 pRawDataset = pEepData->calPierData5G[i];
1814             }
1815
1816             ar5416GetGainBoundariesAndPdadcs(ah,  chan, pRawDataset,
1817                                              pCalBChans, numPiers,
1818                                              pdGainOverlap_t2,
1819                                              &tMinCalPower, gainBoundaries,
1820                                              pdadcValues, numXpdGain);
1821
1822             if ((i == 0) || AR_SREV_OWL_20_OR_LATER(ah)) {
1823                 /*
1824                  * Note the pdadc table may not start at 0 dBm power, could be
1825                  * negative or greater than 0.  Need to offset the power
1826                  * values by the amount of minPower for griffin
1827                  */
1828
1829                 OS_REG_WRITE(ah, AR_PHY_TPCRG5 + regChainOffset,
1830                      SM(pdGainOverlap_t2, AR_PHY_TPCRG5_PD_GAIN_OVERLAP) |
1831                      SM(gainBoundaries[0], AR_PHY_TPCRG5_PD_GAIN_BOUNDARY_1)  |
1832                      SM(gainBoundaries[1], AR_PHY_TPCRG5_PD_GAIN_BOUNDARY_2)  |
1833                      SM(gainBoundaries[2], AR_PHY_TPCRG5_PD_GAIN_BOUNDARY_3)  |
1834                      SM(gainBoundaries[3], AR_PHY_TPCRG5_PD_GAIN_BOUNDARY_4));
1835             }
1836
1837             /* Write the power values into the baseband power table */
1838             regOffset = AR_PHY_BASE + (672 << 2) + regChainOffset;
1839
1840             for (j = 0; j < 32; j++) {
1841                 reg32 = ((pdadcValues[4*j + 0] & 0xFF) << 0)  |
1842                     ((pdadcValues[4*j + 1] & 0xFF) << 8)  |
1843                     ((pdadcValues[4*j + 2] & 0xFF) << 16) |
1844                     ((pdadcValues[4*j + 3] & 0xFF) << 24) ;
1845                 OS_REG_WRITE(ah, regOffset, reg32);
1846
1847 #ifdef PDADC_DUMP
1848                 ath_hal_printf(ah, "PDADC: Chain %d | PDADC %3d Value %3d | PDADC %3d Value %3d | PDADC %3d Value %3d | PDADC %3d Value %3d |\n",
1849                                i,
1850                                4*j, pdadcValues[4*j],
1851                                4*j+1, pdadcValues[4*j + 1],
1852                                4*j+2, pdadcValues[4*j + 2],
1853                                4*j+3, pdadcValues[4*j + 3]);
1854 #endif
1855                 regOffset += 4;
1856             }
1857         }
1858     }
1859     *pTxPowerIndexOffset = 0;
1860
1861     return AH_TRUE;
1862 }
1863
1864 /**************************************************************
1865  * ar5416GetGainBoundariesAndPdadcs
1866  *
1867  * Uses the data points read from EEPROM to reconstruct the pdadc power table
1868  * Called by ar5416SetPowerCalTable only.
1869  */
1870 static void
1871 ar5416GetGainBoundariesAndPdadcs(struct ath_hal *ah,
1872                                  const struct ieee80211_channel *chan,
1873                                  CAL_DATA_PER_FREQ *pRawDataSet,
1874                                  uint8_t * bChans,  uint16_t availPiers,
1875                                  uint16_t tPdGainOverlap, int16_t *pMinCalPower, uint16_t * pPdGainBoundaries,
1876                                  uint8_t * pPDADCValues, uint16_t numXpdGains)
1877 {
1878
1879     int       i, j, k;
1880     int16_t   ss;         /* potentially -ve index for taking care of pdGainOverlap */
1881     uint16_t  idxL, idxR, numPiers; /* Pier indexes */
1882
1883     /* filled out Vpd table for all pdGains (chanL) */
1884     static uint8_t   vpdTableL[AR5416_NUM_PD_GAINS][AR5416_MAX_PWR_RANGE_IN_HALF_DB];
1885
1886     /* filled out Vpd table for all pdGains (chanR) */
1887     static uint8_t   vpdTableR[AR5416_NUM_PD_GAINS][AR5416_MAX_PWR_RANGE_IN_HALF_DB];
1888
1889     /* filled out Vpd table for all pdGains (interpolated) */
1890     static uint8_t   vpdTableI[AR5416_NUM_PD_GAINS][AR5416_MAX_PWR_RANGE_IN_HALF_DB];
1891
1892     uint8_t   *pVpdL, *pVpdR, *pPwrL, *pPwrR;
1893     uint8_t   minPwrT4[AR5416_NUM_PD_GAINS];
1894     uint8_t   maxPwrT4[AR5416_NUM_PD_GAINS];
1895     int16_t   vpdStep;
1896     int16_t   tmpVal;
1897     uint16_t  sizeCurrVpdTable, maxIndex, tgtIndex;
1898     HAL_BOOL    match;
1899     int16_t  minDelta = 0;
1900     CHAN_CENTERS centers;
1901
1902     ar5416GetChannelCenters(ah, chan, &centers);
1903
1904     /* Trim numPiers for the number of populated channel Piers */
1905     for (numPiers = 0; numPiers < availPiers; numPiers++) {
1906         if (bChans[numPiers] == AR5416_BCHAN_UNUSED) {
1907             break;
1908         }
1909     }
1910
1911     /* Find pier indexes around the current channel */
1912     match = getLowerUpperIndex((uint8_t)FREQ2FBIN(centers.synth_center, IEEE80211_IS_CHAN_2GHZ(chan)),
1913                         bChans, numPiers, &idxL, &idxR);
1914
1915     if (match) {
1916         /* Directly fill both vpd tables from the matching index */
1917         for (i = 0; i < numXpdGains; i++) {
1918             minPwrT4[i] = pRawDataSet[idxL].pwrPdg[i][0];
1919             maxPwrT4[i] = pRawDataSet[idxL].pwrPdg[i][4];
1920             ar5416FillVpdTable(minPwrT4[i], maxPwrT4[i], pRawDataSet[idxL].pwrPdg[i],
1921                                pRawDataSet[idxL].vpdPdg[i], AR5416_PD_GAIN_ICEPTS, vpdTableI[i]);
1922         }
1923     } else {
1924         for (i = 0; i < numXpdGains; i++) {
1925             pVpdL = pRawDataSet[idxL].vpdPdg[i];
1926             pPwrL = pRawDataSet[idxL].pwrPdg[i];
1927             pVpdR = pRawDataSet[idxR].vpdPdg[i];
1928             pPwrR = pRawDataSet[idxR].pwrPdg[i];
1929
1930             /* Start Vpd interpolation from the max of the minimum powers */
1931             minPwrT4[i] = AH_MAX(pPwrL[0], pPwrR[0]);
1932
1933             /* End Vpd interpolation from the min of the max powers */
1934             maxPwrT4[i] = AH_MIN(pPwrL[AR5416_PD_GAIN_ICEPTS - 1], pPwrR[AR5416_PD_GAIN_ICEPTS - 1]);
1935             HALASSERT(maxPwrT4[i] > minPwrT4[i]);
1936
1937             /* Fill pier Vpds */
1938             ar5416FillVpdTable(minPwrT4[i], maxPwrT4[i], pPwrL, pVpdL, AR5416_PD_GAIN_ICEPTS, vpdTableL[i]);
1939             ar5416FillVpdTable(minPwrT4[i], maxPwrT4[i], pPwrR, pVpdR, AR5416_PD_GAIN_ICEPTS, vpdTableR[i]);
1940
1941             /* Interpolate the final vpd */
1942             for (j = 0; j <= (maxPwrT4[i] - minPwrT4[i]) / 2; j++) {
1943                 vpdTableI[i][j] = (uint8_t)(interpolate((uint16_t)FREQ2FBIN(centers.synth_center, IEEE80211_IS_CHAN_2GHZ(chan)),
1944                     bChans[idxL], bChans[idxR], vpdTableL[i][j], vpdTableR[i][j]));
1945             }
1946         }
1947     }
1948     *pMinCalPower = (int16_t)(minPwrT4[0] / 2);
1949
1950     k = 0; /* index for the final table */
1951     for (i = 0; i < numXpdGains; i++) {
1952         if (i == (numXpdGains - 1)) {
1953             pPdGainBoundaries[i] = (uint16_t)(maxPwrT4[i] / 2);
1954         } else {
1955             pPdGainBoundaries[i] = (uint16_t)((maxPwrT4[i] + minPwrT4[i+1]) / 4);
1956         }
1957
1958         pPdGainBoundaries[i] = (uint16_t)AH_MIN(AR5416_MAX_RATE_POWER, pPdGainBoundaries[i]);
1959
1960         /* NB: only applies to owl 1.0 */
1961         if ((i == 0) && !AR_SREV_OWL_20_OR_LATER(ah) ) {
1962             /*
1963              * fix the gain delta, but get a delta that can be applied to min to
1964              * keep the upper power values accurate, don't think max needs to
1965              * be adjusted because should not be at that area of the table?
1966              */
1967             minDelta = pPdGainBoundaries[0] - 23;
1968             pPdGainBoundaries[0] = 23;
1969         }
1970         else {
1971             minDelta = 0;
1972         }
1973
1974         /* Find starting index for this pdGain */
1975         if (i == 0) {
1976             ss = 0; /* for the first pdGain, start from index 0 */
1977         } else {
1978             /* need overlap entries extrapolated below. */
1979             ss = (int16_t)((pPdGainBoundaries[i-1] - (minPwrT4[i] / 2)) - tPdGainOverlap + 1 + minDelta);
1980         }
1981         vpdStep = (int16_t)(vpdTableI[i][1] - vpdTableI[i][0]);
1982         vpdStep = (int16_t)((vpdStep < 1) ? 1 : vpdStep);
1983         /*
1984          *-ve ss indicates need to extrapolate data below for this pdGain
1985          */
1986         while ((ss < 0) && (k < (AR5416_NUM_PDADC_VALUES - 1))) {
1987             tmpVal = (int16_t)(vpdTableI[i][0] + ss * vpdStep);
1988             pPDADCValues[k++] = (uint8_t)((tmpVal < 0) ? 0 : tmpVal);
1989             ss++;
1990         }
1991
1992         sizeCurrVpdTable = (uint8_t)((maxPwrT4[i] - minPwrT4[i]) / 2 +1);
1993         tgtIndex = (uint8_t)(pPdGainBoundaries[i] + tPdGainOverlap - (minPwrT4[i] / 2));
1994         maxIndex = (tgtIndex < sizeCurrVpdTable) ? tgtIndex : sizeCurrVpdTable;
1995
1996         while ((ss < maxIndex) && (k < (AR5416_NUM_PDADC_VALUES - 1))) {
1997             pPDADCValues[k++] = vpdTableI[i][ss++];
1998         }
1999
2000         vpdStep = (int16_t)(vpdTableI[i][sizeCurrVpdTable - 1] - vpdTableI[i][sizeCurrVpdTable - 2]);
2001         vpdStep = (int16_t)((vpdStep < 1) ? 1 : vpdStep);
2002         /*
2003          * for last gain, pdGainBoundary == Pmax_t2, so will
2004          * have to extrapolate
2005          */
2006         if (tgtIndex >= maxIndex) {  /* need to extrapolate above */
2007             while ((ss <= tgtIndex) && (k < (AR5416_NUM_PDADC_VALUES - 1))) {
2008                 tmpVal = (int16_t)((vpdTableI[i][sizeCurrVpdTable - 1] +
2009                           (ss - maxIndex +1) * vpdStep));
2010                 pPDADCValues[k++] = (uint8_t)((tmpVal > 255) ? 255 : tmpVal);
2011                 ss++;
2012             }
2013         }               /* extrapolated above */
2014     }                   /* for all pdGainUsed */
2015
2016     /* Fill out pdGainBoundaries - only up to 2 allowed here, but hardware allows up to 4 */
2017     while (i < AR5416_PD_GAINS_IN_MASK) {
2018         pPdGainBoundaries[i] = pPdGainBoundaries[i-1];
2019         i++;
2020     }
2021
2022     while (k < AR5416_NUM_PDADC_VALUES) {
2023         pPDADCValues[k] = pPDADCValues[k-1];
2024         k++;
2025     }
2026     return;
2027 }
2028
2029 /**************************************************************
2030  * getLowerUppderIndex
2031  *
2032  * Return indices surrounding the value in sorted integer lists.
2033  * Requirement: the input list must be monotonically increasing
2034  *     and populated up to the list size
2035  * Returns: match is set if an index in the array matches exactly
2036  *     or a the target is before or after the range of the array.
2037  */
2038 HAL_BOOL
2039 getLowerUpperIndex(uint8_t target, uint8_t *pList, uint16_t listSize,
2040                    uint16_t *indexL, uint16_t *indexR)
2041 {
2042     uint16_t i;
2043
2044     /*
2045      * Check first and last elements for beyond ordered array cases.
2046      */
2047     if (target <= pList[0]) {
2048         *indexL = *indexR = 0;
2049         return AH_TRUE;
2050     }
2051     if (target >= pList[listSize-1]) {
2052         *indexL = *indexR = (uint16_t)(listSize - 1);
2053         return AH_TRUE;
2054     }
2055
2056     /* look for value being near or between 2 values in list */
2057     for (i = 0; i < listSize - 1; i++) {
2058         /*
2059          * If value is close to the current value of the list
2060          * then target is not between values, it is one of the values
2061          */
2062         if (pList[i] == target) {
2063             *indexL = *indexR = i;
2064             return AH_TRUE;
2065         }
2066         /*
2067          * Look for value being between current value and next value
2068          * if so return these 2 values
2069          */
2070         if (target < pList[i + 1]) {
2071             *indexL = i;
2072             *indexR = (uint16_t)(i + 1);
2073             return AH_FALSE;
2074         }
2075     }
2076     HALASSERT(0);
2077     *indexL = *indexR = 0;
2078     return AH_FALSE;
2079 }
2080
2081 /**************************************************************
2082  * ar5416FillVpdTable
2083  *
2084  * Fill the Vpdlist for indices Pmax-Pmin
2085  * Note: pwrMin, pwrMax and Vpdlist are all in dBm * 4
2086  */
2087 static HAL_BOOL
2088 ar5416FillVpdTable(uint8_t pwrMin, uint8_t pwrMax, uint8_t *pPwrList,
2089                    uint8_t *pVpdList, uint16_t numIntercepts, uint8_t *pRetVpdList)
2090 {
2091     uint16_t  i, k;
2092     uint8_t   currPwr = pwrMin;
2093     uint16_t  idxL, idxR;
2094
2095     HALASSERT(pwrMax > pwrMin);
2096     for (i = 0; i <= (pwrMax - pwrMin) / 2; i++) {
2097         getLowerUpperIndex(currPwr, pPwrList, numIntercepts,
2098                            &(idxL), &(idxR));
2099         if (idxR < 1)
2100             idxR = 1;           /* extrapolate below */
2101         if (idxL == numIntercepts - 1)
2102             idxL = (uint16_t)(numIntercepts - 2);   /* extrapolate above */
2103         if (pPwrList[idxL] == pPwrList[idxR])
2104             k = pVpdList[idxL];
2105         else
2106             k = (uint16_t)( ((currPwr - pPwrList[idxL]) * pVpdList[idxR] + (pPwrList[idxR] - currPwr) * pVpdList[idxL]) /
2107                   (pPwrList[idxR] - pPwrList[idxL]) );
2108         HALASSERT(k < 256);
2109         pRetVpdList[i] = (uint8_t)k;
2110         currPwr += 2;               /* half dB steps */
2111     }
2112
2113     return AH_TRUE;
2114 }
2115
2116 /**************************************************************************
2117  * interpolate
2118  *
2119  * Returns signed interpolated or the scaled up interpolated value
2120  */
2121 static int16_t
2122 interpolate(uint16_t target, uint16_t srcLeft, uint16_t srcRight,
2123             int16_t targetLeft, int16_t targetRight)
2124 {
2125     int16_t rv;
2126
2127     if (srcRight == srcLeft) {
2128         rv = targetLeft;
2129     } else {
2130         rv = (int16_t)( ((target - srcLeft) * targetRight +
2131               (srcRight - target) * targetLeft) / (srcRight - srcLeft) );
2132     }
2133     return rv;
2134 }
2135
2136 static void
2137 ar5416Set11nRegs(struct ath_hal *ah, const struct ieee80211_channel *chan)
2138 {
2139         uint32_t phymode;
2140         HAL_HT_MACMODE macmode;         /* MAC - 20/40 mode */
2141
2142         if (!IEEE80211_IS_CHAN_HT(chan))
2143                 return;
2144
2145         /* Enable 11n HT, 20 MHz */
2146         phymode = AR_PHY_FC_HT_EN | AR_PHY_FC_SHORT_GI_40
2147                 | AR_PHY_FC_SINGLE_HT_LTF1 | AR_PHY_FC_WALSH;
2148
2149         /* Configure baseband for dynamic 20/40 operation */
2150         if (IEEE80211_IS_CHAN_HT40(chan)) {
2151                 phymode |= AR_PHY_FC_DYN2040_EN | AR_PHY_FC_SHORT_GI_40;
2152
2153                 /* Configure control (primary) channel at +-10MHz */
2154                 if (IEEE80211_IS_CHAN_HT40U(chan))
2155                         phymode |= AR_PHY_FC_DYN2040_PRI_CH;
2156 #if 0
2157                 /* Configure 20/25 spacing */
2158                 if (ht->ht_extprotspacing == HAL_HT_EXTPROTSPACING_25)
2159                         phymode |= AR_PHY_FC_DYN2040_EXT_CH;
2160 #endif
2161                 macmode = HAL_HT_MACMODE_2040;
2162         } else
2163                 macmode = HAL_HT_MACMODE_20;
2164         OS_REG_WRITE(ah, AR_PHY_TURBO, phymode);
2165
2166         /* Configure MAC for 20/40 operation */
2167         ar5416Set11nMac2040(ah, macmode);
2168
2169         /* global transmit timeout (25 TUs default)*/
2170         /* XXX - put this elsewhere??? */
2171         OS_REG_WRITE(ah, AR_GTXTO, 25 << AR_GTXTO_TIMEOUT_LIMIT_S) ;
2172
2173         /* carrier sense timeout */
2174         OS_REG_SET_BIT(ah, AR_GTTM, AR_GTTM_CST_USEC);
2175         OS_REG_WRITE(ah, AR_CST, 1 << AR_CST_TIMEOUT_LIMIT_S);
2176 }
2177
2178 void
2179 ar5416GetChannelCenters(struct ath_hal *ah,
2180         const struct ieee80211_channel *chan, CHAN_CENTERS *centers)
2181 {
2182         uint16_t freq = ath_hal_gethwchannel(ah, chan);
2183
2184         centers->ctl_center = freq;
2185         centers->synth_center = freq;
2186         /*
2187          * In 20/40 phy mode, the center frequency is
2188          * "between" the control and extension channels.
2189          */
2190         if (IEEE80211_IS_CHAN_HT40U(chan)) {
2191                 centers->synth_center += HT40_CHANNEL_CENTER_SHIFT;
2192                 centers->ext_center =
2193                     centers->synth_center + HT40_CHANNEL_CENTER_SHIFT;
2194         } else if (IEEE80211_IS_CHAN_HT40D(chan)) {
2195                 centers->synth_center -= HT40_CHANNEL_CENTER_SHIFT;
2196                 centers->ext_center =
2197                     centers->synth_center - HT40_CHANNEL_CENTER_SHIFT;
2198         } else {
2199                 centers->ext_center = freq;
2200         }
2201 }