Sync with FreeBSD v1.16:
[dragonfly.git] / sys / bus / firewire / fwohcireg.h
1 /*
2  * Copyright (c) 2003 Hidetoshi Shimokawa
3  * Copyright (c) 1998-2002 Katsushi Kobayashi and Hidetoshi Shimokawa
4  * All rights reserved.
5  *
6  * Redistribution and use in source and binary forms, with or without
7  * modification, are permitted provided that the following conditions
8  * are met:
9  * 1. Redistributions of source code must retain the above copyright
10  *    notice, this list of conditions and the following disclaimer.
11  * 2. Redistributions in binary form must reproduce the above copyright
12  *    notice, this list of conditions and the following disclaimer in the
13  *    documentation and/or other materials provided with the distribution.
14  * 3. All advertising materials mentioning features or use of this software
15  *    must display the acknowledgement as bellow:
16  *
17  *    This product includes software developed by K. Kobayashi and H. Shimokawa
18  *
19  * 4. The name of the author may not be used to endorse or promote products
20  *    derived from this software without specific prior written permission.
21  *
22  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR ``AS IS'' AND ANY EXPRESS OR
23  * IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED
24  * WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
25  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
26  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
27  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
28  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
29  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
30  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN
31  * ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
32  * POSSIBILITY OF SUCH DAMAGE.
33  * 
34  * $FreeBSD: src/sys/dev/firewire/fwohcireg.h,v 1.15 2004/01/06 14:24:01 simokawa Exp $
35  * $DragonFly: src/sys/bus/firewire/fwohcireg.h,v 1.5 2004/07/16 08:36:28 asmodai Exp $
36  *
37  */
38 #define         PCI_CBMEM               0x10
39
40 #define         FW_VENDORID_NEC         0x1033
41 #define         FW_VENDORID_TI          0x104c
42 #define         FW_VENDORID_SONY        0x104d
43 #define         FW_VENDORID_VIA         0x1106
44 #define         FW_VENDORID_RICOH       0x1180
45 #define         FW_VENDORID_APPLE       0x106b
46 #define         FW_VENDORID_LUCENT      0x11c1
47
48 #define         FW_DEVICE_UPD861        (0x0063 << 16)
49 #define         FW_DEVICE_UPD871        (0x00ce << 16)
50 #define         FW_DEVICE_UPD72870      (0x00cd << 16)
51 #define         FW_DEVICE_UPD72873      (0x00e7 << 16)
52 #define         FW_DEVICE_UPD72874      (0x00f2 << 16)
53 #define         FW_DEVICE_TITSB22       (0x8009 << 16)
54 #define         FW_DEVICE_TITSB23       (0x8019 << 16)
55 #define         FW_DEVICE_TITSB26       (0x8020 << 16)
56 #define         FW_DEVICE_TITSB43       (0x8021 << 16)
57 #define         FW_DEVICE_TITSB43A      (0x8023 << 16)
58 #define         FW_DEVICE_TITSB43AB23   (0x8024 << 16)
59 #define         FW_DEVICE_TITSB82AA2    (0x8025 << 16)
60 #define         FW_DEVICE_TIPCI4410A    (0x8017 << 16)
61 #define         FW_DEVICE_TIPCI4450     (0x8011 << 16)
62 #define         FW_DEVICE_TIPCI4451     (0x8027 << 16)
63 #define         FW_DEVICE_CX3022        (0x8039 << 16)
64 #define         FW_DEVICE_VT6306        (0x3044 << 16)
65 #define         FW_DEVICE_R5C551        (0x0551 << 16)
66 #define         FW_DEVICE_R5C552        (0x0552 << 16)
67 #define         FW_DEVICE_PANGEA        (0x0030 << 16)
68 #define         FW_DEVICE_UNINORTH      (0x0031 << 16)
69 #define         FW_DEVICE_FW322         (0x5811 << 16)
70
71 #define PCI_INTERFACE_OHCI      0x10
72
73 #define FW_OHCI_BASE_REG        0x10
74
75 #define         OHCI_DMA_ITCH           0x20
76 #define         OHCI_DMA_IRCH           0x20
77
78 #define         OHCI_MAX_DMA_CH         (0x4 + OHCI_DMA_ITCH + OHCI_DMA_IRCH)
79
80
81 typedef u_int32_t       fwohcireg_t;
82
83 /* for PCI */
84 #if BYTE_ORDER == BIG_ENDIAN
85 #define FWOHCI_DMA_WRITE(x, y)  ((x) = htole32(y))
86 #define FWOHCI_DMA_READ(x)      le32toh(x)
87 #define FWOHCI_DMA_SET(x, y)    ((x) |= htole32(y))
88 #define FWOHCI_DMA_CLEAR(x, y)  ((x) &= htole32(~(y)))
89 #else
90 #define FWOHCI_DMA_WRITE(x, y)  ((x) = (y))
91 #define FWOHCI_DMA_READ(x)      (x)
92 #define FWOHCI_DMA_SET(x, y)    ((x) |= (y))
93 #define FWOHCI_DMA_CLEAR(x, y)  ((x) &= ~(y))
94 #endif
95
96 struct fwohcidb {
97         union {
98                 struct {
99                         u_int32_t cmd;
100                         u_int32_t addr;
101                         u_int32_t depend;
102                         u_int32_t res;
103                 } desc;
104                 u_int32_t immed[4];
105         } db;
106 #define OHCI_STATUS_SHIFT       16
107 #define OHCI_COUNT_MASK         0xffff
108 #define OHCI_OUTPUT_MORE        (0 << 28)
109 #define OHCI_OUTPUT_LAST        (1 << 28)
110 #define OHCI_INPUT_MORE         (2 << 28)
111 #define OHCI_INPUT_LAST         (3 << 28)
112 #define OHCI_STORE_QUAD         (4 << 28)
113 #define OHCI_LOAD_QUAD          (5 << 28)
114 #define OHCI_NOP                (6 << 28)
115 #define OHCI_STOP               (7 << 28)
116 #define OHCI_STORE              (8 << 28)
117 #define OHCI_CMD_MASK           (0xf << 28)
118
119 #define OHCI_UPDATE             (1 << 27)
120
121 #define OHCI_KEY_ST0            (0 << 24)
122 #define OHCI_KEY_ST1            (1 << 24)
123 #define OHCI_KEY_ST2            (2 << 24)
124 #define OHCI_KEY_ST3            (3 << 24)
125 #define OHCI_KEY_REGS           (5 << 24)
126 #define OHCI_KEY_SYS            (6 << 24)
127 #define OHCI_KEY_DEVICE         (7 << 24)
128 #define OHCI_KEY_MASK           (7 << 24)
129
130 #define OHCI_INTERRUPT_NEVER    (0 << 20)
131 #define OHCI_INTERRUPT_TRUE     (1 << 20)
132 #define OHCI_INTERRUPT_FALSE    (2 << 20)
133 #define OHCI_INTERRUPT_ALWAYS   (3 << 20)
134
135 #define OHCI_BRANCH_NEVER       (0 << 18)
136 #define OHCI_BRANCH_TRUE        (1 << 18)
137 #define OHCI_BRANCH_FALSE       (2 << 18)
138 #define OHCI_BRANCH_ALWAYS      (3 << 18)
139 #define OHCI_BRANCH_MASK        (3 << 18)
140
141 #define OHCI_WAIT_NEVER         (0 << 16)
142 #define OHCI_WAIT_TRUE          (1 << 16)
143 #define OHCI_WAIT_FALSE         (2 << 16)
144 #define OHCI_WAIT_ALWAYS        (3 << 16)
145 };
146
147 #define OHCI_SPD_S100 0x4
148 #define OHCI_SPD_S200 0x1
149 #define OHCI_SPD_S400 0x2
150
151
152 #define FWOHCIEV_NOSTAT 0
153 #define FWOHCIEV_LONGP 2
154 #define FWOHCIEV_MISSACK 3
155 #define FWOHCIEV_UNDRRUN 4
156 #define FWOHCIEV_OVRRUN 5
157 #define FWOHCIEV_DESCERR 6
158 #define FWOHCIEV_DTRDERR 7
159 #define FWOHCIEV_DTWRERR 8
160 #define FWOHCIEV_BUSRST 9
161 #define FWOHCIEV_TIMEOUT 0xa
162 #define FWOHCIEV_TCODERR 0xb
163 #define FWOHCIEV_UNKNOWN 0xe
164 #define FWOHCIEV_FLUSHED 0xf
165 #define FWOHCIEV_ACKCOMPL 0x11
166 #define FWOHCIEV_ACKPEND 0x12
167 #define FWOHCIEV_ACKBSX 0x14
168 #define FWOHCIEV_ACKBSA 0x15
169 #define FWOHCIEV_ACKBSB 0x16
170 #define FWOHCIEV_ACKTARD 0x1b
171 #define FWOHCIEV_ACKDERR 0x1d
172 #define FWOHCIEV_ACKTERR 0x1e
173
174 #define FWOHCIEV_MASK 0x1f
175
176 struct ohci_dma{
177         fwohcireg_t     cntl;
178
179 #define OHCI_CNTL_CYCMATCH_S    (0x1 << 31)
180
181 #define OHCI_CNTL_BUFFIL        (0x1 << 31)
182 #define OHCI_CNTL_ISOHDR        (0x1 << 30)
183 #define OHCI_CNTL_CYCMATCH_R    (0x1 << 29)
184 #define OHCI_CNTL_MULTICH       (0x1 << 28)
185
186 #define OHCI_CNTL_DMA_RUN       (0x1 << 15)
187 #define OHCI_CNTL_DMA_WAKE      (0x1 << 12)
188 #define OHCI_CNTL_DMA_DEAD      (0x1 << 11)
189 #define OHCI_CNTL_DMA_ACTIVE    (0x1 << 10)
190 #define OHCI_CNTL_DMA_BT        (0x1 << 8)
191 #define OHCI_CNTL_DMA_BAD       (0x1 << 7)
192 #define OHCI_CNTL_DMA_STAT      (0xff)
193
194         fwohcireg_t     cntl_clr;
195         fwohcireg_t     dummy0;
196         fwohcireg_t     cmd;
197         fwohcireg_t     match;
198         fwohcireg_t     dummy1;
199         fwohcireg_t     dummy2;
200         fwohcireg_t     dummy3;
201 };
202
203 struct ohci_itdma{
204         fwohcireg_t     cntl;
205         fwohcireg_t     cntl_clr;
206         fwohcireg_t     dummy0;
207         fwohcireg_t     cmd;
208 };
209
210 struct ohci_registers {
211         fwohcireg_t     ver;            /* Version No. 0x0 */
212         fwohcireg_t     guid;           /* GUID_ROM No. 0x4 */
213         fwohcireg_t     retry;          /* AT retries 0x8 */
214 #define FWOHCI_RETRY    0x8
215         fwohcireg_t     csr_data;       /* CSR data   0xc */
216         fwohcireg_t     csr_cmp;        /* CSR compare 0x10 */
217         fwohcireg_t     csr_cntl;       /* CSR compare 0x14 */
218         fwohcireg_t     rom_hdr;        /* config ROM ptr. 0x18 */
219         fwohcireg_t     bus_id;         /* BUS_ID 0x1c */
220         fwohcireg_t     bus_opt;        /* BUS option 0x20 */
221 #define FWOHCIGUID_H    0x24
222 #define FWOHCIGUID_L    0x28
223         fwohcireg_t     guid_hi;        /* GUID hi 0x24 */
224         fwohcireg_t     guid_lo;        /* GUID lo 0x28 */
225         fwohcireg_t     dummy0[2];      /* dummy 0x2c-0x30 */
226         fwohcireg_t     config_rom;     /* config ROM map 0x34 */
227         fwohcireg_t     post_wr_lo;     /* post write addr lo 0x38 */
228         fwohcireg_t     post_wr_hi;     /* post write addr hi 0x3c */
229         fwohcireg_t     vender;         /* vender ID 0x40 */
230         fwohcireg_t     dummy1[3];      /* dummy 0x44-0x4c */
231         fwohcireg_t     hcc_cntl_set;   /* HCC control set 0x50 */
232         fwohcireg_t     hcc_cntl_clr;   /* HCC control clr 0x54 */
233 #define OHCI_HCC_BIBIV  (1 << 31)       /* BIBimage Valid */
234 #define OHCI_HCC_BIGEND (1 << 30)       /* noByteSwapData */
235 #define OHCI_HCC_PRPHY  (1 << 23)       /* programPhyEnable */
236 #define OHCI_HCC_PHYEN  (1 << 22)       /* aPhyEnhanceEnable */
237 #define OHCI_HCC_LPS    (1 << 19)       /* LPS */
238 #define OHCI_HCC_POSTWR (1 << 18)       /* postedWriteEnable */
239 #define OHCI_HCC_LINKEN (1 << 17)       /* linkEnable */
240 #define OHCI_HCC_RESET  (1 << 16)       /* softReset */
241         fwohcireg_t     dummy2[2];      /* dummy 0x58-0x5c */
242         fwohcireg_t     dummy3[1];      /* dummy 0x60 */
243         fwohcireg_t     sid_buf;        /* self id buffer 0x64 */
244         fwohcireg_t     sid_cnt;        /* self id count 0x68 */
245         fwohcireg_t     dummy4[1];      /* dummy 0x6c */
246         fwohcireg_t     ir_mask_hi_set; /* ir mask hi set 0x70 */
247         fwohcireg_t     ir_mask_hi_clr; /* ir mask hi set 0x74 */
248         fwohcireg_t     ir_mask_lo_set; /* ir mask hi set 0x78 */
249         fwohcireg_t     ir_mask_lo_clr; /* ir mask hi set 0x7c */
250 #define FWOHCI_INTSTAT          0x80
251 #define FWOHCI_INTSTATCLR       0x84
252 #define FWOHCI_INTMASK          0x88
253 #define FWOHCI_INTMASKCLR       0x8c
254         fwohcireg_t     int_stat;   /*       0x80 */
255         fwohcireg_t     int_clear;  /*       0x84 */
256         fwohcireg_t     int_mask;   /*       0x88 */
257         fwohcireg_t     int_mask_clear;   /*       0x8c */
258         fwohcireg_t     it_int_stat;   /*       0x90 */
259         fwohcireg_t     it_int_clear;  /*       0x94 */
260         fwohcireg_t     it_int_mask;   /*       0x98 */
261         fwohcireg_t     it_mask_clear;   /*       0x9c */
262         fwohcireg_t     ir_int_stat;   /*       0xa0 */
263         fwohcireg_t     ir_int_clear;  /*       0xa4 */
264         fwohcireg_t     ir_int_mask;   /*       0xa8 */
265         fwohcireg_t     ir_mask_clear;   /*       0xac */
266         fwohcireg_t     dummy5[11];     /* dummy 0xb0-d8 */
267         fwohcireg_t     fairness;   /* fairness control      0xdc */
268         fwohcireg_t     link_cntl;              /* Chip control 0xe0*/
269         fwohcireg_t     link_cntl_clr;  /* Chip control clear 0xe4*/
270 #define FWOHCI_NODEID   0xe8
271         fwohcireg_t     node;           /* Node ID 0xe8 */
272 #define OHCI_NODE_VALID (1 << 31)
273 #define OHCI_NODE_ROOT  (1 << 30)
274
275 #define OHCI_ASYSRCBUS  1
276
277         fwohcireg_t     phy_access;     /* PHY cntl 0xec */
278 #define PHYDEV_RDDONE           (1<<31)
279 #define PHYDEV_RDCMD            (1<<15)
280 #define PHYDEV_WRCMD            (1<<14)
281 #define PHYDEV_REGADDR          8
282 #define PHYDEV_WRDATA           0
283 #define PHYDEV_RDADDR           24
284 #define PHYDEV_RDDATA           16
285
286         fwohcireg_t     cycle_timer;    /* Cycle Timer 0xf0 */
287         fwohcireg_t     dummy6[3];      /* dummy 0xf4-fc */
288         fwohcireg_t     areq_hi;        /* Async req. filter hi 0x100 */
289         fwohcireg_t     areq_hi_clr;    /* Async req. filter hi 0x104 */
290         fwohcireg_t     areq_lo;        /* Async req. filter lo 0x108 */
291         fwohcireg_t     areq_lo_clr;    /* Async req. filter lo 0x10c */
292         fwohcireg_t     preq_hi;        /* Async req. filter hi 0x110 */
293         fwohcireg_t     preq_hi_clr;    /* Async req. filter hi 0x114 */
294         fwohcireg_t     preq_lo;        /* Async req. filter lo 0x118 */
295         fwohcireg_t     preq_lo_clr;    /* Async req. filter lo 0x11c */
296
297         fwohcireg_t     pys_upper;      /* Physical Upper bound 0x120 */
298
299         fwohcireg_t     dummy7[23];     /* dummy 0x124-0x17c */
300         
301         /*       0x180, 0x184, 0x188, 0x18c */
302         /*       0x190, 0x194, 0x198, 0x19c */
303         /*       0x1a0, 0x1a4, 0x1a8, 0x1ac */
304         /*       0x1b0, 0x1b4, 0x1b8, 0x1bc */
305         /*       0x1c0, 0x1c4, 0x1c8, 0x1cc */
306         /*       0x1d0, 0x1d4, 0x1d8, 0x1dc */
307         /*       0x1e0, 0x1e4, 0x1e8, 0x1ec */
308         /*       0x1f0, 0x1f4, 0x1f8, 0x1fc */
309         struct ohci_dma dma_ch[0x4];
310
311         /*       0x200, 0x204, 0x208, 0x20c */
312         /*       0x210, 0x204, 0x208, 0x20c */
313         struct ohci_itdma dma_itch[0x20];
314
315         /*       0x400, 0x404, 0x408, 0x40c */
316         /*       0x410, 0x404, 0x408, 0x40c */
317         struct ohci_dma dma_irch[0x20];
318 };
319
320 struct fwohcidb_tr{
321         STAILQ_ENTRY(fwohcidb_tr) link;
322         struct fw_xfer *xfer;
323         struct fwohcidb *db;
324         bus_dmamap_t dma_map;
325         caddr_t buf;
326         bus_addr_t bus_addr;
327         int dbcnt;
328 };
329
330 /*
331  * OHCI info structure.
332  */
333 struct fwohci_txpkthdr{
334         union{
335                 u_int32_t ld[4];
336                 struct {
337 #if BYTE_ORDER == BIG_ENDIAN
338                         u_int32_t spd:16, /* XXX include reserved field */
339                                   :8,
340                                   tcode:4,
341                                   :4;
342 #else
343                         u_int32_t :4,
344                                   tcode:4,
345                                   :8,
346                                   spd:16; /* XXX include reserved fields */
347 #endif
348                 }common;
349                 struct {
350 #if BYTE_ORDER == BIG_ENDIAN
351                         u_int32_t :8,
352                                   srcbus:1,
353                                   :4,
354                                   spd:3,
355                                   tlrt:8,
356                                   tcode:4,
357                                   :4;
358 #else
359                         u_int32_t :4,
360                                   tcode:4,
361                                   tlrt:8,
362                                   spd:3,
363                                   :4,
364                                   srcbus:1,
365                                   :8;
366 #endif
367                         BIT16x2(dst, );
368                 }asycomm;
369                 struct {
370 #if BYTE_ORDER == BIG_ENDIAN
371                         u_int32_t :13,
372                                   spd:3,
373                                   chtag:8,
374                                   tcode:4,
375                                   sy:4;
376 #else
377                         u_int32_t sy:4,
378                                   tcode:4,
379                                   chtag:8,
380                                   spd:3,
381                                   :13;
382 #endif
383                         BIT16x2(len, );
384                 }stream;
385         }mode;
386 };
387 struct fwohci_trailer{
388         u_int32_t time:16,
389                   stat:16;
390 };
391
392 #define OHCI_CNTL_CYCSRC        (0x1 << 22)
393 #define OHCI_CNTL_CYCMTR        (0x1 << 21)
394 #define OHCI_CNTL_CYCTIMER      (0x1 << 20)
395 #define OHCI_CNTL_PHYPKT        (0x1 << 10)
396 #define OHCI_CNTL_SID           (0x1 << 9)
397
398 #define OHCI_INT_DMA_ATRQ       (0x1 << 0)
399 #define OHCI_INT_DMA_ATRS       (0x1 << 1)
400 #define OHCI_INT_DMA_ARRQ       (0x1 << 2)
401 #define OHCI_INT_DMA_ARRS       (0x1 << 3)
402 #define OHCI_INT_DMA_PRRQ       (0x1 << 4)
403 #define OHCI_INT_DMA_PRRS       (0x1 << 5)
404 #define OHCI_INT_DMA_IT (0x1 << 6)
405 #define OHCI_INT_DMA_IR (0x1 << 7)
406 #define OHCI_INT_PW_ERR (0x1 << 8)
407 #define OHCI_INT_LR_ERR (0x1 << 9)
408
409 #define OHCI_INT_PHY_SID        (0x1 << 16)
410 #define OHCI_INT_PHY_BUS_R      (0x1 << 17)
411
412 #define OHCI_INT_REG_FAIL       (0x1 << 18)
413
414 #define OHCI_INT_PHY_INT        (0x1 << 19)
415 #define OHCI_INT_CYC_START      (0x1 << 20)
416 #define OHCI_INT_CYC_64SECOND   (0x1 << 21)
417 #define OHCI_INT_CYC_LOST       (0x1 << 22)
418 #define OHCI_INT_CYC_ERR        (0x1 << 23)
419
420 #define OHCI_INT_ERR            (0x1 << 24)
421 #define OHCI_INT_CYC_LONG       (0x1 << 25)
422 #define OHCI_INT_PHY_REG        (0x1 << 26)
423
424 #define OHCI_INT_EN             (0x1 << 31)
425
426 #define IP_CHANNELS             0x0234
427 #define FWOHCI_MAXREC           2048
428
429 #define OHCI_ISORA              0x02
430 #define OHCI_ISORB              0x04
431
432 #define FWOHCITCODE_PHY         0xe