sys/dev/netif/em/if_em_hw.h

   1 /*******************************************************************************
   2
   3   Copyright (c) 2001-2003, Intel Corporation
   4   All rights reserved.
   5
   6   Redistribution and use in source and binary forms, with or without
   7   modification, are permitted provided that the following conditions are met:
   8
   9    1. Redistributions of source code must retain the above copyright notice,
  10       this list of conditions and the following disclaimer.
  11
  12    2. Redistributions in binary form must reproduce the above copyright
  13       notice, this list of conditions and the following disclaimer in the
  14       documentation and/or other materials provided with the distribution.
  15
  16    3. Neither the name of the Intel Corporation nor the names of its
  17       contributors may be used to endorse or promote products derived from
  18       this software without specific prior written permission.
  19
  20   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21   AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22   IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23   ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24   LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25   CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26   SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27   INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28   CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29   ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30   POSSIBILITY OF SUCH DAMAGE.
  31
  32 *******************************************************************************/
  33
  34 /*$FreeBSD: src/sys/dev/em/if_em_hw.h,v 1.1.2.8 2003/06/09 21:43:41 pdeuskar Exp $*/
  35 /* if_em_hw.h
  36  * Structures, enums, and macros for the MAC
  37  */
  38
  39 #ifndef _EM_HW_H_
  40 #define _EM_HW_H_
  41
  42 #include <dev/em/if_em_osdep.h>
  43
  44 /* Forward declarations of structures used by the shared code */
  45 struct em_hw;
  46 struct em_hw_stats;
  47
  48 /* Enumerated types specific to the e1000 hardware */
  49 /* Media Access Controlers */
  50 typedef enum {
  51     em_undefined = 0,
  52     em_82542_rev2_0,
  53     em_82542_rev2_1,
  54     em_82543,
  55     em_82544,
  56     em_82540,
  57     em_82545,
  58     em_82546,
  59     em_82541,
  60     em_82547,
  61     em_num_macs
  62 } em_mac_type;
  63
  64 typedef enum {
  65     em_eeprom_uninitialized = 0,
  66     em_eeprom_spi,
  67     em_eeprom_microwire,
  68     em_num_eeprom_types
  69 } em_eeprom_type;
  70
  71 /* Media Types */
  72 typedef enum {
  73     em_media_type_copper = 0,
  74     em_media_type_fiber = 1,
  75     em_num_media_types
  76 } em_media_type;
  77
  78 typedef enum {
  79     em_10_half = 0,
  80     em_10_full = 1,
  81     em_100_half = 2,
  82     em_100_full = 3
  83 } em_speed_duplex_type;
  84
  85 /* Flow Control Settings */
  86 typedef enum {
  87     em_fc_none = 0,
  88     em_fc_rx_pause = 1,
  89     em_fc_tx_pause = 2,
  90     em_fc_full = 3,
  91     em_fc_default = 0xFF
  92 } em_fc_type;
  93
  94 /* PCI bus types */
  95 typedef enum {
  96     em_bus_type_unknown = 0,
  97     em_bus_type_pci,
  98     em_bus_type_pcix
  99 } em_bus_type;
 100
 101 /* PCI bus speeds */
 102 typedef enum {
 103     em_bus_speed_unknown = 0,
 104     em_bus_speed_33,
 105     em_bus_speed_66,
 106     em_bus_speed_100,
 107     em_bus_speed_120,
 108     em_bus_speed_133,
 109     em_bus_speed_reserved
 110 } em_bus_speed;
 111
 112 /* PCI bus widths */
 113 typedef enum {
 114     em_bus_width_unknown = 0,
 115     em_bus_width_32,
 116     em_bus_width_64
 117 } em_bus_width;
 118
 119 /* PHY status info structure and supporting enums */
 120 typedef enum {
 121     em_cable_length_50 = 0,
 122     em_cable_length_50_80,
 123     em_cable_length_80_110,
 124     em_cable_length_110_140,
 125     em_cable_length_140,
 126     em_cable_length_undefined = 0xFF
 127 } em_cable_length;
 128
 129 typedef enum {
 130     em_igp_cable_length_10  = 10,
 131     em_igp_cable_length_20  = 20,
 132     em_igp_cable_length_30  = 30,
 133     em_igp_cable_length_40  = 40,
 134     em_igp_cable_length_50  = 50,
 135     em_igp_cable_length_60  = 60,
 136     em_igp_cable_length_70  = 70,
 137     em_igp_cable_length_80  = 80,
 138     em_igp_cable_length_90  = 90,
 139     em_igp_cable_length_100 = 100,
 140     em_igp_cable_length_110 = 110,
 141     em_igp_cable_length_120 = 120,
 142     em_igp_cable_length_130 = 130,
 143     em_igp_cable_length_140 = 140,
 144     em_igp_cable_length_150 = 150,
 145     em_igp_cable_length_160 = 160,
 146     em_igp_cable_length_170 = 170,
 147     em_igp_cable_length_180 = 180
 148 } em_igp_cable_length;
 149
 150 typedef enum {
 151     em_10bt_ext_dist_enable_normal = 0,
 152     em_10bt_ext_dist_enable_lower,
 153     em_10bt_ext_dist_enable_undefined = 0xFF
 154 } em_10bt_ext_dist_enable;
 155
 156 typedef enum {
 157     em_rev_polarity_normal = 0,
 158     em_rev_polarity_reversed,
 159     em_rev_polarity_undefined = 0xFF
 160 } em_rev_polarity;
 161
 162 typedef enum {
 163     em_downshift_normal = 0,
 164     em_downshift_activated,
 165     em_downshift_undefined = 0xFF
 166 } em_downshift;
 167
 168 typedef enum {
 169     em_polarity_reversal_enabled = 0,
 170     em_polarity_reversal_disabled,
 171     em_polarity_reversal_undefined = 0xFF
 172 } em_polarity_reversal;
 173
 174 typedef enum {
 175     em_auto_x_mode_manual_mdi = 0,
 176     em_auto_x_mode_manual_mdix,
 177     em_auto_x_mode_auto1,
 178     em_auto_x_mode_auto2,
 179     em_auto_x_mode_undefined = 0xFF
 180 } em_auto_x_mode;
 181
 182 typedef enum {
 183     em_1000t_rx_status_not_ok = 0,
 184     em_1000t_rx_status_ok,
 185     em_1000t_rx_status_undefined = 0xFF
 186 } em_1000t_rx_status;
 187
 188 typedef enum {
 189     em_phy_m88 = 0,
 190     em_phy_igp,
 191     em_phy_undefined = 0xFF
 192 } em_phy_type;
 193
 194 struct em_phy_info {
 195     em_cable_length cable_length;
 196     em_10bt_ext_dist_enable extended_10bt_distance;
 197     em_rev_polarity cable_polarity;
 198     em_downshift downshift;
 199     em_polarity_reversal polarity_correction;
 200     em_auto_x_mode mdix_mode;
 201     em_1000t_rx_status local_rx;
 202     em_1000t_rx_status remote_rx;
 203 };
 204
 205 struct em_phy_stats {
 206     uint32_t idle_errors;
 207     uint32_t receive_errors;
 208 };
 209
 210 struct em_eeprom_info {
 211     em_eeprom_type type;
 212     uint16_t word_size;
 213     uint16_t opcode_bits;
 214     uint16_t address_bits;
 215     uint16_t delay_usec;
 216     uint16_t page_size;
 217 };
 218
 219
 220
 221 /* Error Codes */
 222 #define E1000_SUCCESS      0
 223 #define E1000_ERR_EEPROM   1
 224 #define E1000_ERR_PHY      2
 225 #define E1000_ERR_CONFIG   3
 226 #define E1000_ERR_PARAM    4
 227 #define E1000_ERR_MAC_TYPE 5
 228 #define E1000_ERR_PHY_TYPE 6
 229
 230 /* Function prototypes */
 231 /* Initialization */
 232 void em_reset_hw(struct em_hw *hw);
 233 int32_t em_init_hw(struct em_hw *hw);
 234 int32_t em_set_mac_type(struct em_hw *hw);
 235
 236 /* Link Configuration */
 237 int32_t em_setup_link(struct em_hw *hw);
 238 int32_t em_phy_setup_autoneg(struct em_hw *hw);
 239 void em_config_collision_dist(struct em_hw *hw);
 240 int32_t em_config_fc_after_link_up(struct em_hw *hw);
 241 int32_t em_check_for_link(struct em_hw *hw);
 242 void em_get_speed_and_duplex(struct em_hw *hw, uint16_t * speed, uint16_t * duplex);
 243 int32_t em_wait_autoneg(struct em_hw *hw);
 244
 245 /* PHY */
 246 int32_t em_read_phy_reg(struct em_hw *hw, uint32_t reg_addr, uint16_t *phy_data);
 247 int32_t em_write_phy_reg(struct em_hw *hw, uint32_t reg_addr, uint16_t data);
 248 void em_phy_hw_reset(struct em_hw *hw);
 249 int32_t em_phy_reset(struct em_hw *hw);
 250 int32_t em_detect_gig_phy(struct em_hw *hw);
 251 int32_t em_phy_get_info(struct em_hw *hw, struct em_phy_info *phy_info);
 252 int32_t em_phy_m88_get_info(struct em_hw *hw, struct em_phy_info *phy_info);
 253 int32_t em_phy_igp_get_info(struct em_hw *hw, struct em_phy_info *phy_info);
 254 int32_t em_get_cable_length(struct em_hw *hw, uint16_t *min_length, uint16_t *max_length);
 255 int32_t em_check_polarity(struct em_hw *hw, uint16_t *polarity);
 256 int32_t em_check_downshift(struct em_hw *hw);
 257 int32_t em_validate_mdi_setting(struct em_hw *hw);
 258
 259 /* EEPROM Functions */
 260 void em_init_eeprom_params(struct em_hw *hw);
 261 int32_t em_read_eeprom(struct em_hw *hw, uint16_t reg, uint16_t words, uint16_t *data);
 262 int32_t em_validate_eeprom_checksum(struct em_hw *hw);
 263 int32_t em_update_eeprom_checksum(struct em_hw *hw);
 264 int32_t em_write_eeprom(struct em_hw *hw, uint16_t reg, uint16_t words, uint16_t *data);
 265 int32_t em_read_part_num(struct em_hw *hw, uint32_t * part_num);
 266 int32_t em_read_mac_addr(struct em_hw * hw);
 267
 268 /* Filters (multicast, vlan, receive) */
 269 void em_init_rx_addrs(struct em_hw *hw);
 270 void em_mc_addr_list_update(struct em_hw *hw, uint8_t * mc_addr_list, uint32_t mc_addr_count, uint32_t pad);
 271 uint32_t em_hash_mc_addr(struct em_hw *hw, uint8_t * mc_addr);
 272 void em_mta_set(struct em_hw *hw, uint32_t hash_value);
 273 void em_rar_set(struct em_hw *hw, uint8_t * mc_addr, uint32_t rar_index);
 274 void em_write_vfta(struct em_hw *hw, uint32_t offset, uint32_t value);
 275 void em_clear_vfta(struct em_hw *hw);
 276
 277 /* LED functions */
 278 int32_t em_setup_led(struct em_hw *hw);
 279 int32_t em_cleanup_led(struct em_hw *hw);
 280 int32_t em_led_on(struct em_hw *hw);
 281 int32_t em_led_off(struct em_hw *hw);
 282
 283 /* Adaptive IFS Functions */
 284
 285 /* Everything else */
 286 void em_clear_hw_cntrs(struct em_hw *hw);
 287 void em_reset_adaptive(struct em_hw *hw);
 288 void em_update_adaptive(struct em_hw *hw);
 289 void em_tbi_adjust_stats(struct em_hw *hw, struct em_hw_stats *stats, uint32_t frame_len, uint8_t * mac_addr);
 290 void em_get_bus_info(struct em_hw *hw);
 291 void em_pci_set_mwi(struct em_hw *hw);
 292 void em_pci_clear_mwi(struct em_hw *hw);
 293 void em_read_pci_cfg(struct em_hw *hw, uint32_t reg, uint16_t * value);
 294 void em_write_pci_cfg(struct em_hw *hw, uint32_t reg, uint16_t * value);
 295 /* Port I/O is only supported on 82544 and newer */
 296 uint32_t em_io_read(struct em_hw *hw, uint32_t port);
 297 uint32_t em_read_reg_io(struct em_hw *hw, uint32_t offset);
 298 void em_io_write(struct em_hw *hw, uint32_t port, uint32_t value);
 299 void em_write_reg_io(struct em_hw *hw, uint32_t offset, uint32_t value);
 300
 301 #define E1000_READ_REG_IO(a, reg) \
 302     em_read_reg_io((a), E1000_##reg)
 303 #define E1000_WRITE_REG_IO(a, reg, val) \
 304     em_write_reg_io((a), E1000_##reg, val)
 305
 306 /* PCI Device IDs */
 307 #define E1000_DEV_ID_82542               0x1000
 308 #define E1000_DEV_ID_82543GC_FIBER       0x1001
 309 #define E1000_DEV_ID_82543GC_COPPER      0x1004
 310 #define E1000_DEV_ID_82544EI_COPPER      0x1008
 311 #define E1000_DEV_ID_82544EI_FIBER       0x1009
 312 #define E1000_DEV_ID_82544GC_COPPER      0x100C
 313 #define E1000_DEV_ID_82544GC_LOM         0x100D
 314 #define E1000_DEV_ID_82540EM             0x100E
 315 #define E1000_DEV_ID_82540EM_LOM         0x1015
 316 #define E1000_DEV_ID_82540EP_LOM         0x1016
 317 #define E1000_DEV_ID_82540EP             0x1017
 318 #define E1000_DEV_ID_82540EP_LP          0x101E
 319 #define E1000_DEV_ID_82545EM_COPPER      0x100F
 320 #define E1000_DEV_ID_82545EM_FIBER       0x1011
 321 #define E1000_DEV_ID_82546EB_COPPER      0x1010
 322 #define E1000_DEV_ID_82546EB_FIBER       0x1012
 323 #define E1000_DEV_ID_82546EB_QUAD_COPPER 0x101D
 324 #define E1000_DEV_ID_82541EI             0x1013
 325 #define E1000_DEV_ID_82541EP             0x1018
 326 #define E1000_DEV_ID_82547EI             0x1019
 327 #define NUM_DEV_IDS 20
 328
 329 #define NODE_ADDRESS_SIZE 6
 330 #define ETH_LENGTH_OF_ADDRESS 6
 331
 332 /* MAC decode size is 128K - This is the size of BAR0 */
 333 #define MAC_DECODE_SIZE (128 * 1024)
 334
 335 #define E1000_82542_2_0_REV_ID 2
 336 #define E1000_82542_2_1_REV_ID 3
 337
 338 #define SPEED_10    10
 339 #define SPEED_100   100
 340 #define SPEED_1000  1000
 341 #define HALF_DUPLEX 1
 342 #define FULL_DUPLEX 2
 343
 344 /* The sizes (in bytes) of a ethernet packet */
 345 #define ENET_HEADER_SIZE             14
 346 #define MAXIMUM_ETHERNET_FRAME_SIZE  1518 /* With FCS */
 347 #define MINIMUM_ETHERNET_FRAME_SIZE  64   /* With FCS */
 348 #define ETHERNET_FCS_SIZE            4
 349 #define MAXIMUM_ETHERNET_PACKET_SIZE \
 350     (MAXIMUM_ETHERNET_FRAME_SIZE - ETHERNET_FCS_SIZE)
 351 #define MINIMUM_ETHERNET_PACKET_SIZE \
 352     (MINIMUM_ETHERNET_FRAME_SIZE - ETHERNET_FCS_SIZE)
 353 #define CRC_LENGTH                   ETHERNET_FCS_SIZE
 354 #define MAX_JUMBO_FRAME_SIZE         0x3F00
 355
 356
 357 /* 802.1q VLAN Packet Sizes */
 358 #define VLAN_TAG_SIZE                     4     /* 802.3ac tag (not DMAed) */
 359
 360 /* Ethertype field values */
 361 #define ETHERNET_IEEE_VLAN_TYPE 0x8100  /* 802.3ac packet */
 362 #define ETHERNET_IP_TYPE        0x0800  /* IP packets */
 363 #define ETHERNET_ARP_TYPE       0x0806  /* Address Resolution Protocol (ARP) */
 364
 365 /* Packet Header defines */
 366 #define IP_PROTOCOL_TCP    6
 367 #define IP_PROTOCOL_UDP    0x11
 368
 369 /* This defines the bits that are set in the Interrupt Mask
 370  * Set/Read Register.  Each bit is documented below:
 371  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
 372  *   o RXSEQ  = Receive Sequence Error
 373  */
 374 #define POLL_IMS_ENABLE_MASK ( \
 375     E1000_IMS_RXDMT0 |         \
 376     E1000_IMS_RXSEQ)
 377
 378 /* This defines the bits that are set in the Interrupt Mask
 379  * Set/Read Register.  Each bit is documented below:
 380  *   o RXT0   = Receiver Timer Interrupt (ring 0)
 381  *   o TXDW   = Transmit Descriptor Written Back
 382  *   o RXDMT0 = Receive Descriptor Minimum Threshold hit (ring 0)
 383  *   o RXSEQ  = Receive Sequence Error
 384  *   o LSC    = Link Status Change
 385  */
 386 #define IMS_ENABLE_MASK ( \
 387     E1000_IMS_RXT0   |    \
 388     E1000_IMS_TXDW   |    \
 389     E1000_IMS_RXDMT0 |    \
 390     E1000_IMS_RXSEQ  |    \
 391     E1000_IMS_LSC)
 392
 393 /* The number of high/low register pairs in the RAR. The RAR (Receive Address
 394  * Registers) holds the directed and multicast addresses that we monitor. We
 395  * reserve one of these spots for our directed address, allowing us room for
 396  * E1000_RAR_ENTRIES - 1 multicast addresses.
 397  */
 398 #define E1000_RAR_ENTRIES 15
 399
 400 #define MIN_NUMBER_OF_DESCRIPTORS 8
 401 #define MAX_NUMBER_OF_DESCRIPTORS 0xFFF8
 402
 403 /* Receive Descriptor */
 404 struct em_rx_desc {
 405     uint64_t buffer_addr; /* Address of the descriptor's data buffer */
 406     uint16_t length;     /* Length of data DMAed into data buffer */
 407     uint16_t csum;       /* Packet checksum */
 408     uint8_t status;      /* Descriptor status */
 409     uint8_t errors;      /* Descriptor Errors */
 410     uint16_t special;
 411 };
 412
 413 /* Receive Decriptor bit definitions */
 414 #define E1000_RXD_STAT_DD       0x01    /* Descriptor Done */
 415 #define E1000_RXD_STAT_EOP      0x02    /* End of Packet */
 416 #define E1000_RXD_STAT_IXSM     0x04    /* Ignore checksum */
 417 #define E1000_RXD_STAT_VP       0x08    /* IEEE VLAN Packet */
 418 #define E1000_RXD_STAT_TCPCS    0x20    /* TCP xsum calculated */
 419 #define E1000_RXD_STAT_IPCS     0x40    /* IP xsum calculated */
 420 #define E1000_RXD_STAT_PIF      0x80    /* passed in-exact filter */
 421 #define E1000_RXD_ERR_CE        0x01    /* CRC Error */
 422 #define E1000_RXD_ERR_SE        0x02    /* Symbol Error */
 423 #define E1000_RXD_ERR_SEQ       0x04    /* Sequence Error */
 424 #define E1000_RXD_ERR_CXE       0x10    /* Carrier Extension Error */
 425 #define E1000_RXD_ERR_TCPE      0x20    /* TCP/UDP Checksum Error */
 426 #define E1000_RXD_ERR_IPE       0x40    /* IP Checksum Error */
 427 #define E1000_RXD_ERR_RXE       0x80    /* Rx Data Error */
 428 #define E1000_RXD_SPC_VLAN_MASK 0x0FFF  /* VLAN ID is in lower 12 bits */
 429 #define E1000_RXD_SPC_PRI_MASK  0xE000  /* Priority is in upper 3 bits */
 430 #define E1000_RXD_SPC_PRI_SHIFT 0x000D  /* Priority is in upper 3 of 16 */
 431 #define E1000_RXD_SPC_CFI_MASK  0x1000  /* CFI is bit 12 */
 432 #define E1000_RXD_SPC_CFI_SHIFT 0x000C  /* CFI is bit 12 */
 433
 434 /* mask to determine if packets should be dropped due to frame errors */
 435 #define E1000_RXD_ERR_FRAME_ERR_MASK ( \
 436     E1000_RXD_ERR_CE  |                \
 437     E1000_RXD_ERR_SE  |                \
 438     E1000_RXD_ERR_SEQ |                \
 439     E1000_RXD_ERR_CXE |                \
 440     E1000_RXD_ERR_RXE)
 441
 442 /* Transmit Descriptor */
 443 struct em_tx_desc {
 444     uint64_t buffer_addr;       /* Address of the descriptor's data buffer */
 445     union {
 446         uint32_t data;
 447         struct {
 448             uint16_t length;    /* Data buffer length */
 449             uint8_t cso;        /* Checksum offset */
 450             uint8_t cmd;        /* Descriptor control */
 451         } flags;
 452     } lower;
 453     union {
 454         uint32_t data;
 455         struct {
 456             uint8_t status;     /* Descriptor status */
 457             uint8_t css;        /* Checksum start */
 458             uint16_t special;
 459         } fields;
 460     } upper;
 461 };
 462
 463 /* Transmit Descriptor bit definitions */
 464 #define E1000_TXD_DTYP_D     0x00100000 /* Data Descriptor */
 465 #define E1000_TXD_DTYP_C     0x00000000 /* Context Descriptor */
 466 #define E1000_TXD_POPTS_IXSM 0x01       /* Insert IP checksum */
 467 #define E1000_TXD_POPTS_TXSM 0x02       /* Insert TCP/UDP checksum */
 468 #define E1000_TXD_CMD_EOP    0x01000000 /* End of Packet */
 469 #define E1000_TXD_CMD_IFCS   0x02000000 /* Insert FCS (Ethernet CRC) */
 470 #define E1000_TXD_CMD_IC     0x04000000 /* Insert Checksum */
 471 #define E1000_TXD_CMD_RS     0x08000000 /* Report Status */
 472 #define E1000_TXD_CMD_RPS    0x10000000 /* Report Packet Sent */
 473 #define E1000_TXD_CMD_DEXT   0x20000000 /* Descriptor extension (0 = legacy) */
 474 #define E1000_TXD_CMD_VLE    0x40000000 /* Add VLAN tag */
 475 #define E1000_TXD_CMD_IDE    0x80000000 /* Enable Tidv register */
 476 #define E1000_TXD_STAT_DD    0x00000001 /* Descriptor Done */
 477 #define E1000_TXD_STAT_EC    0x00000002 /* Excess Collisions */
 478 #define E1000_TXD_STAT_LC    0x00000004 /* Late Collisions */
 479 #define E1000_TXD_STAT_TU    0x00000008 /* Transmit underrun */
 480 #define E1000_TXD_CMD_TCP    0x01000000 /* TCP packet */
 481 #define E1000_TXD_CMD_IP     0x02000000 /* IP packet */
 482 #define E1000_TXD_CMD_TSE    0x04000000 /* TCP Seg enable */
 483 #define E1000_TXD_STAT_TC    0x00000004 /* Tx Underrun */
 484
 485 /* Offload Context Descriptor */
 486 struct em_context_desc {
 487     union {
 488         uint32_t ip_config;
 489         struct {
 490             uint8_t ipcss;      /* IP checksum start */
 491             uint8_t ipcso;      /* IP checksum offset */
 492             uint16_t ipcse;     /* IP checksum end */
 493         } ip_fields;
 494     } lower_setup;
 495     union {
 496         uint32_t tcp_config;
 497         struct {
 498             uint8_t tucss;      /* TCP checksum start */
 499             uint8_t tucso;      /* TCP checksum offset */
 500             uint16_t tucse;     /* TCP checksum end */
 501         } tcp_fields;
 502     } upper_setup;
 503     uint32_t cmd_and_length;    /* */
 504     union {
 505         uint32_t data;
 506         struct {
 507             uint8_t status;     /* Descriptor status */
 508             uint8_t hdr_len;    /* Header length */
 509             uint16_t mss;       /* Maximum segment size */
 510         } fields;
 511     } tcp_seg_setup;
 512 };
 513
 514 /* Offload data descriptor */
 515 struct em_data_desc {
 516     uint64_t buffer_addr;       /* Address of the descriptor's buffer address */
 517     union {
 518         uint32_t data;
 519         struct {
 520             uint16_t length;    /* Data buffer length */
 521             uint8_t typ_len_ext;        /* */
 522             uint8_t cmd;        /* */
 523         } flags;
 524     } lower;
 525     union {
 526         uint32_t data;
 527         struct {
 528             uint8_t status;     /* Descriptor status */
 529             uint8_t popts;      /* Packet Options */
 530             uint16_t special;   /* */
 531         } fields;
 532     } upper;
 533 };
 534
 535 /* Filters */
 536 #define E1000_NUM_UNICAST          16   /* Unicast filter entries */
 537 #define E1000_MC_TBL_SIZE          128  /* Multicast Filter Table (4096 bits) */
 538 #define E1000_VLAN_FILTER_TBL_SIZE 128  /* VLAN Filter Table (4096 bits) */
 539
 540
 541 /* Receive Address Register */
 542 struct em_rar {
 543     volatile uint32_t low;      /* receive address low */
 544     volatile uint32_t high;     /* receive address high */
 545 };
 546
 547 /* The number of entries in the Multicast Table Array (MTA). */
 548 #define E1000_NUM_MTA_REGISTERS 128
 549
 550 /* IPv4 Address Table Entry */
 551 struct em_ipv4_at_entry {
 552     volatile uint32_t ipv4_addr;        /* IP Address (RW) */
 553     volatile uint32_t reserved;
 554 };
 555
 556 /* Four wakeup IP addresses are supported */
 557 #define E1000_WAKEUP_IP_ADDRESS_COUNT_MAX 4
 558 #define E1000_IP4AT_SIZE                  E1000_WAKEUP_IP_ADDRESS_COUNT_MAX
 559 #define E1000_IP6AT_SIZE                  1
 560
 561 /* IPv6 Address Table Entry */
 562 struct em_ipv6_at_entry {
 563     volatile uint8_t ipv6_addr[16];
 564 };
 565
 566 /* Flexible Filter Length Table Entry */
 567 struct em_fflt_entry {
 568     volatile uint32_t length;   /* Flexible Filter Length (RW) */
 569     volatile uint32_t reserved;
 570 };
 571
 572 /* Flexible Filter Mask Table Entry */
 573 struct em_ffmt_entry {
 574     volatile uint32_t mask;     /* Flexible Filter Mask (RW) */
 575     volatile uint32_t reserved;
 576 };
 577
 578 /* Flexible Filter Value Table Entry */
 579 struct em_ffvt_entry {
 580     volatile uint32_t value;    /* Flexible Filter Value (RW) */
 581     volatile uint32_t reserved;
 582 };
 583
 584 /* Four Flexible Filters are supported */
 585 #define E1000_FLEXIBLE_FILTER_COUNT_MAX 4
 586
 587 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
 588 #define E1000_FLEXIBLE_FILTER_SIZE_MAX  128
 589
 590 #define E1000_FFLT_SIZE E1000_FLEXIBLE_FILTER_COUNT_MAX
 591 #define E1000_FFMT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
 592 #define E1000_FFVT_SIZE E1000_FLEXIBLE_FILTER_SIZE_MAX
 593
 594 /* Register Set. (82543, 82544)
 595  *
 596  * Registers are defined to be 32 bits and  should be accessed as 32 bit values.
 597  * These registers are physically located on the NIC, but are mapped into the
 598  * host memory address space.
 599  *
 600  * RW - register is both readable and writable
 601  * RO - register is read only
 602  * WO - register is write only
 603  * R/clr - register is read only and is cleared when read
 604  * A - register array
 605  */
 606 #define E1000_CTRL     0x00000  /* Device Control - RW */
 607 #define E1000_STATUS   0x00008  /* Device Status - RO */
 608 #define E1000_EECD     0x00010  /* EEPROM/Flash Control - RW */
 609 #define E1000_EERD     0x00014  /* EEPROM Read - RW */
 610 #define E1000_CTRL_EXT 0x00018  /* Extended Device Control - RW */
 611 #define E1000_FLA      0x0001C  /* Flash Access - RW */
 612 #define E1000_MDIC     0x00020  /* MDI Control - RW */
 613 #define E1000_FCAL     0x00028  /* Flow Control Address Low - RW */
 614 #define E1000_FCAH     0x0002C  /* Flow Control Address High -RW */
 615 #define E1000_FCT      0x00030  /* Flow Control Type - RW */
 616 #define E1000_VET      0x00038  /* VLAN Ether Type - RW */
 617 #define E1000_ICR      0x000C0  /* Interrupt Cause Read - R/clr */
 618 #define E1000_ITR      0x000C4  /* Interrupt Throttling Rate - RW */
 619 #define E1000_ICS      0x000C8  /* Interrupt Cause Set - WO */
 620 #define E1000_IMS      0x000D0  /* Interrupt Mask Set - RW */
 621 #define E1000_IMC      0x000D8  /* Interrupt Mask Clear - WO */
 622 #define E1000_RCTL     0x00100  /* RX Control - RW */
 623 #define E1000_FCTTV    0x00170  /* Flow Control Transmit Timer Value - RW */
 624 #define E1000_TXCW     0x00178  /* TX Configuration Word - RW */
 625 #define E1000_RXCW     0x00180  /* RX Configuration Word - RO */
 626 #define E1000_TCTL     0x00400  /* TX Control - RW */
 627 #define E1000_TIPG     0x00410  /* TX Inter-packet gap -RW */
 628 #define E1000_TBT      0x00448  /* TX Burst Timer - RW */
 629 #define E1000_AIT      0x00458  /* Adaptive Interframe Spacing Throttle - RW */
 630 #define E1000_LEDCTL   0x00E00  /* LED Control - RW */
 631 #define E1000_PBA      0x01000  /* Packet Buffer Allocation - RW */
 632 #define E1000_FCRTL    0x02160  /* Flow Control Receive Threshold Low - RW */
 633 #define E1000_FCRTH    0x02168  /* Flow Control Receive Threshold High - RW */
 634 #define E1000_RDBAL    0x02800  /* RX Descriptor Base Address Low - RW */
 635 #define E1000_RDBAH    0x02804  /* RX Descriptor Base Address High - RW */
 636 #define E1000_RDLEN    0x02808  /* RX Descriptor Length - RW */
 637 #define E1000_RDH      0x02810  /* RX Descriptor Head - RW */
 638 #define E1000_RDT      0x02818  /* RX Descriptor Tail - RW */
 639 #define E1000_RDTR     0x02820  /* RX Delay Timer - RW */
 640 #define E1000_RXDCTL   0x02828  /* RX Descriptor Control - RW */
 641 #define E1000_RADV     0x0282C  /* RX Interrupt Absolute Delay Timer - RW */
 642 #define E1000_RSRPD    0x02C00  /* RX Small Packet Detect - RW */
 643 #define E1000_TXDMAC   0x03000  /* TX DMA Control - RW */
 644 #define E1000_TDFH     0x03410  /* TX Data FIFO Head - RW */
 645 #define E1000_TDFT     0x03418  /* TX Data FIFO Tail - RW */
 646 #define E1000_TDFHS    0x03420  /* TX Data FIFO Head Saved - RW */
 647 #define E1000_TDFTS    0x03428  /* TX Data FIFO Tail Saved - RW */
 648 #define E1000_TDFPC    0x03430  /* TX Data FIFO Packet Count - RW */
 649 #define E1000_TDBAL    0x03800  /* TX Descriptor Base Address Low - RW */
 650 #define E1000_TDBAH    0x03804  /* TX Descriptor Base Address High - RW */
 651 #define E1000_TDLEN    0x03808  /* TX Descriptor Length - RW */
 652 #define E1000_TDH      0x03810  /* TX Descriptor Head - RW */
 653 #define E1000_TDT      0x03818  /* TX Descripotr Tail - RW */
 654 #define E1000_TIDV     0x03820  /* TX Interrupt Delay Value - RW */
 655 #define E1000_TXDCTL   0x03828  /* TX Descriptor Control - RW */
 656 #define E1000_TADV     0x0382C  /* TX Interrupt Absolute Delay Val - RW */
 657 #define E1000_TSPMT    0x03830  /* TCP Segmentation PAD & Min Threshold - RW */
 658 #define E1000_CRCERRS  0x04000  /* CRC Error Count - R/clr */
 659 #define E1000_ALGNERRC 0x04004  /* Alignment Error Count - R/clr */
 660 #define E1000_SYMERRS  0x04008  /* Symbol Error Count - R/clr */
 661 #define E1000_RXERRC   0x0400C  /* Receive Error Count - R/clr */
 662 #define E1000_MPC      0x04010  /* Missed Packet Count - R/clr */
 663 #define E1000_SCC      0x04014  /* Single Collision Count - R/clr */
 664 #define E1000_ECOL     0x04018  /* Excessive Collision Count - R/clr */
 665 #define E1000_MCC      0x0401C  /* Multiple Collision Count - R/clr */
 666 #define E1000_LATECOL  0x04020  /* Late Collision Count - R/clr */
 667 #define E1000_COLC     0x04028  /* Collision Count - R/clr */
 668 #define E1000_DC       0x04030  /* Defer Count - R/clr */
 669 #define E1000_TNCRS    0x04034  /* TX-No CRS - R/clr */
 670 #define E1000_SEC      0x04038  /* Sequence Error Count - R/clr */
 671 #define E1000_CEXTERR  0x0403C  /* Carrier Extension Error Count - R/clr */
 672 #define E1000_RLEC     0x04040  /* Receive Length Error Count - R/clr */
 673 #define E1000_XONRXC   0x04048  /* XON RX Count - R/clr */
 674 #define E1000_XONTXC   0x0404C  /* XON TX Count - R/clr */
 675 #define E1000_XOFFRXC  0x04050  /* XOFF RX Count - R/clr */
 676 #define E1000_XOFFTXC  0x04054  /* XOFF TX Count - R/clr */
 677 #define E1000_FCRUC    0x04058  /* Flow Control RX Unsupported Count- R/clr */
 678 #define E1000_PRC64    0x0405C  /* Packets RX (64 bytes) - R/clr */
 679 #define E1000_PRC127   0x04060  /* Packets RX (65-127 bytes) - R/clr */
 680 #define E1000_PRC255   0x04064  /* Packets RX (128-255 bytes) - R/clr */
 681 #define E1000_PRC511   0x04068  /* Packets RX (255-511 bytes) - R/clr */
 682 #define E1000_PRC1023  0x0406C  /* Packets RX (512-1023 bytes) - R/clr */
 683 #define E1000_PRC1522  0x04070  /* Packets RX (1024-1522 bytes) - R/clr */
 684 #define E1000_GPRC     0x04074  /* Good Packets RX Count - R/clr */
 685 #define E1000_BPRC     0x04078  /* Broadcast Packets RX Count - R/clr */
 686 #define E1000_MPRC     0x0407C  /* Multicast Packets RX Count - R/clr */
 687 #define E1000_GPTC     0x04080  /* Good Packets TX Count - R/clr */
 688 #define E1000_GORCL    0x04088  /* Good Octets RX Count Low - R/clr */
 689 #define E1000_GORCH    0x0408C  /* Good Octets RX Count High - R/clr */
 690 #define E1000_GOTCL    0x04090  /* Good Octets TX Count Low - R/clr */
 691 #define E1000_GOTCH    0x04094  /* Good Octets TX Count High - R/clr */
 692 #define E1000_RNBC     0x040A0  /* RX No Buffers Count - R/clr */
 693 #define E1000_RUC      0x040A4  /* RX Undersize Count - R/clr */
 694 #define E1000_RFC      0x040A8  /* RX Fragment Count - R/clr */
 695 #define E1000_ROC      0x040AC  /* RX Oversize Count - R/clr */
 696 #define E1000_RJC      0x040B0  /* RX Jabber Count - R/clr */
 697 #define E1000_MGTPRC   0x040B4  /* Management Packets RX Count - R/clr */
 698 #define E1000_MGTPDC   0x040B8  /* Management Packets Dropped Count - R/clr */
 699 #define E1000_MGTPTC   0x040BC  /* Management Packets TX Count - R/clr */
 700 #define E1000_TORL     0x040C0  /* Total Octets RX Low - R/clr */
 701 #define E1000_TORH     0x040C4  /* Total Octets RX High - R/clr */
 702 #define E1000_TOTL     0x040C8  /* Total Octets TX Low - R/clr */
 703 #define E1000_TOTH     0x040CC  /* Total Octets TX High - R/clr */
 704 #define E1000_TPR      0x040D0  /* Total Packets RX - R/clr */
 705 #define E1000_TPT      0x040D4  /* Total Packets TX - R/clr */
 706 #define E1000_PTC64    0x040D8  /* Packets TX (64 bytes) - R/clr */
 707 #define E1000_PTC127   0x040DC  /* Packets TX (65-127 bytes) - R/clr */
 708 #define E1000_PTC255   0x040E0  /* Packets TX (128-255 bytes) - R/clr */
 709 #define E1000_PTC511   0x040E4  /* Packets TX (256-511 bytes) - R/clr */
 710 #define E1000_PTC1023  0x040E8  /* Packets TX (512-1023 bytes) - R/clr */
 711 #define E1000_PTC1522  0x040EC  /* Packets TX (1024-1522 Bytes) - R/clr */
 712 #define E1000_MPTC     0x040F0  /* Multicast Packets TX Count - R/clr */
 713 #define E1000_BPTC     0x040F4  /* Broadcast Packets TX Count - R/clr */
 714 #define E1000_TSCTC    0x040F8  /* TCP Segmentation Context TX - R/clr */
 715 #define E1000_TSCTFC   0x040FC  /* TCP Segmentation Context TX Fail - R/clr */
 716 #define E1000_RXCSUM   0x05000  /* RX Checksum Control - RW */
 717 #define E1000_MTA      0x05200  /* Multicast Table Array - RW Array */
 718 #define E1000_RA       0x05400  /* Receive Address - RW Array */
 719 #define E1000_VFTA     0x05600  /* VLAN Filter Table Array - RW Array */
 720 #define E1000_WUC      0x05800  /* Wakeup Control - RW */
 721 #define E1000_WUFC     0x05808  /* Wakeup Filter Control - RW */
 722 #define E1000_WUS      0x05810  /* Wakeup Status - RO */
 723 #define E1000_MANC     0x05820  /* Management Control - RW */
 724 #define E1000_IPAV     0x05838  /* IP Address Valid - RW */
 725 #define E1000_IP4AT    0x05840  /* IPv4 Address Table - RW Array */
 726 #define E1000_IP6AT    0x05880  /* IPv6 Address Table - RW Array */
 727 #define E1000_WUPL     0x05900  /* Wakeup Packet Length - RW */
 728 #define E1000_WUPM     0x05A00  /* Wakeup Packet Memory - RO A */
 729 #define E1000_FFLT     0x05F00  /* Flexible Filter Length Table - RW Array */
 730 #define E1000_FFMT     0x09000  /* Flexible Filter Mask Table - RW Array */
 731 #define E1000_FFVT     0x09800  /* Flexible Filter Value Table - RW Array */
 732
 733 /* Register Set (82542)
 734  *
 735  * Some of the 82542 registers are located at different offsets than they are
 736  * in more current versions of the 8254x. Despite the difference in location,
 737  * the registers function in the same manner.
 738  */
 739 #define E1000_82542_CTRL     E1000_CTRL
 740 #define E1000_82542_CTRL_DUP E1000_CTRL_DUP
 741 #define E1000_82542_STATUS   E1000_STATUS
 742 #define E1000_82542_EECD     E1000_EECD
 743 #define E1000_82542_EERD     E1000_EERD
 744 #define E1000_82542_CTRL_EXT E1000_CTRL_EXT
 745 #define E1000_82542_FLA      E1000_FLA
 746 #define E1000_82542_MDIC     E1000_MDIC
 747 #define E1000_82542_FCAL     E1000_FCAL
 748 #define E1000_82542_FCAH     E1000_FCAH
 749 #define E1000_82542_FCT      E1000_FCT
 750 #define E1000_82542_VET      E1000_VET
 751 #define E1000_82542_RA       0x00040
 752 #define E1000_82542_ICR      E1000_ICR
 753 #define E1000_82542_ITR      E1000_ITR
 754 #define E1000_82542_ICS      E1000_ICS
 755 #define E1000_82542_IMS      E1000_IMS
 756 #define E1000_82542_IMC      E1000_IMC
 757 #define E1000_82542_RCTL     E1000_RCTL
 758 #define E1000_82542_RDTR     0x00108
 759 #define E1000_82542_RDBAL    0x00110
 760 #define E1000_82542_RDBAH    0x00114
 761 #define E1000_82542_RDLEN    0x00118
 762 #define E1000_82542_RDH      0x00120
 763 #define E1000_82542_RDT      0x00128
 764 #define E1000_82542_FCRTH    0x00160
 765 #define E1000_82542_FCRTL    0x00168
 766 #define E1000_82542_FCTTV    E1000_FCTTV
 767 #define E1000_82542_TXCW     E1000_TXCW
 768 #define E1000_82542_RXCW     E1000_RXCW
 769 #define E1000_82542_MTA      0x00200
 770 #define E1000_82542_TCTL     E1000_TCTL
 771 #define E1000_82542_TIPG     E1000_TIPG
 772 #define E1000_82542_TDBAL    0x00420
 773 #define E1000_82542_TDBAH    0x00424
 774 #define E1000_82542_TDLEN    0x00428
 775 #define E1000_82542_TDH      0x00430
 776 #define E1000_82542_TDT      0x00438
 777 #define E1000_82542_TIDV     0x00440
 778 #define E1000_82542_TBT      E1000_TBT
 779 #define E1000_82542_AIT      E1000_AIT
 780 #define E1000_82542_VFTA     0x00600
 781 #define E1000_82542_LEDCTL   E1000_LEDCTL
 782 #define E1000_82542_PBA      E1000_PBA
 783 #define E1000_82542_RXDCTL   E1000_RXDCTL
 784 #define E1000_82542_RADV     E1000_RADV
 785 #define E1000_82542_RSRPD    E1000_RSRPD
 786 #define E1000_82542_TXDMAC   E1000_TXDMAC
 787 #define E1000_82542_TDFHS    E1000_TDFHS
 788 #define E1000_82542_TDFTS    E1000_TDFTS
 789 #define E1000_82542_TDFPC    E1000_TDFPC
 790 #define E1000_82542_TXDCTL   E1000_TXDCTL
 791 #define E1000_82542_TADV     E1000_TADV
 792 #define E1000_82542_TSPMT    E1000_TSPMT
 793 #define E1000_82542_CRCERRS  E1000_CRCERRS
 794 #define E1000_82542_ALGNERRC E1000_ALGNERRC
 795 #define E1000_82542_SYMERRS  E1000_SYMERRS
 796 #define E1000_82542_RXERRC   E1000_RXERRC
 797 #define E1000_82542_MPC      E1000_MPC
 798 #define E1000_82542_SCC      E1000_SCC
 799 #define E1000_82542_ECOL     E1000_ECOL
 800 #define E1000_82542_MCC      E1000_MCC
 801 #define E1000_82542_LATECOL  E1000_LATECOL
 802 #define E1000_82542_COLC     E1000_COLC
 803 #define E1000_82542_DC       E1000_DC
 804 #define E1000_82542_TNCRS    E1000_TNCRS
 805 #define E1000_82542_SEC      E1000_SEC
 806 #define E1000_82542_CEXTERR  E1000_CEXTERR
 807 #define E1000_82542_RLEC     E1000_RLEC
 808 #define E1000_82542_XONRXC   E1000_XONRXC
 809 #define E1000_82542_XONTXC   E1000_XONTXC
 810 #define E1000_82542_XOFFRXC  E1000_XOFFRXC
 811 #define E1000_82542_XOFFTXC  E1000_XOFFTXC
 812 #define E1000_82542_FCRUC    E1000_FCRUC
 813 #define E1000_82542_PRC64    E1000_PRC64
 814 #define E1000_82542_PRC127   E1000_PRC127
 815 #define E1000_82542_PRC255   E1000_PRC255
 816 #define E1000_82542_PRC511   E1000_PRC511
 817 #define E1000_82542_PRC1023  E1000_PRC1023
 818 #define E1000_82542_PRC1522  E1000_PRC1522
 819 #define E1000_82542_GPRC     E1000_GPRC
 820 #define E1000_82542_BPRC     E1000_BPRC
 821 #define E1000_82542_MPRC     E1000_MPRC
 822 #define E1000_82542_GPTC     E1000_GPTC
 823 #define E1000_82542_GORCL    E1000_GORCL
 824 #define E1000_82542_GORCH    E1000_GORCH
 825 #define E1000_82542_GOTCL    E1000_GOTCL
 826 #define E1000_82542_GOTCH    E1000_GOTCH
 827 #define E1000_82542_RNBC     E1000_RNBC
 828 #define E1000_82542_RUC      E1000_RUC
 829 #define E1000_82542_RFC      E1000_RFC
 830 #define E1000_82542_ROC      E1000_ROC
 831 #define E1000_82542_RJC      E1000_RJC
 832 #define E1000_82542_MGTPRC   E1000_MGTPRC
 833 #define E1000_82542_MGTPDC   E1000_MGTPDC
 834 #define E1000_82542_MGTPTC   E1000_MGTPTC
 835 #define E1000_82542_TORL     E1000_TORL
 836 #define E1000_82542_TORH     E1000_TORH
 837 #define E1000_82542_TOTL     E1000_TOTL
 838 #define E1000_82542_TOTH     E1000_TOTH
 839 #define E1000_82542_TPR      E1000_TPR
 840 #define E1000_82542_TPT      E1000_TPT
 841 #define E1000_82542_PTC64    E1000_PTC64
 842 #define E1000_82542_PTC127   E1000_PTC127
 843 #define E1000_82542_PTC255   E1000_PTC255
 844 #define E1000_82542_PTC511   E1000_PTC511
 845 #define E1000_82542_PTC1023  E1000_PTC1023
 846 #define E1000_82542_PTC1522  E1000_PTC1522
 847 #define E1000_82542_MPTC     E1000_MPTC
 848 #define E1000_82542_BPTC     E1000_BPTC
 849 #define E1000_82542_TSCTC    E1000_TSCTC
 850 #define E1000_82542_TSCTFC   E1000_TSCTFC
 851 #define E1000_82542_RXCSUM   E1000_RXCSUM
 852 #define E1000_82542_WUC      E1000_WUC
 853 #define E1000_82542_WUFC     E1000_WUFC
 854 #define E1000_82542_WUS      E1000_WUS
 855 #define E1000_82542_MANC     E1000_MANC
 856 #define E1000_82542_IPAV     E1000_IPAV
 857 #define E1000_82542_IP4AT    E1000_IP4AT
 858 #define E1000_82542_IP6AT    E1000_IP6AT
 859 #define E1000_82542_WUPL     E1000_WUPL
 860 #define E1000_82542_WUPM     E1000_WUPM
 861 #define E1000_82542_FFLT     E1000_FFLT
 862 #define E1000_82542_TDFH     0x08010
 863 #define E1000_82542_TDFT     0x08018
 864 #define E1000_82542_FFMT     E1000_FFMT
 865 #define E1000_82542_FFVT     E1000_FFVT
 866
 867 /* Statistics counters collected by the MAC */
 868 struct em_hw_stats {
 869     uint64_t crcerrs;
 870     uint64_t algnerrc;
 871     uint64_t symerrs;
 872     uint64_t rxerrc;
 873     uint64_t mpc;
 874     uint64_t scc;
 875     uint64_t ecol;
 876     uint64_t mcc;
 877     uint64_t latecol;
 878     uint64_t colc;
 879     uint64_t dc;
 880     uint64_t tncrs;
 881     uint64_t sec;
 882     uint64_t cexterr;
 883     uint64_t rlec;
 884     uint64_t xonrxc;
 885     uint64_t xontxc;
 886     uint64_t xoffrxc;
 887     uint64_t xofftxc;
 888     uint64_t fcruc;
 889     uint64_t prc64;
 890     uint64_t prc127;
 891     uint64_t prc255;
 892     uint64_t prc511;
 893     uint64_t prc1023;
 894     uint64_t prc1522;
 895     uint64_t gprc;
 896     uint64_t bprc;
 897     uint64_t mprc;
 898     uint64_t gptc;
 899     uint64_t gorcl;
 900     uint64_t gorch;
 901     uint64_t gotcl;
 902     uint64_t gotch;
 903     uint64_t rnbc;
 904     uint64_t ruc;
 905     uint64_t rfc;
 906     uint64_t roc;
 907     uint64_t rjc;
 908     uint64_t mgprc;
 909     uint64_t mgpdc;
 910     uint64_t mgptc;
 911     uint64_t torl;
 912     uint64_t torh;
 913     uint64_t totl;
 914     uint64_t toth;
 915     uint64_t tpr;
 916     uint64_t tpt;
 917     uint64_t ptc64;
 918     uint64_t ptc127;
 919     uint64_t ptc255;
 920     uint64_t ptc511;
 921     uint64_t ptc1023;
 922     uint64_t ptc1522;
 923     uint64_t mptc;
 924     uint64_t bptc;
 925     uint64_t tsctc;
 926     uint64_t tsctfc;
 927 };
 928
 929 /* Structure containing variables used by the shared code (em_hw.c) */
 930 struct em_hw {
 931     uint8_t *hw_addr;
 932     em_mac_type mac_type;
 933     em_phy_type phy_type;
 934     uint32_t phy_init_script;
 935     em_media_type media_type;
 936     void *back;
 937     em_fc_type fc;
 938     em_bus_speed bus_speed;
 939     em_bus_width bus_width;
 940     em_bus_type bus_type;
 941     struct em_eeprom_info eeprom;
 942     uint32_t io_base;
 943     uint32_t phy_id;
 944     uint32_t phy_revision;
 945     uint32_t phy_addr;
 946     uint32_t original_fc;
 947     uint32_t txcw;
 948     uint32_t autoneg_failed;
 949     uint32_t max_frame_size;
 950     uint32_t min_frame_size;
 951     uint32_t mc_filter_type;
 952     uint32_t num_mc_addrs;
 953     uint32_t collision_delta;
 954     uint32_t tx_packet_delta;
 955     uint32_t ledctl_default;
 956     uint32_t ledctl_mode1;
 957     uint32_t ledctl_mode2;
 958     uint16_t autoneg_advertised;
 959     uint16_t pci_cmd_word;
 960     uint16_t fc_high_water;
 961     uint16_t fc_low_water;
 962     uint16_t fc_pause_time;
 963     uint16_t current_ifs_val;
 964     uint16_t ifs_min_val;
 965     uint16_t ifs_max_val;
 966     uint16_t ifs_step_size;
 967     uint16_t ifs_ratio;
 968     uint16_t device_id;
 969     uint16_t vendor_id;
 970     uint16_t subsystem_id;
 971     uint16_t subsystem_vendor_id;
 972     uint8_t revision_id;
 973     uint8_t autoneg;
 974     uint8_t mdix;
 975     uint8_t forced_speed_duplex;
 976     uint8_t wait_autoneg_complete;
 977     uint8_t dma_fairness;
 978     uint8_t mac_addr[NODE_ADDRESS_SIZE];
 979     uint8_t perm_mac_addr[NODE_ADDRESS_SIZE];
 980     boolean_t disable_polarity_correction;
 981     boolean_t speed_downgraded;
 982     boolean_t get_link_status;
 983     boolean_t tbi_compatibility_en;
 984     boolean_t tbi_compatibility_on;
 985     boolean_t fc_send_xon;
 986     boolean_t report_tx_early;
 987     boolean_t adaptive_ifs;
 988     boolean_t ifs_params_forced;
 989     boolean_t in_ifs_mode;
 990 };
 991
 992
 993 #define E1000_EEPROM_SWDPIN0   0x0001   /* SWDPIN 0 EEPROM Value */
 994 #define E1000_EEPROM_LED_LOGIC 0x0020   /* Led Logic Word */
 995
 996 /* Register Bit Masks */
 997 /* Device Control */
 998 #define E1000_CTRL_FD       0x00000001  /* Full duplex.0=half; 1=full */
 999 #define E1000_CTRL_BEM      0x00000002  /* Endian Mode.0=little,1=big */
1000 #define E1000_CTRL_PRIOR    0x00000004  /* Priority on PCI. 0=rx,1=fair */
1001 #define E1000_CTRL_LRST     0x00000008  /* Link reset. 0=normal,1=reset */
1002 #define E1000_CTRL_TME      0x00000010  /* Test mode. 0=normal,1=test */
1003 #define E1000_CTRL_SLE      0x00000020  /* Serial Link on 0=dis,1=en */
1004 #define E1000_CTRL_ASDE     0x00000020  /* Auto-speed detect enable */
1005 #define E1000_CTRL_SLU      0x00000040  /* Set link up (Force Link) */
1006 #define E1000_CTRL_ILOS     0x00000080  /* Invert Loss-Of Signal */
1007 #define E1000_CTRL_SPD_SEL  0x00000300  /* Speed Select Mask */
1008 #define E1000_CTRL_SPD_10   0x00000000  /* Force 10Mb */
1009 #define E1000_CTRL_SPD_100  0x00000100  /* Force 100Mb */
1010 #define E1000_CTRL_SPD_1000 0x00000200  /* Force 1Gb */
1011 #define E1000_CTRL_BEM32    0x00000400  /* Big Endian 32 mode */
1012 #define E1000_CTRL_FRCSPD   0x00000800  /* Force Speed */
1013 #define E1000_CTRL_FRCDPX   0x00001000  /* Force Duplex */
1014 #define E1000_CTRL_SWDPIN0  0x00040000  /* SWDPIN 0 value */
1015 #define E1000_CTRL_SWDPIN1  0x00080000  /* SWDPIN 1 value */
1016 #define E1000_CTRL_SWDPIN2  0x00100000  /* SWDPIN 2 value */
1017 #define E1000_CTRL_SWDPIN3  0x00200000  /* SWDPIN 3 value */
1018 #define E1000_CTRL_SWDPIO0  0x00400000  /* SWDPIN 0 Input or output */
1019 #define E1000_CTRL_SWDPIO1  0x00800000  /* SWDPIN 1 input or output */
1020 #define E1000_CTRL_SWDPIO2  0x01000000  /* SWDPIN 2 input or output */
1021 #define E1000_CTRL_SWDPIO3  0x02000000  /* SWDPIN 3 input or output */
1022 #define E1000_CTRL_RST      0x04000000  /* Global reset */
1023 #define E1000_CTRL_RFCE     0x08000000  /* Receive Flow Control enable */
1024 #define E1000_CTRL_TFCE     0x10000000  /* Transmit flow control enable */
1025 #define E1000_CTRL_RTE      0x20000000  /* Routing tag enable */
1026 #define E1000_CTRL_VME      0x40000000  /* IEEE VLAN mode enable */
1027 #define E1000_CTRL_PHY_RST  0x80000000  /* PHY Reset */
1028
1029 /* Device Status */
1030 #define E1000_STATUS_FD         0x00000001      /* Full duplex.0=half,1=full */
1031 #define E1000_STATUS_LU         0x00000002      /* Link up.0=no,1=link */
1032 #define E1000_STATUS_FUNC_MASK  0x0000000C      /* PCI Function Mask */
1033 #define E1000_STATUS_FUNC_0     0x00000000      /* Function 0 */
1034 #define E1000_STATUS_FUNC_1     0x00000004      /* Function 1 */
1035 #define E1000_STATUS_TXOFF      0x00000010      /* transmission paused */
1036 #define E1000_STATUS_TBIMODE    0x00000020      /* TBI mode */
1037 #define E1000_STATUS_SPEED_MASK 0x000000C0
1038 #define E1000_STATUS_SPEED_10   0x00000000      /* Speed 10Mb/s */
1039 #define E1000_STATUS_SPEED_100  0x00000040      /* Speed 100Mb/s */
1040 #define E1000_STATUS_SPEED_1000 0x00000080      /* Speed 1000Mb/s */
1041 #define E1000_STATUS_ASDV       0x00000300      /* Auto speed detect value */
1042 #define E1000_STATUS_MTXCKOK    0x00000400      /* MTX clock running OK */
1043 #define E1000_STATUS_PCI66      0x00000800      /* In 66Mhz slot */
1044 #define E1000_STATUS_BUS64      0x00001000      /* In 64 bit slot */
1045 #define E1000_STATUS_PCIX_MODE  0x00002000      /* PCI-X mode */
1046 #define E1000_STATUS_PCIX_SPEED 0x0000C000      /* PCI-X bus speed */
1047
1048 /* Constants used to intrepret the masked PCI-X bus speed. */
1049 #define E1000_STATUS_PCIX_SPEED_66  0x00000000 /* PCI-X bus speed  50-66 MHz */
1050 #define E1000_STATUS_PCIX_SPEED_100 0x00004000 /* PCI-X bus speed  66-100 MHz */
1051 #define E1000_STATUS_PCIX_SPEED_133 0x00008000 /* PCI-X bus speed 100-133 MHz */
1052
1053 /* EEPROM/Flash Control */
1054 #define E1000_EECD_SK        0x00000001 /* EEPROM Clock */
1055 #define E1000_EECD_CS        0x00000002 /* EEPROM Chip Select */
1056 #define E1000_EECD_DI        0x00000004 /* EEPROM Data In */
1057 #define E1000_EECD_DO        0x00000008 /* EEPROM Data Out */
1058 #define E1000_EECD_FWE_MASK  0x00000030
1059 #define E1000_EECD_FWE_DIS   0x00000010 /* Disable FLASH writes */
1060 #define E1000_EECD_FWE_EN    0x00000020 /* Enable FLASH writes */
1061 #define E1000_EECD_FWE_SHIFT 4
1062 #define E1000_EECD_REQ       0x00000040 /* EEPROM Access Request */
1063 #define E1000_EECD_GNT       0x00000080 /* EEPROM Access Grant */
1064 #define E1000_EECD_PRES      0x00000100 /* EEPROM Present */
1065 #define E1000_EECD_SIZE      0x00000200 /* EEPROM Size (0=64 word 1=256 word) */
1066 #define E1000_EECD_ADDR_BITS 0x00000400 /* EEPROM Addressing bits based on type
1067                                          * (0-small, 1-large) */
1068 #define E1000_EECD_TYPE      0x00002000 /* EEPROM Type (1-SPI, 0-Microwire) */
1069 #ifndef E1000_EEPROM_GRANT_ATTEMPTS
1070 #define E1000_EEPROM_GRANT_ATTEMPTS 1000 /* EEPROM # attempts to gain grant */
1071 #endif
1072
1073 /* EEPROM Read */
1074 #define E1000_EERD_START      0x00000001 /* Start Read */
1075 #define E1000_EERD_DONE       0x00000010 /* Read Done */
1076 #define E1000_EERD_ADDR_SHIFT 8
1077 #define E1000_EERD_ADDR_MASK  0x0000FF00 /* Read Address */
1078 #define E1000_EERD_DATA_SHIFT 16
1079 #define E1000_EERD_DATA_MASK  0xFFFF0000 /* Read Data */
1080
1081 /* SPI EEPROM Status Register */
1082 #define EEPROM_STATUS_RDY_SPI  0x01
1083 #define EEPROM_STATUS_WEN_SPI  0x02
1084 #define EEPROM_STATUS_BP0_SPI  0x04
1085 #define EEPROM_STATUS_BP1_SPI  0x08
1086 #define EEPROM_STATUS_WPEN_SPI 0x80
1087
1088 /* Extended Device Control */
1089 #define E1000_CTRL_EXT_GPI0_EN   0x00000001 /* Maps SDP4 to GPI0 */
1090 #define E1000_CTRL_EXT_GPI1_EN   0x00000002 /* Maps SDP5 to GPI1 */
1091 #define E1000_CTRL_EXT_PHYINT_EN E1000_CTRL_EXT_GPI1_EN
1092 #define E1000_CTRL_EXT_GPI2_EN   0x00000004 /* Maps SDP6 to GPI2 */
1093 #define E1000_CTRL_EXT_GPI3_EN   0x00000008 /* Maps SDP7 to GPI3 */
1094 #define E1000_CTRL_EXT_SDP4_DATA 0x00000010 /* Value of SW Defineable Pin 4 */
1095 #define E1000_CTRL_EXT_SDP5_DATA 0x00000020 /* Value of SW Defineable Pin 5 */
1096 #define E1000_CTRL_EXT_PHY_INT   E1000_CTRL_EXT_SDP5_DATA
1097 #define E1000_CTRL_EXT_SDP6_DATA 0x00000040 /* Value of SW Defineable Pin 6 */
1098 #define E1000_CTRL_EXT_SDP7_DATA 0x00000080 /* Value of SW Defineable Pin 7 */
1099 #define E1000_CTRL_EXT_SDP4_DIR  0x00000100 /* Direction of SDP4 0=in 1=out */
1100 #define E1000_CTRL_EXT_SDP5_DIR  0x00000200 /* Direction of SDP5 0=in 1=out */
1101 #define E1000_CTRL_EXT_SDP6_DIR  0x00000400 /* Direction of SDP6 0=in 1=out */
1102 #define E1000_CTRL_EXT_SDP7_DIR  0x00000800 /* Direction of SDP7 0=in 1=out */
1103 #define E1000_CTRL_EXT_ASDCHK    0x00001000 /* Initiate an ASD sequence */
1104 #define E1000_CTRL_EXT_EE_RST    0x00002000 /* Reinitialize from EEPROM */
1105 #define E1000_CTRL_EXT_IPS       0x00004000 /* Invert Power State */
1106 #define E1000_CTRL_EXT_SPD_BYPS  0x00008000 /* Speed Select Bypass */
1107 #define E1000_CTRL_EXT_LINK_MODE_MASK 0x00C00000
1108 #define E1000_CTRL_EXT_LINK_MODE_GMII 0x00000000
1109 #define E1000_CTRL_EXT_LINK_MODE_TBI  0x00C00000
1110 #define E1000_CTRL_EXT_WR_WMARK_MASK  0x03000000
1111 #define E1000_CTRL_EXT_WR_WMARK_256   0x00000000
1112 #define E1000_CTRL_EXT_WR_WMARK_320   0x01000000
1113 #define E1000_CTRL_EXT_WR_WMARK_384   0x02000000
1114 #define E1000_CTRL_EXT_WR_WMARK_448   0x03000000
1115
1116 /* MDI Control */
1117 #define E1000_MDIC_DATA_MASK 0x0000FFFF
1118 #define E1000_MDIC_REG_MASK  0x001F0000
1119 #define E1000_MDIC_REG_SHIFT 16
1120 #define E1000_MDIC_PHY_MASK  0x03E00000
1121 #define E1000_MDIC_PHY_SHIFT 21
1122 #define E1000_MDIC_OP_WRITE  0x04000000
1123 #define E1000_MDIC_OP_READ   0x08000000
1124 #define E1000_MDIC_READY     0x10000000
1125 #define E1000_MDIC_INT_EN    0x20000000
1126 #define E1000_MDIC_ERROR     0x40000000
1127
1128 /* LED Control */
1129 #define E1000_LEDCTL_LED0_MODE_MASK  0x0000000F
1130 #define E1000_LEDCTL_LED0_MODE_SHIFT 0
1131 #define E1000_LEDCTL_LED0_IVRT       0x00000040
1132 #define E1000_LEDCTL_LED0_BLINK      0x00000080
1133 #define E1000_LEDCTL_LED1_MODE_MASK  0x00000F00
1134 #define E1000_LEDCTL_LED1_MODE_SHIFT 8
1135 #define E1000_LEDCTL_LED1_IVRT       0x00004000
1136 #define E1000_LEDCTL_LED1_BLINK      0x00008000
1137 #define E1000_LEDCTL_LED2_MODE_MASK  0x000F0000
1138 #define E1000_LEDCTL_LED2_MODE_SHIFT 16
1139 #define E1000_LEDCTL_LED2_IVRT       0x00400000
1140 #define E1000_LEDCTL_LED2_BLINK      0x00800000
1141 #define E1000_LEDCTL_LED3_MODE_MASK  0x0F000000
1142 #define E1000_LEDCTL_LED3_MODE_SHIFT 24
1143 #define E1000_LEDCTL_LED3_IVRT       0x40000000
1144 #define E1000_LEDCTL_LED3_BLINK      0x80000000
1145
1146 #define E1000_LEDCTL_MODE_LINK_10_1000  0x0
1147 #define E1000_LEDCTL_MODE_LINK_100_1000 0x1
1148 #define E1000_LEDCTL_MODE_LINK_UP       0x2
1149 #define E1000_LEDCTL_MODE_ACTIVITY      0x3
1150 #define E1000_LEDCTL_MODE_LINK_ACTIVITY 0x4
1151 #define E1000_LEDCTL_MODE_LINK_10       0x5
1152 #define E1000_LEDCTL_MODE_LINK_100      0x6
1153 #define E1000_LEDCTL_MODE_LINK_1000     0x7
1154 #define E1000_LEDCTL_MODE_PCIX_MODE     0x8
1155 #define E1000_LEDCTL_MODE_FULL_DUPLEX   0x9
1156 #define E1000_LEDCTL_MODE_COLLISION     0xA
1157 #define E1000_LEDCTL_MODE_BUS_SPEED     0xB
1158 #define E1000_LEDCTL_MODE_BUS_SIZE      0xC
1159 #define E1000_LEDCTL_MODE_PAUSED        0xD
1160 #define E1000_LEDCTL_MODE_LED_ON        0xE
1161 #define E1000_LEDCTL_MODE_LED_OFF       0xF
1162
1163 /* Receive Address */
1164 #define E1000_RAH_AV  0x80000000        /* Receive descriptor valid */
1165
1166 /* Interrupt Cause Read */
1167 #define E1000_ICR_TXDW    0x00000001    /* Transmit desc written back */
1168 #define E1000_ICR_TXQE    0x00000002    /* Transmit Queue empty */
1169 #define E1000_ICR_LSC     0x00000004    /* Link Status Change */
1170 #define E1000_ICR_RXSEQ   0x00000008    /* rx sequence error */
1171 #define E1000_ICR_RXDMT0  0x00000010    /* rx desc min. threshold (0) */
1172 #define E1000_ICR_RXO     0x00000040    /* rx overrun */
1173 #define E1000_ICR_RXT0    0x00000080    /* rx timer intr (ring 0) */
1174 #define E1000_ICR_MDAC    0x00000200    /* MDIO access complete */
1175 #define E1000_ICR_RXCFG   0x00000400    /* RX /c/ ordered set */
1176 #define E1000_ICR_GPI_EN0 0x00000800    /* GP Int 0 */
1177 #define E1000_ICR_GPI_EN1 0x00001000    /* GP Int 1 */
1178 #define E1000_ICR_GPI_EN2 0x00002000    /* GP Int 2 */
1179 #define E1000_ICR_GPI_EN3 0x00004000    /* GP Int 3 */
1180 #define E1000_ICR_TXD_LOW 0x00008000
1181 #define E1000_ICR_SRPD    0x00010000
1182
1183 /* Interrupt Cause Set */
1184 #define E1000_ICS_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1185 #define E1000_ICS_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1186 #define E1000_ICS_LSC     E1000_ICR_LSC         /* Link Status Change */
1187 #define E1000_ICS_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1188 #define E1000_ICS_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1189 #define E1000_ICS_RXO     E1000_ICR_RXO         /* rx overrun */
1190 #define E1000_ICS_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1191 #define E1000_ICS_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1192 #define E1000_ICS_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1193 #define E1000_ICS_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1194 #define E1000_ICS_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1195 #define E1000_ICS_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1196 #define E1000_ICS_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1197 #define E1000_ICS_TXD_LOW E1000_ICR_TXD_LOW
1198 #define E1000_ICS_SRPD    E1000_ICR_SRPD
1199
1200 /* Interrupt Mask Set */
1201 #define E1000_IMS_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1202 #define E1000_IMS_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1203 #define E1000_IMS_LSC     E1000_ICR_LSC         /* Link Status Change */
1204 #define E1000_IMS_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1205 #define E1000_IMS_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1206 #define E1000_IMS_RXO     E1000_ICR_RXO         /* rx overrun */
1207 #define E1000_IMS_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1208 #define E1000_IMS_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1209 #define E1000_IMS_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1210 #define E1000_IMS_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1211 #define E1000_IMS_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1212 #define E1000_IMS_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1213 #define E1000_IMS_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1214 #define E1000_IMS_TXD_LOW E1000_ICR_TXD_LOW
1215 #define E1000_IMS_SRPD    E1000_ICR_SRPD
1216
1217 /* Interrupt Mask Clear */
1218 #define E1000_IMC_TXDW    E1000_ICR_TXDW        /* Transmit desc written back */
1219 #define E1000_IMC_TXQE    E1000_ICR_TXQE        /* Transmit Queue empty */
1220 #define E1000_IMC_LSC     E1000_ICR_LSC         /* Link Status Change */
1221 #define E1000_IMC_RXSEQ   E1000_ICR_RXSEQ       /* rx sequence error */
1222 #define E1000_IMC_RXDMT0  E1000_ICR_RXDMT0      /* rx desc min. threshold */
1223 #define E1000_IMC_RXO     E1000_ICR_RXO         /* rx overrun */
1224 #define E1000_IMC_RXT0    E1000_ICR_RXT0        /* rx timer intr */
1225 #define E1000_IMC_MDAC    E1000_ICR_MDAC        /* MDIO access complete */
1226 #define E1000_IMC_RXCFG   E1000_ICR_RXCFG       /* RX /c/ ordered set */
1227 #define E1000_IMC_GPI_EN0 E1000_ICR_GPI_EN0     /* GP Int 0 */
1228 #define E1000_IMC_GPI_EN1 E1000_ICR_GPI_EN1     /* GP Int 1 */
1229 #define E1000_IMC_GPI_EN2 E1000_ICR_GPI_EN2     /* GP Int 2 */
1230 #define E1000_IMC_GPI_EN3 E1000_ICR_GPI_EN3     /* GP Int 3 */
1231 #define E1000_IMC_TXD_LOW E1000_ICR_TXD_LOW
1232 #define E1000_IMC_SRPD    E1000_ICR_SRPD
1233
1234 /* Receive Control */
1235 #define E1000_RCTL_RST          0x00000001      /* Software reset */
1236 #define E1000_RCTL_EN           0x00000002      /* enable */
1237 #define E1000_RCTL_SBP          0x00000004      /* store bad packet */
1238 #define E1000_RCTL_UPE          0x00000008      /* unicast promiscuous enable */
1239 #define E1000_RCTL_MPE          0x00000010      /* multicast promiscuous enab */
1240 #define E1000_RCTL_LPE          0x00000020      /* long packet enable */
1241 #define E1000_RCTL_LBM_NO       0x00000000      /* no loopback mode */
1242 #define E1000_RCTL_LBM_MAC      0x00000040      /* MAC loopback mode */
1243 #define E1000_RCTL_LBM_SLP      0x00000080      /* serial link loopback mode */
1244 #define E1000_RCTL_LBM_TCVR     0x000000C0      /* tcvr loopback mode */
1245 #define E1000_RCTL_RDMTS_HALF   0x00000000      /* rx desc min threshold size */
1246 #define E1000_RCTL_RDMTS_QUAT   0x00000100      /* rx desc min threshold size */
1247 #define E1000_RCTL_RDMTS_EIGTH  0x00000200      /* rx desc min threshold size */
1248 #define E1000_RCTL_MO_SHIFT     12              /* multicast offset shift */
1249 #define E1000_RCTL_MO_0         0x00000000      /* multicast offset 11:0 */
1250 #define E1000_RCTL_MO_1         0x00001000      /* multicast offset 12:1 */
1251 #define E1000_RCTL_MO_2         0x00002000      /* multicast offset 13:2 */
1252 #define E1000_RCTL_MO_3         0x00003000      /* multicast offset 15:4 */
1253 #define E1000_RCTL_MDR          0x00004000      /* multicast desc ring 0 */
1254 #define E1000_RCTL_BAM          0x00008000      /* broadcast enable */
1255 /* these buffer sizes are valid if E1000_RCTL_BSEX is 0 */
1256 #define E1000_RCTL_SZ_2048      0x00000000      /* rx buffer size 2048 */
1257 #define E1000_RCTL_SZ_1024      0x00010000      /* rx buffer size 1024 */
1258 #define E1000_RCTL_SZ_512       0x00020000      /* rx buffer size 512 */
1259 #define E1000_RCTL_SZ_256       0x00030000      /* rx buffer size 256 */
1260 /* these buffer sizes are valid if E1000_RCTL_BSEX is 1 */
1261 #define E1000_RCTL_SZ_16384     0x00010000      /* rx buffer size 16384 */
1262 #define E1000_RCTL_SZ_8192      0x00020000      /* rx buffer size 8192 */
1263 #define E1000_RCTL_SZ_4096      0x00030000      /* rx buffer size 4096 */
1264 #define E1000_RCTL_VFE          0x00040000      /* vlan filter enable */
1265 #define E1000_RCTL_CFIEN        0x00080000      /* canonical form enable */
1266 #define E1000_RCTL_CFI          0x00100000      /* canonical form indicator */
1267 #define E1000_RCTL_DPF          0x00400000      /* discard pause frames */
1268 #define E1000_RCTL_PMCF         0x00800000      /* pass MAC control frames */
1269 #define E1000_RCTL_BSEX         0x02000000      /* Buffer size extension */
1270
1271 /* Receive Descriptor */
1272 #define E1000_RDT_DELAY 0x0000ffff      /* Delay timer (1=1024us) */
1273 #define E1000_RDT_FPDB  0x80000000      /* Flush descriptor block */
1274 #define E1000_RDLEN_LEN 0x0007ff80      /* descriptor length */
1275 #define E1000_RDH_RDH   0x0000ffff      /* receive descriptor head */
1276 #define E1000_RDT_RDT   0x0000ffff      /* receive descriptor tail */
1277
1278 /* Flow Control */
1279 #define E1000_FCRTH_RTH  0x0000FFF8     /* Mask Bits[15:3] for RTH */
1280 #define E1000_FCRTH_XFCE 0x80000000     /* External Flow Control Enable */
1281 #define E1000_FCRTL_RTL  0x0000FFF8     /* Mask Bits[15:3] for RTL */
1282 #define E1000_FCRTL_XONE 0x80000000     /* Enable XON frame transmission */
1283
1284 /* Receive Descriptor Control */
1285 #define E1000_RXDCTL_PTHRESH 0x0000003F /* RXDCTL Prefetch Threshold */
1286 #define E1000_RXDCTL_HTHRESH 0x00003F00 /* RXDCTL Host Threshold */
1287 #define E1000_RXDCTL_WTHRESH 0x003F0000 /* RXDCTL Writeback Threshold */
1288 #define E1000_RXDCTL_GRAN    0x01000000 /* RXDCTL Granularity */
1289
1290 /* Transmit Descriptor Control */
1291 #define E1000_TXDCTL_PTHRESH 0x000000FF /* TXDCTL Prefetch Threshold */
1292 #define E1000_TXDCTL_HTHRESH 0x0000FF00 /* TXDCTL Host Threshold */
1293 #define E1000_TXDCTL_WTHRESH 0x00FF0000 /* TXDCTL Writeback Threshold */
1294 #define E1000_TXDCTL_GRAN    0x01000000 /* TXDCTL Granularity */
1295 #define E1000_TXDCTL_LWTHRESH 0xFE000000 /* TXDCTL Low Threshold */
1296 #define E1000_TXDCTL_FULL_TX_DESC_WB 0x01010000 /* GRAN=1, WTHRESH=1 */
1297
1298 /* Transmit Configuration Word */
1299 #define E1000_TXCW_FD         0x00000020        /* TXCW full duplex */
1300 #define E1000_TXCW_HD         0x00000040        /* TXCW half duplex */
1301 #define E1000_TXCW_PAUSE      0x00000080        /* TXCW sym pause request */
1302 #define E1000_TXCW_ASM_DIR    0x00000100        /* TXCW astm pause direction */
1303 #define E1000_TXCW_PAUSE_MASK 0x00000180        /* TXCW pause request mask */
1304 #define E1000_TXCW_RF         0x00003000        /* TXCW remote fault */
1305 #define E1000_TXCW_NP         0x00008000        /* TXCW next page */
1306 #define E1000_TXCW_CW         0x0000ffff        /* TxConfigWord mask */
1307 #define E1000_TXCW_TXC        0x40000000        /* Transmit Config control */
1308 #define E1000_TXCW_ANE        0x80000000        /* Auto-neg enable */
1309
1310 /* Receive Configuration Word */
1311 #define E1000_RXCW_CW    0x0000ffff     /* RxConfigWord mask */
1312 #define E1000_RXCW_NC    0x04000000     /* Receive config no carrier */
1313 #define E1000_RXCW_IV    0x08000000     /* Receive config invalid */
1314 #define E1000_RXCW_CC    0x10000000     /* Receive config change */
1315 #define E1000_RXCW_C     0x20000000     /* Receive config */
1316 #define E1000_RXCW_SYNCH 0x40000000     /* Receive config synch */
1317 #define E1000_RXCW_ANC   0x80000000     /* Auto-neg complete */
1318
1319 /* Transmit Control */
1320 #define E1000_TCTL_RST    0x00000001    /* software reset */
1321 #define E1000_TCTL_EN     0x00000002    /* enable tx */
1322 #define E1000_TCTL_BCE    0x00000004    /* busy check enable */
1323 #define E1000_TCTL_PSP    0x00000008    /* pad short packets */
1324 #define E1000_TCTL_CT     0x00000ff0    /* collision threshold */
1325 #define E1000_TCTL_COLD   0x003ff000    /* collision distance */
1326 #define E1000_TCTL_SWXOFF 0x00400000    /* SW Xoff transmission */
1327 #define E1000_TCTL_PBE    0x00800000    /* Packet Burst Enable */
1328 #define E1000_TCTL_RTLC   0x01000000    /* Re-transmit on late collision */
1329 #define E1000_TCTL_NRTU   0x02000000    /* No Re-transmit on underrun */
1330
1331 /* Receive Checksum Control */
1332 #define E1000_RXCSUM_PCSS_MASK 0x000000FF   /* Packet Checksum Start */
1333 #define E1000_RXCSUM_IPOFL     0x00000100   /* IPv4 checksum offload */
1334 #define E1000_RXCSUM_TUOFL     0x00000200   /* TCP / UDP checksum offload */
1335 #define E1000_RXCSUM_IPV6OFL   0x00000400   /* IPv6 checksum offload */
1336
1337 /* Definitions for power management and wakeup registers */
1338 /* Wake Up Control */
1339 #define E1000_WUC_APME       0x00000001 /* APM Enable */
1340 #define E1000_WUC_PME_EN     0x00000002 /* PME Enable */
1341 #define E1000_WUC_PME_STATUS 0x00000004 /* PME Status */
1342 #define E1000_WUC_APMPME     0x00000008 /* Assert PME on APM Wakeup */
1343 #define E1000_WUC_SPM        0x80000000 /* Enable SPM */
1344
1345 /* Wake Up Filter Control */
1346 #define E1000_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
1347 #define E1000_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
1348 #define E1000_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
1349 #define E1000_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
1350 #define E1000_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
1351 #define E1000_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
1352 #define E1000_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
1353 #define E1000_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
1354 #define E1000_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
1355 #define E1000_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
1356 #define E1000_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
1357 #define E1000_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
1358 #define E1000_WUFC_ALL_FILTERS 0x000F00FF /* Mask for all wakeup filters */
1359 #define E1000_WUFC_FLX_OFFSET 16       /* Offset to the Flexible Filters bits */
1360 #define E1000_WUFC_FLX_FILTERS 0x000F0000 /* Mask for the 4 flexible filters */
1361
1362 /* Wake Up Status */
1363 #define E1000_WUS_LNKC 0x00000001 /* Link Status Changed */
1364 #define E1000_WUS_MAG  0x00000002 /* Magic Packet Received */
1365 #define E1000_WUS_EX   0x00000004 /* Directed Exact Received */
1366 #define E1000_WUS_MC   0x00000008 /* Directed Multicast Received */
1367 #define E1000_WUS_BC   0x00000010 /* Broadcast Received */
1368 #define E1000_WUS_ARP  0x00000020 /* ARP Request Packet Received */
1369 #define E1000_WUS_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Received */
1370 #define E1000_WUS_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Received */
1371 #define E1000_WUS_FLX0 0x00010000 /* Flexible Filter 0 Match */
1372 #define E1000_WUS_FLX1 0x00020000 /* Flexible Filter 1 Match */
1373 #define E1000_WUS_FLX2 0x00040000 /* Flexible Filter 2 Match */
1374 #define E1000_WUS_FLX3 0x00080000 /* Flexible Filter 3 Match */
1375 #define E1000_WUS_FLX_FILTERS 0x000F0000 /* Mask for the 4 flexible filters */
1376
1377 /* Management Control */
1378 #define E1000_MANC_SMBUS_EN      0x00000001 /* SMBus Enabled - RO */
1379 #define E1000_MANC_ASF_EN        0x00000002 /* ASF Enabled - RO */
1380 #define E1000_MANC_R_ON_FORCE    0x00000004 /* Reset on Force TCO - RO */
1381 #define E1000_MANC_RMCP_EN       0x00000100 /* Enable RCMP 026Fh Filtering */
1382 #define E1000_MANC_0298_EN       0x00000200 /* Enable RCMP 0298h Filtering */
1383 #define E1000_MANC_IPV4_EN       0x00000400 /* Enable IPv4 */
1384 #define E1000_MANC_IPV6_EN       0x00000800 /* Enable IPv6 */
1385 #define E1000_MANC_SNAP_EN       0x00001000 /* Accept LLC/SNAP */
1386 #define E1000_MANC_ARP_EN        0x00002000 /* Enable ARP Request Filtering */
1387 #define E1000_MANC_NEIGHBOR_EN   0x00004000 /* Enable Neighbor Discovery
1388                                              * Filtering */
1389 #define E1000_MANC_TCO_RESET     0x00010000 /* TCO Reset Occurred */
1390 #define E1000_MANC_RCV_TCO_EN    0x00020000 /* Receive TCO Packets Enabled */
1391 #define E1000_MANC_REPORT_STATUS 0x00040000 /* Status Reporting Enabled */
1392 #define E1000_MANC_SMB_REQ       0x01000000 /* SMBus Request */
1393 #define E1000_MANC_SMB_GNT       0x02000000 /* SMBus Grant */
1394 #define E1000_MANC_SMB_CLK_IN    0x04000000 /* SMBus Clock In */
1395 #define E1000_MANC_SMB_DATA_IN   0x08000000 /* SMBus Data In */
1396 #define E1000_MANC_SMB_DATA_OUT  0x10000000 /* SMBus Data Out */
1397 #define E1000_MANC_SMB_CLK_OUT   0x20000000 /* SMBus Clock Out */
1398
1399 #define E1000_MANC_SMB_DATA_OUT_SHIFT  28 /* SMBus Data Out Shift */
1400 #define E1000_MANC_SMB_CLK_OUT_SHIFT   29 /* SMBus Clock Out Shift */
1401
1402 /* Wake Up Packet Length */
1403 #define E1000_WUPL_LENGTH_MASK 0x0FFF   /* Only the lower 12 bits are valid */
1404
1405 #define E1000_MDALIGN          4096
1406
1407 /* EEPROM Commands - Microwire */
1408 #define EEPROM_READ_OPCODE_MICROWIRE  0x6  /* EEPROM read opcode */
1409 #define EEPROM_WRITE_OPCODE_MICROWIRE 0x5  /* EEPROM write opcode */
1410 #define EEPROM_ERASE_OPCODE_MICROWIRE 0x7  /* EEPROM erase opcode */
1411 #define EEPROM_EWEN_OPCODE_MICROWIRE  0x13 /* EEPROM erase/write enable */
1412 #define EEPROM_EWDS_OPCODE_MICROWIRE  0x10 /* EEPROM erast/write disable */
1413
1414 /* EEPROM Commands - SPI */
1415 #define EEPROM_MAX_RETRY_SPI    5000 /* Max wait of 5ms, for RDY signal */
1416 #define EEPROM_READ_OPCODE_SPI  0x3  /* EEPROM read opcode */
1417 #define EEPROM_WRITE_OPCODE_SPI 0x2  /* EEPROM write opcode */
1418 #define EEPROM_A8_OPCODE_SPI    0x8  /* opcode bit-3 = address bit-8 */
1419 #define EEPROM_WREN_OPCODE_SPI  0x6  /* EEPROM set Write Enable latch */
1420 #define EEPROM_WRDI_OPCODE_SPI  0x4  /* EEPROM reset Write Enable latch */
1421 #define EEPROM_RDSR_OPCODE_SPI  0x5  /* EEPROM read Status register */
1422 #define EEPROM_WRSR_OPCODE_SPI  0x1  /* EEPROM write Status register */
1423
1424 /* EEPROM Size definitions */
1425 #define EEPROM_SIZE_16KB        0x1800
1426 #define EEPROM_SIZE_8KB         0x1400
1427 #define EEPROM_SIZE_4KB         0x1000
1428 #define EEPROM_SIZE_2KB         0x0C00
1429 #define EEPROM_SIZE_1KB         0x0800
1430 #define EEPROM_SIZE_512B        0x0400
1431 #define EEPROM_SIZE_128B        0x0000
1432 #define EEPROM_SIZE_MASK        0x1C00
1433
1434
1435 /* EEPROM Word Offsets */
1436 #define EEPROM_COMPAT              0x0003
1437 #define EEPROM_ID_LED_SETTINGS     0x0004
1438 #define EEPROM_INIT_CONTROL1_REG   0x000A
1439 #define EEPROM_INIT_CONTROL2_REG   0x000F
1440 #define EEPROM_CFG                 0x0012
1441 #define EEPROM_FLASH_VERSION       0x0032
1442 #define EEPROM_CHECKSUM_REG        0x003F
1443
1444 /* Word definitions for ID LED Settings */
1445 #define ID_LED_RESERVED_0000 0x0000
1446 #define ID_LED_RESERVED_FFFF 0xFFFF
1447 #define ID_LED_DEFAULT       ((ID_LED_OFF1_ON2 << 12) | \
1448                               (ID_LED_OFF1_OFF2 << 8) | \
1449                               (ID_LED_DEF1_DEF2 << 4) | \
1450                               (ID_LED_DEF1_DEF2))
1451 #define ID_LED_DEF1_DEF2     0x1
1452 #define ID_LED_DEF1_ON2      0x2
1453 #define ID_LED_DEF1_OFF2     0x3
1454 #define ID_LED_ON1_DEF2      0x4
1455 #define ID_LED_ON1_ON2       0x5
1456 #define ID_LED_ON1_OFF2      0x6
1457 #define ID_LED_OFF1_DEF2     0x7
1458 #define ID_LED_OFF1_ON2      0x8
1459 #define ID_LED_OFF1_OFF2     0x9
1460
1461 #define IGP_ACTIVITY_LED_MASK   0xFFFFF0FF
1462 #define IGP_ACTIVITY_LED_ENABLE 0x0300
1463 #define IGP_LED3_MODE           0x07000000
1464
1465
1466 /* Mask bits for fields in Word 0x0a of the EEPROM */
1467 #define EEPROM_WORD0A_ILOS   0x0010
1468 #define EEPROM_WORD0A_SWDPIO 0x01E0
1469 #define EEPROM_WORD0A_LRST   0x0200
1470 #define EEPROM_WORD0A_FD     0x0400
1471 #define EEPROM_WORD0A_66MHZ  0x0800
1472
1473 /* Mask bits for fields in Word 0x0f of the EEPROM */
1474 #define EEPROM_WORD0F_PAUSE_MASK 0x3000
1475 #define EEPROM_WORD0F_PAUSE      0x1000
1476 #define EEPROM_WORD0F_ASM_DIR    0x2000
1477 #define EEPROM_WORD0F_ANE        0x0800
1478 #define EEPROM_WORD0F_SWPDIO_EXT 0x00F0
1479
1480 /* For checksumming, the sum of all words in the EEPROM should equal 0xBABA. */
1481 #define EEPROM_SUM 0xBABA
1482
1483 /* EEPROM Map defines (WORD OFFSETS)*/
1484 #define EEPROM_NODE_ADDRESS_BYTE_0 0
1485 #define EEPROM_PBA_BYTE_1          8
1486
1487 /* EEPROM Map Sizes (Byte Counts) */
1488 #define PBA_SIZE 4
1489
1490 /* Collision related configuration parameters */
1491 #define E1000_COLLISION_THRESHOLD       16
1492 #define E1000_CT_SHIFT                  4
1493 #define E1000_COLLISION_DISTANCE        64
1494 #define E1000_FDX_COLLISION_DISTANCE    E1000_COLLISION_DISTANCE
1495 #define E1000_HDX_COLLISION_DISTANCE    E1000_COLLISION_DISTANCE
1496 #define E1000_COLD_SHIFT                12
1497
1498 /* The number of Transmit and Receive Descriptors must be a multiple of 8 */
1499 #define REQ_TX_DESCRIPTOR_MULTIPLE  8
1500 #define REQ_RX_DESCRIPTOR_MULTIPLE  8
1501
1502 /* Default values for the transmit IPG register */
1503 #define DEFAULT_82542_TIPG_IPGT        10
1504 #define DEFAULT_82543_TIPG_IPGT_FIBER  9
1505 #define DEFAULT_82543_TIPG_IPGT_COPPER 8
1506
1507 #define E1000_TIPG_IPGT_MASK  0x000003FF
1508 #define E1000_TIPG_IPGR1_MASK 0x000FFC00
1509 #define E1000_TIPG_IPGR2_MASK 0x3FF00000
1510
1511 #define DEFAULT_82542_TIPG_IPGR1 2
1512 #define DEFAULT_82543_TIPG_IPGR1 8
1513 #define E1000_TIPG_IPGR1_SHIFT  10
1514
1515 #define DEFAULT_82542_TIPG_IPGR2 10
1516 #define DEFAULT_82543_TIPG_IPGR2 6
1517 #define E1000_TIPG_IPGR2_SHIFT  20
1518
1519 #define E1000_TXDMAC_DPP 0x00000001
1520
1521 /* Adaptive IFS defines */
1522 #define TX_THRESHOLD_START     8
1523 #define TX_THRESHOLD_INCREMENT 10
1524 #define TX_THRESHOLD_DECREMENT 1
1525 #define TX_THRESHOLD_STOP      190
1526 #define TX_THRESHOLD_DISABLE   0
1527 #define TX_THRESHOLD_TIMER_MS  10000
1528 #define MIN_NUM_XMITS          1000
1529 #define IFS_MAX                80
1530 #define IFS_STEP               10
1531 #define IFS_MIN                40
1532 #define IFS_RATIO              4
1533
1534 /* PBA constants */
1535 #define E1000_PBA_16K 0x0010    /* 16KB, default TX allocation */
1536 #define E1000_PBA_22K 0x0016
1537 #define E1000_PBA_24K 0x0018
1538 #define E1000_PBA_30K 0x001E
1539 #define E1000_PBA_40K 0x0028
1540 #define E1000_PBA_48K 0x0030    /* 48KB, default RX allocation */
1541
1542 /* Flow Control Constants */
1543 #define FLOW_CONTROL_ADDRESS_LOW  0x00C28001
1544 #define FLOW_CONTROL_ADDRESS_HIGH 0x00000100
1545 #define FLOW_CONTROL_TYPE         0x8808
1546
1547 /* The historical defaults for the flow control values are given below. */
1548 #define FC_DEFAULT_HI_THRESH        (0x8000)    /* 32KB */
1549 #define FC_DEFAULT_LO_THRESH        (0x4000)    /* 16KB */
1550 #define FC_DEFAULT_TX_TIMER         (0x100)     /* ~130 us */
1551
1552 /* PCIX Config space */
1553 #define PCIX_COMMAND_REGISTER    0xE6
1554 #define PCIX_STATUS_REGISTER_LO  0xE8
1555 #define PCIX_STATUS_REGISTER_HI  0xEA
1556
1557 #define PCIX_COMMAND_MMRBC_MASK      0x000C
1558 #define PCIX_COMMAND_MMRBC_SHIFT     0x2
1559 #define PCIX_STATUS_HI_MMRBC_MASK    0x0060
1560 #define PCIX_STATUS_HI_MMRBC_SHIFT   0x5
1561 #define PCIX_STATUS_HI_MMRBC_4K      0x3
1562 #define PCIX_STATUS_HI_MMRBC_2K      0x2
1563
1564
1565 /* The number of bits that we need to shift right to move the "pause"
1566  * bits from the EEPROM (bits 13:12) to the "pause" (bits 8:7) field
1567  * in the TXCW register
1568  */
1569 #define PAUSE_SHIFT 5
1570
1571 /* The number of bits that we need to shift left to move the "SWDPIO"
1572  * bits from the EEPROM (bits 8:5) to the "SWDPIO" (bits 25:22) field
1573  * in the CTRL register
1574  */
1575 #define SWDPIO_SHIFT 17
1576
1577 /* The number of bits that we need to shift left to move the "SWDPIO_EXT"
1578  * bits from the EEPROM word F (bits 7:4) to the bits 11:8 of The
1579  * Extended CTRL register.
1580  * in the CTRL register
1581  */
1582 #define SWDPIO__EXT_SHIFT 4
1583
1584 /* The number of bits that we need to shift left to move the "ILOS"
1585  * bit from the EEPROM (bit 4) to the "ILOS" (bit 7) field
1586  * in the CTRL register
1587  */
1588 #define ILOS_SHIFT  3
1589
1590
1591 #define RECEIVE_BUFFER_ALIGN_SIZE  (256)
1592
1593 /* The number of milliseconds we wait for auto-negotiation to complete */
1594 #define LINK_UP_TIMEOUT             500
1595
1596 #define E1000_TX_BUFFER_SIZE ((uint32_t)1514)
1597
1598 /* The carrier extension symbol, as received by the NIC. */
1599 #define CARRIER_EXTENSION   0x0F
1600
1601 /* TBI_ACCEPT macro definition:
1602  *
1603  * This macro requires:
1604  *      adapter = a pointer to struct em_hw
1605  *      status = the 8 bit status field of the RX descriptor with EOP set
1606  *      error = the 8 bit error field of the RX descriptor with EOP set
1607  *      length = the sum of all the length fields of the RX descriptors that
1608  *               make up the current frame
1609  *      last_byte = the last byte of the frame DMAed by the hardware
1610  *      max_frame_length = the maximum frame length we want to accept.
1611  *      min_frame_length = the minimum frame length we want to accept.
1612  *
1613  * This macro is a conditional that should be used in the interrupt
1614  * handler's Rx processing routine when RxErrors have been detected.
1615  *
1616  * Typical use:
1617  *  ...
1618  *  if (TBI_ACCEPT) {
1619  *      accept_frame = TRUE;
1620  *      em_tbi_adjust_stats(adapter, MacAddress);
1621  *      frame_length--;
1622  *  } else {
1623  *      accept_frame = FALSE;
1624  *  }
1625  *  ...
1626  */
1627
1628 #define TBI_ACCEPT(adapter, status, errors, length, last_byte) \
1629     ((adapter)->tbi_compatibility_on && \
1630      (((errors) & E1000_RXD_ERR_FRAME_ERR_MASK) == E1000_RXD_ERR_CE) && \
1631      ((last_byte) == CARRIER_EXTENSION) && \
1632      (((status) & E1000_RXD_STAT_VP) ? \
1633           (((length) > ((adapter)->min_frame_size - VLAN_TAG_SIZE)) && \
1634            ((length) <= ((adapter)->max_frame_size + 1))) : \
1635           (((length) > (adapter)->min_frame_size) && \
1636            ((length) <= ((adapter)->max_frame_size + VLAN_TAG_SIZE + 1)))))
1637
1638
1639 /* Structures, enums, and macros for the PHY */
1640
1641 /* Bit definitions for the Management Data IO (MDIO) and Management Data
1642  * Clock (MDC) pins in the Device Control Register.
1643  */
1644 #define E1000_CTRL_PHY_RESET_DIR  E1000_CTRL_SWDPIO0
1645 #define E1000_CTRL_PHY_RESET      E1000_CTRL_SWDPIN0
1646 #define E1000_CTRL_MDIO_DIR       E1000_CTRL_SWDPIO2
1647 #define E1000_CTRL_MDIO           E1000_CTRL_SWDPIN2
1648 #define E1000_CTRL_MDC_DIR        E1000_CTRL_SWDPIO3
1649 #define E1000_CTRL_MDC            E1000_CTRL_SWDPIN3
1650 #define E1000_CTRL_PHY_RESET_DIR4 E1000_CTRL_EXT_SDP4_DIR
1651 #define E1000_CTRL_PHY_RESET4     E1000_CTRL_EXT_SDP4_DATA
1652
1653 /* PHY 1000 MII Register/Bit Definitions */
1654 /* PHY Registers defined by IEEE */
1655 #define PHY_CTRL         0x00 /* Control Register */
1656 #define PHY_STATUS       0x01 /* Status Regiser */
1657 #define PHY_ID1          0x02 /* Phy Id Reg (word 1) */
1658 #define PHY_ID2          0x03 /* Phy Id Reg (word 2) */
1659 #define PHY_AUTONEG_ADV  0x04 /* Autoneg Advertisement */
1660 #define PHY_LP_ABILITY   0x05 /* Link Partner Ability (Base Page) */
1661 #define PHY_AUTONEG_EXP  0x06 /* Autoneg Expansion Reg */
1662 #define PHY_NEXT_PAGE_TX 0x07 /* Next Page TX */
1663 #define PHY_LP_NEXT_PAGE 0x08 /* Link Partner Next Page */
1664 #define PHY_1000T_CTRL   0x09 /* 1000Base-T Control Reg */
1665 #define PHY_1000T_STATUS 0x0A /* 1000Base-T Status Reg */
1666 #define PHY_EXT_STATUS   0x0F /* Extended Status Reg */
1667
1668 /* M88E1000 Specific Registers */
1669 #define M88E1000_PHY_SPEC_CTRL     0x10  /* PHY Specific Control Register */
1670 #define M88E1000_PHY_SPEC_STATUS   0x11  /* PHY Specific Status Register */
1671 #define M88E1000_INT_ENABLE        0x12  /* Interrupt Enable Register */
1672 #define M88E1000_INT_STATUS        0x13  /* Interrupt Status Register */
1673 #define M88E1000_EXT_PHY_SPEC_CTRL 0x14  /* Extended PHY Specific Control */
1674 #define M88E1000_RX_ERR_CNTR       0x15  /* Receive Error Counter */
1675
1676 /* IGP01E1000 Specific Registers */
1677 #define IGP01E1000_PHY_PORT_CONFIG 0x10 /* PHY Specific Port Config Register */
1678 #define IGP01E1000_PHY_PORT_STATUS 0x11 /* PHY Specific Status Register */
1679 #define IGP01E1000_PHY_PORT_CTRL   0x12 /* PHY Specific Control Register */
1680 #define IGP01E1000_PHY_LINK_HEALTH 0x13 /* PHY Link Health Register */
1681 #define IGP01E1000_GMII_FIFO       0x14 /* GMII FIFO Register */
1682 #define IGP01E1000_PHY_CHANNEL_QUALITY 0x15 /* PHY Channel Quality Register */
1683 #define IGP01E1000_PHY_PAGE_SELECT     0x1F /* PHY Page Select Core Register */
1684
1685 /* IGP01E1000 AGC Registers - stores the cable length values*/
1686 #define IGP01E1000_PHY_AGC_A        0x1172
1687 #define IGP01E1000_PHY_AGC_B        0x1272
1688 #define IGP01E1000_PHY_AGC_C        0x1472
1689 #define IGP01E1000_PHY_AGC_D        0x1872
1690
1691 /* Number of AGC registers */
1692 #define IGP01E1000_PHY_AGC_NUM     4
1693
1694 /* IGP01E1000 PCS Initialization register - stores the polarity status when
1695  * speed = 1000 Mbps. */
1696 #define IGP01E1000_PHY_PCS_INIT_REG  0x00B4
1697
1698
1699 #define MAX_PHY_REG_ADDRESS 0x1F        /* 5 bit address bus (0-0x1F) */
1700
1701 /* PHY Control Register */
1702 #define MII_CR_SPEED_SELECT_MSB 0x0040  /* bits 6,13: 10=1000, 01=100, 00=10 */
1703 #define MII_CR_COLL_TEST_ENABLE 0x0080  /* Collision test enable */
1704 #define MII_CR_FULL_DUPLEX      0x0100  /* FDX =1, half duplex =0 */
1705 #define MII_CR_RESTART_AUTO_NEG 0x0200  /* Restart auto negotiation */
1706 #define MII_CR_ISOLATE          0x0400  /* Isolate PHY from MII */
1707 #define MII_CR_POWER_DOWN       0x0800  /* Power down */
1708 #define MII_CR_AUTO_NEG_EN      0x1000  /* Auto Neg Enable */
1709 #define MII_CR_SPEED_SELECT_LSB 0x2000  /* bits 6,13: 10=1000, 01=100, 00=10 */
1710 #define MII_CR_LOOPBACK         0x4000  /* 0 = normal, 1 = loopback */
1711 #define MII_CR_RESET            0x8000  /* 0 = normal, 1 = PHY reset */
1712
1713 /* PHY Status Register */
1714 #define MII_SR_EXTENDED_CAPS     0x0001 /* Extended register capabilities */
1715 #define MII_SR_JABBER_DETECT     0x0002 /* Jabber Detected */
1716 #define MII_SR_LINK_STATUS       0x0004 /* Link Status 1 = link */
1717 #define MII_SR_AUTONEG_CAPS      0x0008 /* Auto Neg Capable */
1718 #define MII_SR_REMOTE_FAULT      0x0010 /* Remote Fault Detect */
1719 #define MII_SR_AUTONEG_COMPLETE  0x0020 /* Auto Neg Complete */
1720 #define MII_SR_PREAMBLE_SUPPRESS 0x0040 /* Preamble may be suppressed */
1721 #define MII_SR_EXTENDED_STATUS   0x0100 /* Ext. status info in Reg 0x0F */
1722 #define MII_SR_100T2_HD_CAPS     0x0200 /* 100T2 Half Duplex Capable */
1723 #define MII_SR_100T2_FD_CAPS     0x0400 /* 100T2 Full Duplex Capable */
1724 #define MII_SR_10T_HD_CAPS       0x0800 /* 10T   Half Duplex Capable */
1725 #define MII_SR_10T_FD_CAPS       0x1000 /* 10T   Full Duplex Capable */
1726 #define MII_SR_100X_HD_CAPS      0x2000 /* 100X  Half Duplex Capable */
1727 #define MII_SR_100X_FD_CAPS      0x4000 /* 100X  Full Duplex Capable */
1728 #define MII_SR_100T4_CAPS        0x8000 /* 100T4 Capable */
1729
1730 /* Autoneg Advertisement Register */
1731 #define NWAY_AR_SELECTOR_FIELD 0x0001   /* indicates IEEE 802.3 CSMA/CD */
1732 #define NWAY_AR_10T_HD_CAPS    0x0020   /* 10T   Half Duplex Capable */
1733 #define NWAY_AR_10T_FD_CAPS    0x0040   /* 10T   Full Duplex Capable */
1734 #define NWAY_AR_100TX_HD_CAPS  0x0080   /* 100TX Half Duplex Capable */
1735 #define NWAY_AR_100TX_FD_CAPS  0x0100   /* 100TX Full Duplex Capable */
1736 #define NWAY_AR_100T4_CAPS     0x0200   /* 100T4 Capable */
1737 #define NWAY_AR_PAUSE          0x0400   /* Pause operation desired */
1738 #define NWAY_AR_ASM_DIR        0x0800   /* Asymmetric Pause Direction bit */
1739 #define NWAY_AR_REMOTE_FAULT   0x2000   /* Remote Fault detected */
1740 #define NWAY_AR_NEXT_PAGE      0x8000   /* Next Page ability supported */
1741
1742 /* Link Partner Ability Register (Base Page) */
1743 #define NWAY_LPAR_SELECTOR_FIELD 0x0000 /* LP protocol selector field */
1744 #define NWAY_LPAR_10T_HD_CAPS    0x0020 /* LP is 10T   Half Duplex Capable */
1745 #define NWAY_LPAR_10T_FD_CAPS    0x0040 /* LP is 10T   Full Duplex Capable */
1746 #define NWAY_LPAR_100TX_HD_CAPS  0x0080 /* LP is 100TX Half Duplex Capable */
1747 #define NWAY_LPAR_100TX_FD_CAPS  0x0100 /* LP is 100TX Full Duplex Capable */
1748 #define NWAY_LPAR_100T4_CAPS     0x0200 /* LP is 100T4 Capable */
1749 #define NWAY_LPAR_PAUSE          0x0400 /* LP Pause operation desired */
1750 #define NWAY_LPAR_ASM_DIR        0x0800 /* LP Asymmetric Pause Direction bit */
1751 #define NWAY_LPAR_REMOTE_FAULT   0x2000 /* LP has detected Remote Fault */
1752 #define NWAY_LPAR_ACKNOWLEDGE    0x4000 /* LP has rx'd link code word */
1753 #define NWAY_LPAR_NEXT_PAGE      0x8000 /* Next Page ability supported */
1754
1755 /* Autoneg Expansion Register */
1756 #define NWAY_ER_LP_NWAY_CAPS      0x0001 /* LP has Auto Neg Capability */
1757 #define NWAY_ER_PAGE_RXD          0x0002 /* LP is 10T   Half Duplex Capable */
1758 #define NWAY_ER_NEXT_PAGE_CAPS    0x0004 /* LP is 10T   Full Duplex Capable */
1759 #define NWAY_ER_LP_NEXT_PAGE_CAPS 0x0008 /* LP is 100TX Half Duplex Capable */
1760 #define NWAY_ER_PAR_DETECT_FAULT  0x0010 /* LP is 100TX Full Duplex Capable */
1761
1762 /* Next Page TX Register */
1763 #define NPTX_MSG_CODE_FIELD 0x0001 /* NP msg code or unformatted data */
1764 #define NPTX_TOGGLE         0x0800 /* Toggles between exchanges
1765                                     * of different NP
1766                                     */
1767 #define NPTX_ACKNOWLDGE2    0x1000 /* 1 = will comply with msg
1768                                     * 0 = cannot comply with msg
1769                                     */
1770 #define NPTX_MSG_PAGE       0x2000 /* formatted(1)/unformatted(0) pg */
1771 #define NPTX_NEXT_PAGE      0x8000 /* 1 = addition NP will follow
1772                                     * 0 = sending last NP
1773                                     */
1774
1775 /* Link Partner Next Page Register */
1776 #define LP_RNPR_MSG_CODE_FIELD 0x0001 /* NP msg code or unformatted data */
1777 #define LP_RNPR_TOGGLE         0x0800 /* Toggles between exchanges
1778                                        * of different NP
1779                                        */
1780 #define LP_RNPR_ACKNOWLDGE2    0x1000 /* 1 = will comply with msg
1781                                        * 0 = cannot comply with msg
1782                                        */
1783 #define LP_RNPR_MSG_PAGE       0x2000  /* formatted(1)/unformatted(0) pg */
1784 #define LP_RNPR_ACKNOWLDGE     0x4000  /* 1 = ACK / 0 = NO ACK */
1785 #define LP_RNPR_NEXT_PAGE      0x8000  /* 1 = addition NP will follow
1786                                         * 0 = sending last NP
1787                                         */
1788
1789 /* 1000BASE-T Control Register */
1790 #define CR_1000T_ASYM_PAUSE      0x0080 /* Advertise asymmetric pause bit */
1791 #define CR_1000T_HD_CAPS         0x0100 /* Advertise 1000T HD capability */
1792 #define CR_1000T_FD_CAPS         0x0200 /* Advertise 1000T FD capability  */
1793 #define CR_1000T_REPEATER_DTE    0x0400 /* 1=Repeater/switch device port */
1794                                         /* 0=DTE device */
1795 #define CR_1000T_MS_VALUE        0x0800 /* 1=Configure PHY as Master */
1796                                         /* 0=Configure PHY as Slave */
1797 #define CR_1000T_MS_ENABLE       0x1000 /* 1=Master/Slave manual config value */
1798                                         /* 0=Automatic Master/Slave config */
1799 #define CR_1000T_TEST_MODE_NORMAL 0x0000 /* Normal Operation */
1800 #define CR_1000T_TEST_MODE_1     0x2000 /* Transmit Waveform test */
1801 #define CR_1000T_TEST_MODE_2     0x4000 /* Master Transmit Jitter test */
1802 #define CR_1000T_TEST_MODE_3     0x6000 /* Slave Transmit Jitter test */
1803 #define CR_1000T_TEST_MODE_4     0x8000 /* Transmitter Distortion test */
1804
1805 /* 1000BASE-T Status Register */
1806 #define SR_1000T_IDLE_ERROR_CNT   0x00FF /* Num idle errors since last read */
1807 #define SR_1000T_ASYM_PAUSE_DIR   0x0100 /* LP asymmetric pause direction bit */
1808 #define SR_1000T_LP_HD_CAPS       0x0400 /* LP is 1000T HD capable */
1809 #define SR_1000T_LP_FD_CAPS       0x0800 /* LP is 1000T FD capable */
1810 #define SR_1000T_REMOTE_RX_STATUS 0x1000 /* Remote receiver OK */
1811 #define SR_1000T_LOCAL_RX_STATUS  0x2000 /* Local receiver OK */
1812 #define SR_1000T_MS_CONFIG_RES    0x4000 /* 1=Local TX is Master, 0=Slave */
1813 #define SR_1000T_MS_CONFIG_FAULT  0x8000 /* Master/Slave config fault */
1814 #define SR_1000T_REMOTE_RX_STATUS_SHIFT 12
1815 #define SR_1000T_LOCAL_RX_STATUS_SHIFT  13
1816
1817 /* Extended Status Register */
1818 #define IEEE_ESR_1000T_HD_CAPS 0x1000 /* 1000T HD capable */
1819 #define IEEE_ESR_1000T_FD_CAPS 0x2000 /* 1000T FD capable */
1820 #define IEEE_ESR_1000X_HD_CAPS 0x4000 /* 1000X HD capable */
1821 #define IEEE_ESR_1000X_FD_CAPS 0x8000 /* 1000X FD capable */
1822
1823 #define PHY_TX_POLARITY_MASK   0x0100 /* register 10h bit 8 (polarity bit) */
1824 #define PHY_TX_NORMAL_POLARITY 0      /* register 10h bit 8 (normal polarity) */
1825
1826 #define AUTO_POLARITY_DISABLE  0x0010 /* register 11h bit 4 */
1827                                       /* (0=enable, 1=disable) */
1828
1829 /* M88E1000 PHY Specific Control Register */
1830 #define M88E1000_PSCR_JABBER_DISABLE    0x0001 /* 1=Jabber Function disabled */
1831 #define M88E1000_PSCR_POLARITY_REVERSAL 0x0002 /* 1=Polarity Reversal enabled */
1832 #define M88E1000_PSCR_SQE_TEST          0x0004 /* 1=SQE Test enabled */
1833 #define M88E1000_PSCR_CLK125_DISABLE    0x0010 /* 1=CLK125 low,
1834                                                 * 0=CLK125 toggling
1835                                                 */
1836 #define M88E1000_PSCR_MDI_MANUAL_MODE  0x0000  /* MDI Crossover Mode bits 6:5 */
1837                                                /* Manual MDI configuration */
1838 #define M88E1000_PSCR_MDIX_MANUAL_MODE 0x0020  /* Manual MDIX configuration */
1839 #define M88E1000_PSCR_AUTO_X_1000T     0x0040  /* 1000BASE-T: Auto crossover,
1840                                                 *  100BASE-TX/10BASE-T:
1841                                                 *  MDI Mode
1842                                                 */
1843 #define M88E1000_PSCR_AUTO_X_MODE      0x0060  /* Auto crossover enabled
1844                                                 * all speeds.
1845                                                 */
1846 #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE 0x0080
1847                                         /* 1=Enable Extended 10BASE-T distance
1848                                          * (Lower 10BASE-T RX Threshold)
1849                                          * 0=Normal 10BASE-T RX Threshold */
1850 #define M88E1000_PSCR_MII_5BIT_ENABLE      0x0100
1851                                         /* 1=5-Bit interface in 100BASE-TX
1852                                          * 0=MII interface in 100BASE-TX */
1853 #define M88E1000_PSCR_SCRAMBLER_DISABLE    0x0200 /* 1=Scrambler disable */
1854 #define M88E1000_PSCR_FORCE_LINK_GOOD      0x0400 /* 1=Force link good */
1855 #define M88E1000_PSCR_ASSERT_CRS_ON_TX     0x0800 /* 1=Assert CRS on Transmit */
1856
1857 #define M88E1000_PSCR_POLARITY_REVERSAL_SHIFT    1
1858 #define M88E1000_PSCR_AUTO_X_MODE_SHIFT          5
1859 #define M88E1000_PSCR_10BT_EXT_DIST_ENABLE_SHIFT 7
1860
1861 /* M88E1000 PHY Specific Status Register */
1862 #define M88E1000_PSSR_JABBER             0x0001 /* 1=Jabber */
1863 #define M88E1000_PSSR_REV_POLARITY       0x0002 /* 1=Polarity reversed */
1864 #define M88E1000_PSSR_DOWNSHIFT          0x0020 /* 1=Downshifted */
1865 #define M88E1000_PSSR_MDIX               0x0040 /* 1=MDIX; 0=MDI */
1866 #define M88E1000_PSSR_CABLE_LENGTH       0x0380 /* 0=<50M;1=50-80M;2=80-110M;
1867                                             * 3=110-140M;4=>140M */
1868 #define M88E1000_PSSR_LINK               0x0400 /* 1=Link up, 0=Link down */
1869 #define M88E1000_PSSR_SPD_DPLX_RESOLVED  0x0800 /* 1=Speed & Duplex resolved */
1870 #define M88E1000_PSSR_PAGE_RCVD          0x1000 /* 1=Page received */
1871 #define M88E1000_PSSR_DPLX               0x2000 /* 1=Duplex 0=Half Duplex */
1872 #define M88E1000_PSSR_SPEED              0xC000 /* Speed, bits 14:15 */
1873 #define M88E1000_PSSR_10MBS              0x0000 /* 00=10Mbs */
1874 #define M88E1000_PSSR_100MBS             0x4000 /* 01=100Mbs */
1875 #define M88E1000_PSSR_1000MBS            0x8000 /* 10=1000Mbs */
1876
1877 #define M88E1000_PSSR_REV_POLARITY_SHIFT 1
1878 #define M88E1000_PSSR_DOWNSHIFT_SHIFT    5
1879 #define M88E1000_PSSR_MDIX_SHIFT         6
1880 #define M88E1000_PSSR_CABLE_LENGTH_SHIFT 7
1881
1882 /* M88E1000 Extended PHY Specific Control Register */
1883 #define M88E1000_EPSCR_FIBER_LOOPBACK 0x4000 /* 1=Fiber loopback */
1884 #define M88E1000_EPSCR_DOWN_NO_IDLE   0x8000 /* 1=Lost lock detect enabled.
1885                                               * Will assert lost lock and bring
1886                                               * link down if idle not seen
1887                                               * within 1ms in 1000BASE-T
1888                                               */
1889 /* Number of times we will attempt to autonegotiate before downshifting if we
1890  * are the master */
1891 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_MASK 0x0C00
1892 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_1X   0x0000
1893 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_2X   0x0400
1894 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_3X   0x0800
1895 #define M88E1000_EPSCR_MASTER_DOWNSHIFT_4X   0x0C00
1896 /* Number of times we will attempt to autonegotiate before downshifting if we
1897  * are the slave */
1898 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_MASK  0x0300
1899 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_DIS   0x0000
1900 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_1X    0x0100
1901 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_2X    0x0200
1902 #define M88E1000_EPSCR_SLAVE_DOWNSHIFT_3X    0x0300
1903 #define M88E1000_EPSCR_TX_CLK_2_5     0x0060 /* 2.5 MHz TX_CLK */
1904 #define M88E1000_EPSCR_TX_CLK_25      0x0070 /* 25  MHz TX_CLK */
1905 #define M88E1000_EPSCR_TX_CLK_0       0x0000 /* NO  TX_CLK */
1906
1907
1908 /* IGP01E1000 Specific Port Config Register - R/W */
1909 #define IGP01E1000_PSCFR_AUTO_MDIX_PAR_DETECT  0x0010
1910 #define IGP01E1000_PSCFR_PRE_EN                0x0020
1911 #define IGP01E1000_PSCFR_SMART_SPEED           0x0080
1912 #define IGP01E1000_PSCFR_DISABLE_TPLOOPBACK    0x0100
1913 #define IGP01E1000_PSCFR_DISABLE_JABBER        0x0400
1914 #define IGP01E1000_PSCFR_DISABLE_TRANSMIT      0x2000
1915
1916 /* IGP01E1000 Specific Port Status Register - R/O */
1917 #define IGP01E1000_PSSR_AUTONEG_FAILED         0x0001 /* RO LH SC */
1918 #define IGP01E1000_PSSR_POLARITY_REVERSED      0x0002
1919 #define IGP01E1000_PSSR_CABLE_LENGTH           0x007C
1920 #define IGP01E1000_PSSR_FULL_DUPLEX            0x0200
1921 #define IGP01E1000_PSSR_LINK_UP                0x0400
1922 #define IGP01E1000_PSSR_MDIX                   0x0800
1923 #define IGP01E1000_PSSR_SPEED_MASK             0xC000 /* speed bits mask */
1924 #define IGP01E1000_PSSR_SPEED_10MBPS           0x4000
1925 #define IGP01E1000_PSSR_SPEED_100MBPS          0x8000
1926 #define IGP01E1000_PSSR_SPEED_1000MBPS         0xC000
1927 #define IGP01E1000_PSSR_CABLE_LENGTH_SHIFT     0x0002 /* shift right 2 */
1928 #define IGP01E1000_PSSR_MDIX_SHIFT             0x000B /* shift right 11 */
1929
1930 /* IGP01E1000 Specific Port Control Register - R/W */
1931 #define IGP01E1000_PSCR_TP_LOOPBACK            0x0001
1932 #define IGP01E1000_PSCR_CORRECT_NC_SCMBLR      0x0200
1933 #define IGP01E1000_PSCR_TEN_CRS_SELECT         0x0400
1934 #define IGP01E1000_PSCR_FLIP_CHIP              0x0800
1935 #define IGP01E1000_PSCR_AUTO_MDIX              0x1000
1936 #define IGP01E1000_PSCR_FORCE_MDI_MDIX         0x2000 /* 0-MDI, 1-MDIX */
1937
1938 /* IGP01E1000 Specific Port Link Health Register */
1939 #define IGP01E1000_PLHR_SS_DOWNGRADE           0x8000
1940 #define IGP01E1000_PLHR_GIG_SCRAMBLER_ERROR    0x4000
1941 #define IGP01E1000_PLHR_GIG_REM_RCVR_NOK       0x0800 /* LH */
1942 #define IGP01E1000_PLHR_IDLE_ERROR_CNT_OFLOW   0x0400 /* LH */
1943 #define IGP01E1000_PLHR_DATA_ERR_1             0x0200 /* LH */
1944 #define IGP01E1000_PLHR_DATA_ERR_0             0x0100
1945 #define IGP01E1000_PLHR_AUTONEG_FAULT          0x0010
1946 #define IGP01E1000_PLHR_AUTONEG_ACTIVE         0x0008
1947 #define IGP01E1000_PLHR_VALID_CHANNEL_D        0x0004
1948 #define IGP01E1000_PLHR_VALID_CHANNEL_C        0x0002
1949 #define IGP01E1000_PLHR_VALID_CHANNEL_B        0x0001
1950 #define IGP01E1000_PLHR_VALID_CHANNEL_A        0x0000
1951
1952 /* IGP01E1000 Channel Quality Register */
1953 #define IGP01E1000_MSE_CHANNEL_D        0x000F
1954 #define IGP01E1000_MSE_CHANNEL_C        0x00F0
1955 #define IGP01E1000_MSE_CHANNEL_B        0x0F00
1956 #define IGP01E1000_MSE_CHANNEL_A        0xF000
1957
1958 /* IGP01E1000 AGC Registers */
1959
1960 #define IGP01E1000_AGC_LENGTH_SHIFT 7         /* Coarse - 13:11, Fine - 10:7 */
1961
1962 /* 7 bits (3 Coarse + 4 Fine) --> 128 optional values */
1963 #define IGP01E1000_AGC_LENGTH_TABLE_SIZE 128
1964
1965 /* The precision of the length is +/- 10 meters */
1966 #define IGP01E1000_AGC_RANGE    10
1967
1968 /* IGP cable length table */
1969 static const
1970 uint16_t em_igp_cable_length_table[IGP01E1000_AGC_LENGTH_TABLE_SIZE] =
1971     { 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5, 5,
1972       5, 10, 10, 10, 10, 10, 10, 10, 20, 20, 20, 20, 20, 25, 25, 25,
1973       25, 25, 25, 25, 30, 30, 30, 30, 40, 40, 40, 40, 40, 40, 40, 40,
1974       40, 50, 50, 50, 50, 50, 50, 50, 60, 60, 60, 60, 60, 60, 60, 60,
1975       60, 70, 70, 70, 70, 70, 70, 80, 80, 80, 80, 80, 80, 90, 90, 90,
1976       90, 90, 90, 90, 90, 90, 100, 100, 100, 100, 100, 100, 100, 100, 100, 100,
1977       100, 100, 100, 100, 110, 110, 110, 110, 110, 110, 110, 110, 110, 110, 110, 110,
1978       110, 110, 110, 110, 110, 110, 120, 120, 120, 120, 120, 120, 120, 120, 120, 120};
1979
1980 /* IGP01E1000 PCS Initialization register */
1981 /* bits 3:6 in the PCS registers stores the channels polarity */
1982 #define IGP01E1000_PHY_POLARITY_MASK    0x0078
1983
1984 /* IGP01E1000 GMII FIFO Register */
1985 #define IGP01E1000_GMII_FLEX_SPD               0x10 /* Enable flexible speed
1986                                                      * on Link-Up */
1987 #define IGP01E1000_GMII_SPD                    0x20 /* Enable SPD */
1988
1989 /* Bit definitions for valid PHY IDs. */
1990 #define M88E1000_E_PHY_ID  0x01410C50
1991 #define M88E1000_I_PHY_ID  0x01410C30
1992 #define M88E1011_I_PHY_ID  0x01410C20
1993 #define IGP01E1000_I_PHY_ID  0x02A80380
1994 #define M88E1000_12_PHY_ID M88E1000_E_PHY_ID
1995 #define M88E1000_14_PHY_ID M88E1000_E_PHY_ID
1996 #define M88E1011_I_REV_4   0x04
1997
1998 /* Miscellaneous PHY bit definitions. */
1999 #define PHY_PREAMBLE        0xFFFFFFFF
2000 #define PHY_SOF             0x01
2001 #define PHY_OP_READ         0x02
2002 #define PHY_OP_WRITE        0x01
2003 #define PHY_TURNAROUND      0x02
2004 #define PHY_PREAMBLE_SIZE   32
2005 #define MII_CR_SPEED_1000   0x0040
2006 #define MII_CR_SPEED_100    0x2000
2007 #define MII_CR_SPEED_10     0x0000
2008 #define E1000_PHY_ADDRESS   0x01
2009 #define PHY_AUTO_NEG_TIME   45  /* 4.5 Seconds */
2010 #define PHY_FORCE_TIME      20  /* 2.0 Seconds */
2011 #define PHY_REVISION_MASK   0xFFFFFFF0
2012 #define DEVICE_SPEED_MASK   0x00000300  /* Device Ctrl Reg Speed Mask */
2013 #define REG4_SPEED_MASK     0x01E0
2014 #define REG9_SPEED_MASK     0x0300
2015 #define ADVERTISE_10_HALF   0x0001
2016 #define ADVERTISE_10_FULL   0x0002
2017 #define ADVERTISE_100_HALF  0x0004
2018 #define ADVERTISE_100_FULL  0x0008
2019 #define ADVERTISE_1000_HALF 0x0010
2020 #define ADVERTISE_1000_FULL 0x0020
2021 #define AUTONEG_ADVERTISE_SPEED_DEFAULT 0x002F  /* Everything but 1000-Half */
2022
2023 #endif /* _EM_HW_H_ */