9b2aa8dda4b659df7cf82e72312038bf32b41c84
[dragonfly.git] / sys / dev / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <uapi_drm/i915_drm.h>
34 #include <uapi_drm/drm_fourcc.h>
35
36 #include <drm/drmP.h>
37 #include "i915_reg.h"
38 #include "intel_bios.h"
39 #include "intel_ringbuffer.h"
40 #include "intel_lrc.h"
41 #include "i915_gem_gtt.h"
42 #include "i915_gem_render_state.h"
43 #include <linux/io-mapping.h>
44 #include <linux/i2c.h>
45 #include <linux/i2c-algo-bit.h>
46 #include <drm/intel-gtt.h>
47 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
48 #include <drm/drm_gem.h>
49 #include <linux/backlight.h>
50 #include <linux/hashtable.h>
51 #include <linux/kref.h>
52 #include <linux/kconfig.h>
53 #include <linux/pm_qos.h>
54 #include <linux/delay.h>
55 #include "intel_guc.h"
56
57 #define CONFIG_DRM_FBDEV_EMULATION              1
58 #define CONFIG_DRM_I915_KMS                     1
59 #define CONFIG_DRM_I915_PRELIMINARY_HW_SUPPORT  1
60 #define CONFIG_ACPI                             1
61 #define CONFIG_X86                              1
62
63 /* General customization:
64  */
65
66 #define DRIVER_NAME             "i915"
67 #define DRIVER_DESC             "Intel Graphics"
68 #define DRIVER_DATE             "20151218"
69
70 #undef WARN_ON
71 /* Many gcc seem to no see through this and fall over :( */
72 #if 0
73 #define WARN_ON(x) ({ \
74         bool __i915_warn_cond = (x); \
75         if (__builtin_constant_p(__i915_warn_cond)) \
76                 BUILD_BUG_ON(__i915_warn_cond); \
77         WARN(__i915_warn_cond, "WARN_ON(" #x ")"); })
78 #else
79 #define WARN_ON(x) WARN((x), "WARN_ON(%s)", #x )
80 #endif
81
82 #undef WARN_ON_ONCE
83 #define WARN_ON_ONCE(x) WARN_ONCE((x), "WARN_ON_ONCE(%s)", #x )
84
85 #define MISSING_CASE(x) WARN(1, "Missing switch case (%lu) in %s\n", \
86                              (long) (x), __func__);
87
88 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
89  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
90  * which may not necessarily be a user visible problem.  This will either
91  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
92  * enable distros and users to tailor their preferred amount of i915 abrt
93  * spam.
94  */
95 #define I915_STATE_WARN(condition, format...) ({                        \
96         int __ret_warn_on = !!(condition);                              \
97         if (unlikely(__ret_warn_on)) {                                  \
98                 if (i915.verbose_state_checks)                          \
99                         WARN(1, format);                                \
100                 else                                                    \
101                         DRM_ERROR(format);                              \
102         }                                                               \
103         unlikely(__ret_warn_on);                                        \
104 })
105
106 #define I915_STATE_WARN_ON(condition) ({                                \
107         int __ret_warn_on = !!(condition);                              \
108         if (unlikely(__ret_warn_on)) {                                  \
109                 if (i915.verbose_state_checks)                          \
110                         WARN(1, "WARN_ON(" #condition ")\n");           \
111                 else                                                    \
112                         DRM_ERROR("WARN_ON(" #condition ")\n");         \
113         }                                                               \
114         unlikely(__ret_warn_on);                                        \
115 })
116
117 static inline const char *yesno(bool v)
118 {
119         return v ? "yes" : "no";
120 }
121
122 enum i915_pipe {
123         INVALID_PIPE = -1,
124         PIPE_A = 0,
125         PIPE_B,
126         PIPE_C,
127         _PIPE_EDP,
128         I915_MAX_PIPES = _PIPE_EDP
129 };
130 #define pipe_name(p) ((p) + 'A')
131
132 enum transcoder {
133         TRANSCODER_A = 0,
134         TRANSCODER_B,
135         TRANSCODER_C,
136         TRANSCODER_EDP,
137         I915_MAX_TRANSCODERS
138 };
139 #define transcoder_name(t) ((t) + 'A')
140
141 /*
142  * I915_MAX_PLANES in the enum below is the maximum (across all platforms)
143  * number of planes per CRTC.  Not all platforms really have this many planes,
144  * which means some arrays of size I915_MAX_PLANES may have unused entries
145  * between the topmost sprite plane and the cursor plane.
146  */
147 enum plane {
148         PLANE_A = 0,
149         PLANE_B,
150         PLANE_C,
151         PLANE_CURSOR,
152         I915_MAX_PLANES,
153 };
154 #define plane_name(p) ((p) + 'A')
155
156 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
157
158 enum port {
159         PORT_A = 0,
160         PORT_B,
161         PORT_C,
162         PORT_D,
163         PORT_E,
164         I915_MAX_PORTS
165 };
166 #define port_name(p) ((p) + 'A')
167
168 #define I915_NUM_PHYS_VLV 2
169
170 enum dpio_channel {
171         DPIO_CH0,
172         DPIO_CH1
173 };
174
175 enum dpio_phy {
176         DPIO_PHY0,
177         DPIO_PHY1
178 };
179
180 enum intel_display_power_domain {
181         POWER_DOMAIN_PIPE_A,
182         POWER_DOMAIN_PIPE_B,
183         POWER_DOMAIN_PIPE_C,
184         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
185         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
186         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
187         POWER_DOMAIN_TRANSCODER_A,
188         POWER_DOMAIN_TRANSCODER_B,
189         POWER_DOMAIN_TRANSCODER_C,
190         POWER_DOMAIN_TRANSCODER_EDP,
191         POWER_DOMAIN_PORT_DDI_A_LANES,
192         POWER_DOMAIN_PORT_DDI_B_LANES,
193         POWER_DOMAIN_PORT_DDI_C_LANES,
194         POWER_DOMAIN_PORT_DDI_D_LANES,
195         POWER_DOMAIN_PORT_DDI_E_LANES,
196         POWER_DOMAIN_PORT_DSI,
197         POWER_DOMAIN_PORT_CRT,
198         POWER_DOMAIN_PORT_OTHER,
199         POWER_DOMAIN_VGA,
200         POWER_DOMAIN_AUDIO,
201         POWER_DOMAIN_PLLS,
202         POWER_DOMAIN_AUX_A,
203         POWER_DOMAIN_AUX_B,
204         POWER_DOMAIN_AUX_C,
205         POWER_DOMAIN_AUX_D,
206         POWER_DOMAIN_GMBUS,
207         POWER_DOMAIN_MODESET,
208         POWER_DOMAIN_INIT,
209
210         POWER_DOMAIN_NUM,
211 };
212
213 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
214 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
215                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
216 #define POWER_DOMAIN_TRANSCODER(tran) \
217         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
218          (tran) + POWER_DOMAIN_TRANSCODER_A)
219
220 enum hpd_pin {
221         HPD_NONE = 0,
222         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
223         HPD_CRT,
224         HPD_SDVO_B,
225         HPD_SDVO_C,
226         HPD_PORT_A,
227         HPD_PORT_B,
228         HPD_PORT_C,
229         HPD_PORT_D,
230         HPD_PORT_E,
231         HPD_NUM_PINS
232 };
233
234 #define for_each_hpd_pin(__pin) \
235         for ((__pin) = (HPD_NONE + 1); (__pin) < HPD_NUM_PINS; (__pin)++)
236
237 struct i915_hotplug {
238         struct work_struct hotplug_work;
239
240         struct {
241                 unsigned long last_jiffies;
242                 int count;
243                 enum {
244                         HPD_ENABLED = 0,
245                         HPD_DISABLED = 1,
246                         HPD_MARK_DISABLED = 2
247                 } state;
248         } stats[HPD_NUM_PINS];
249         u32 event_bits;
250         struct delayed_work reenable_work;
251
252         struct intel_digital_port *irq_port[I915_MAX_PORTS];
253         u32 long_port_mask;
254         u32 short_port_mask;
255         struct work_struct dig_port_work;
256
257         /*
258          * if we get a HPD irq from DP and a HPD irq from non-DP
259          * the non-DP HPD could block the workqueue on a mode config
260          * mutex getting, that userspace may have taken. However
261          * userspace is waiting on the DP workqueue to run which is
262          * blocked behind the non-DP one.
263          */
264         struct workqueue_struct *dp_wq;
265 };
266
267 #define I915_GEM_GPU_DOMAINS \
268         (I915_GEM_DOMAIN_RENDER | \
269          I915_GEM_DOMAIN_SAMPLER | \
270          I915_GEM_DOMAIN_COMMAND | \
271          I915_GEM_DOMAIN_INSTRUCTION | \
272          I915_GEM_DOMAIN_VERTEX)
273
274 #define for_each_pipe(__dev_priv, __p) \
275         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
276 #define for_each_plane(__dev_priv, __pipe, __p)                         \
277         for ((__p) = 0;                                                 \
278              (__p) < INTEL_INFO(__dev_priv)->num_sprites[(__pipe)] + 1; \
279              (__p)++)
280 #define for_each_sprite(__dev_priv, __p, __s)                           \
281         for ((__s) = 0;                                                 \
282              (__s) < INTEL_INFO(__dev_priv)->num_sprites[(__p)];        \
283              (__s)++)
284
285 #define for_each_crtc(dev, crtc) \
286         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
287
288 #define for_each_intel_plane(dev, intel_plane) \
289         list_for_each_entry(intel_plane,                        \
290                             &dev->mode_config.plane_list,       \
291                             base.head)
292
293 #define for_each_intel_plane_on_crtc(dev, intel_crtc, intel_plane)      \
294         list_for_each_entry(intel_plane,                                \
295                             &(dev)->mode_config.plane_list,             \
296                             base.head)                                  \
297                 for_each_if ((intel_plane)->pipe == (intel_crtc)->pipe)
298
299 #define for_each_intel_crtc(dev, intel_crtc) \
300         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
301
302 #define for_each_intel_encoder(dev, intel_encoder)              \
303         list_for_each_entry(intel_encoder,                      \
304                             &(dev)->mode_config.encoder_list,   \
305                             base.head)
306
307 #define for_each_intel_connector(dev, intel_connector)          \
308         list_for_each_entry(intel_connector,                    \
309                             &dev->mode_config.connector_list,   \
310                             base.head)
311
312 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
313         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
314                 for_each_if ((intel_encoder)->base.crtc == (__crtc))
315
316 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
317         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
318                 for_each_if ((intel_connector)->base.encoder == (__encoder))
319
320 #define for_each_power_domain(domain, mask)                             \
321         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
322                 for_each_if ((1 << (domain)) & (mask))
323
324 struct drm_i915_private;
325 struct i915_mm_struct;
326 struct i915_mmu_object;
327
328 struct drm_i915_file_private {
329         struct drm_i915_private *dev_priv;
330         struct drm_file *file;
331
332         struct {
333                 struct spinlock lock;
334                 struct list_head request_list;
335 /* 20ms is a fairly arbitrary limit (greater than the average frame time)
336  * chosen to prevent the CPU getting more than a frame ahead of the GPU
337  * (when using lax throttling for the frontbuffer). We also use it to
338  * offer free GPU waitboosts for severely congested workloads.
339  */
340 #define DRM_I915_THROTTLE_JIFFIES msecs_to_jiffies(20)
341         } mm;
342         struct idr context_idr;
343
344         struct intel_rps_client {
345                 struct list_head link;
346                 unsigned boosts;
347         } rps;
348
349         struct intel_engine_cs *bsd_ring;
350 };
351
352 enum intel_dpll_id {
353         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
354         /* real shared dpll ids must be >= 0 */
355         DPLL_ID_PCH_PLL_A = 0,
356         DPLL_ID_PCH_PLL_B = 1,
357         /* hsw/bdw */
358         DPLL_ID_WRPLL1 = 0,
359         DPLL_ID_WRPLL2 = 1,
360         DPLL_ID_SPLL = 2,
361
362         /* skl */
363         DPLL_ID_SKL_DPLL1 = 0,
364         DPLL_ID_SKL_DPLL2 = 1,
365         DPLL_ID_SKL_DPLL3 = 2,
366 };
367 #define I915_NUM_PLLS 3
368
369 struct intel_dpll_hw_state {
370         /* i9xx, pch plls */
371         uint32_t dpll;
372         uint32_t dpll_md;
373         uint32_t fp0;
374         uint32_t fp1;
375
376         /* hsw, bdw */
377         uint32_t wrpll;
378         uint32_t spll;
379
380         /* skl */
381         /*
382          * DPLL_CTRL1 has 6 bits for each each this DPLL. We store those in
383          * lower part of ctrl1 and they get shifted into position when writing
384          * the register.  This allows us to easily compare the state to share
385          * the DPLL.
386          */
387         uint32_t ctrl1;
388         /* HDMI only, 0 when used for DP */
389         uint32_t cfgcr1, cfgcr2;
390
391         /* bxt */
392         uint32_t ebb0, ebb4, pll0, pll1, pll2, pll3, pll6, pll8, pll9, pll10,
393                  pcsdw12;
394 };
395
396 struct intel_shared_dpll_config {
397         unsigned crtc_mask; /* mask of CRTCs sharing this PLL */
398         struct intel_dpll_hw_state hw_state;
399 };
400
401 struct intel_shared_dpll {
402         struct intel_shared_dpll_config config;
403
404         int active; /* count of number of active CRTCs (i.e. DPMS on) */
405         bool on; /* is the PLL actually active? Disabled during modeset */
406         const char *name;
407         /* should match the index in the dev_priv->shared_dplls array */
408         enum intel_dpll_id id;
409         /* The mode_set hook is optional and should be used together with the
410          * intel_prepare_shared_dpll function. */
411         void (*mode_set)(struct drm_i915_private *dev_priv,
412                          struct intel_shared_dpll *pll);
413         void (*enable)(struct drm_i915_private *dev_priv,
414                        struct intel_shared_dpll *pll);
415         void (*disable)(struct drm_i915_private *dev_priv,
416                         struct intel_shared_dpll *pll);
417         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
418                              struct intel_shared_dpll *pll,
419                              struct intel_dpll_hw_state *hw_state);
420 };
421
422 #define SKL_DPLL0 0
423 #define SKL_DPLL1 1
424 #define SKL_DPLL2 2
425 #define SKL_DPLL3 3
426
427 /* Used by dp and fdi links */
428 struct intel_link_m_n {
429         uint32_t        tu;
430         uint32_t        gmch_m;
431         uint32_t        gmch_n;
432         uint32_t        link_m;
433         uint32_t        link_n;
434 };
435
436 void intel_link_compute_m_n(int bpp, int nlanes,
437                             int pixel_clock, int link_clock,
438                             struct intel_link_m_n *m_n);
439
440 /* Interface history:
441  *
442  * 1.1: Original.
443  * 1.2: Add Power Management
444  * 1.3: Add vblank support
445  * 1.4: Fix cmdbuffer path, add heap destroy
446  * 1.5: Add vblank pipe configuration
447  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
448  *      - Support vertical blank on secondary display pipe
449  */
450 #define DRIVER_MAJOR            1
451 #define DRIVER_MINOR            6
452 #define DRIVER_PATCHLEVEL       0
453
454 #define WATCH_LISTS     0
455
456 struct opregion_header;
457 struct opregion_acpi;
458 struct opregion_swsci;
459 struct opregion_asle;
460
461 struct intel_opregion {
462         struct opregion_header *header;
463         struct opregion_acpi *acpi;
464         struct opregion_swsci *swsci;
465         u32 swsci_gbda_sub_functions;
466         u32 swsci_sbcb_sub_functions;
467         struct opregion_asle *asle;
468         void *rvda;
469         const void *vbt;
470         u32 vbt_size;
471         u32 *lid_state;
472         struct work_struct asle_work;
473 };
474 #define OPREGION_SIZE            (8*1024)
475
476 struct intel_overlay;
477 struct intel_overlay_error_state;
478
479 #define I915_FENCE_REG_NONE -1
480 #define I915_MAX_NUM_FENCES 32
481 /* 32 fences + sign bit for FENCE_REG_NONE */
482 #define I915_MAX_NUM_FENCE_BITS 6
483
484 struct drm_i915_fence_reg {
485         struct list_head lru_list;
486         struct drm_i915_gem_object *obj;
487         int pin_count;
488 };
489
490 struct sdvo_device_mapping {
491         u8 initialized;
492         u8 dvo_port;
493         u8 slave_addr;
494         u8 dvo_wiring;
495         u8 i2c_pin;
496         u8 ddc_pin;
497 };
498
499 struct intel_display_error_state;
500
501 struct drm_i915_error_state {
502         struct kref ref;
503         struct timeval time;
504
505         char error_msg[128];
506         int iommu;
507         u32 reset_count;
508         u32 suspend_count;
509
510         /* Generic register state */
511         u32 eir;
512         u32 pgtbl_er;
513         u32 ier;
514         u32 gtier[4];
515         u32 ccid;
516         u32 derrmr;
517         u32 forcewake;
518         u32 error; /* gen6+ */
519         u32 err_int; /* gen7 */
520         u32 fault_data0; /* gen8, gen9 */
521         u32 fault_data1; /* gen8, gen9 */
522         u32 done_reg;
523         u32 gac_eco;
524         u32 gam_ecochk;
525         u32 gab_ctl;
526         u32 gfx_mode;
527         u32 extra_instdone[I915_NUM_INSTDONE_REG];
528         u64 fence[I915_MAX_NUM_FENCES];
529         struct intel_overlay_error_state *overlay;
530         struct intel_display_error_state *display;
531         struct drm_i915_error_object *semaphore_obj;
532
533         struct drm_i915_error_ring {
534                 bool valid;
535                 /* Software tracked state */
536                 bool waiting;
537                 int hangcheck_score;
538                 enum intel_ring_hangcheck_action hangcheck_action;
539                 int num_requests;
540
541                 /* our own tracking of ring head and tail */
542                 u32 cpu_ring_head;
543                 u32 cpu_ring_tail;
544
545                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
546
547                 /* Register state */
548                 u32 start;
549                 u32 tail;
550                 u32 head;
551                 u32 ctl;
552                 u32 hws;
553                 u32 ipeir;
554                 u32 ipehr;
555                 u32 instdone;
556                 u32 bbstate;
557                 u32 instpm;
558                 u32 instps;
559                 u32 seqno;
560                 u64 bbaddr;
561                 u64 acthd;
562                 u32 fault_reg;
563                 u64 faddr;
564                 u32 rc_psmi; /* sleep state */
565                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
566
567                 struct drm_i915_error_object {
568                         int page_count;
569                         u64 gtt_offset;
570                         u32 *pages[0];
571                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
572
573                 struct drm_i915_error_request {
574                         long jiffies;
575                         u32 seqno;
576                         u32 tail;
577                 } *requests;
578
579                 struct {
580                         u32 gfx_mode;
581                         union {
582                                 u64 pdp[4];
583                                 u32 pp_dir_base;
584                         };
585                 } vm_info;
586
587                 pid_t pid;
588                 char comm[TASK_COMM_LEN];
589         } ring[I915_NUM_RINGS];
590
591         struct drm_i915_error_buffer {
592                 u32 size;
593                 u32 name;
594                 u32 rseqno[I915_NUM_RINGS], wseqno;
595                 u64 gtt_offset;
596                 u32 read_domains;
597                 u32 write_domain;
598                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
599                 s32 pinned:2;
600                 u32 tiling:2;
601                 u32 dirty:1;
602                 u32 purgeable:1;
603                 u32 userptr:1;
604                 s32 ring:4;
605                 u32 cache_level:3;
606         } **active_bo, **pinned_bo;
607
608         u32 *active_bo_count, *pinned_bo_count;
609         u32 vm_count;
610 };
611
612 struct intel_connector;
613 struct intel_encoder;
614 struct intel_crtc_state;
615 struct intel_initial_plane_config;
616 struct intel_crtc;
617 struct intel_limit;
618 struct dpll;
619
620 struct drm_i915_display_funcs {
621         int (*get_display_clock_speed)(struct drm_device *dev);
622         int (*get_fifo_size)(struct drm_device *dev, int plane);
623         /**
624          * find_dpll() - Find the best values for the PLL
625          * @limit: limits for the PLL
626          * @crtc: current CRTC
627          * @target: target frequency in kHz
628          * @refclk: reference clock frequency in kHz
629          * @match_clock: if provided, @best_clock P divider must
630          *               match the P divider from @match_clock
631          *               used for LVDS downclocking
632          * @best_clock: best PLL values found
633          *
634          * Returns true on success, false on failure.
635          */
636         bool (*find_dpll)(const struct intel_limit *limit,
637                           struct intel_crtc_state *crtc_state,
638                           int target, int refclk,
639                           struct dpll *match_clock,
640                           struct dpll *best_clock);
641         int (*compute_pipe_wm)(struct intel_crtc *crtc,
642                                struct drm_atomic_state *state);
643         void (*update_wm)(struct drm_crtc *crtc);
644         int (*modeset_calc_cdclk)(struct drm_atomic_state *state);
645         void (*modeset_commit_cdclk)(struct drm_atomic_state *state);
646         /* Returns the active state of the crtc, and if the crtc is active,
647          * fills out the pipe-config with the hw state. */
648         bool (*get_pipe_config)(struct intel_crtc *,
649                                 struct intel_crtc_state *);
650         void (*get_initial_plane_config)(struct intel_crtc *,
651                                          struct intel_initial_plane_config *);
652         int (*crtc_compute_clock)(struct intel_crtc *crtc,
653                                   struct intel_crtc_state *crtc_state);
654         void (*crtc_enable)(struct drm_crtc *crtc);
655         void (*crtc_disable)(struct drm_crtc *crtc);
656         void (*audio_codec_enable)(struct drm_connector *connector,
657                                    struct intel_encoder *encoder,
658                                    const struct drm_display_mode *adjusted_mode);
659         void (*audio_codec_disable)(struct intel_encoder *encoder);
660         void (*fdi_link_train)(struct drm_crtc *crtc);
661         void (*init_clock_gating)(struct drm_device *dev);
662         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
663                           struct drm_framebuffer *fb,
664                           struct drm_i915_gem_object *obj,
665                           struct drm_i915_gem_request *req,
666                           uint32_t flags);
667         void (*update_primary_plane)(struct drm_crtc *crtc,
668                                      struct drm_framebuffer *fb,
669                                      int x, int y);
670         void (*hpd_irq_setup)(struct drm_device *dev);
671         /* clock updates for mode set */
672         /* cursor updates */
673         /* render clock increase/decrease */
674         /* display clock increase/decrease */
675         /* pll clock increase/decrease */
676 };
677
678 enum forcewake_domain_id {
679         FW_DOMAIN_ID_RENDER = 0,
680         FW_DOMAIN_ID_BLITTER,
681         FW_DOMAIN_ID_MEDIA,
682
683         FW_DOMAIN_ID_COUNT
684 };
685
686 enum forcewake_domains {
687         FORCEWAKE_RENDER = (1 << FW_DOMAIN_ID_RENDER),
688         FORCEWAKE_BLITTER = (1 << FW_DOMAIN_ID_BLITTER),
689         FORCEWAKE_MEDIA = (1 << FW_DOMAIN_ID_MEDIA),
690         FORCEWAKE_ALL = (FORCEWAKE_RENDER |
691                          FORCEWAKE_BLITTER |
692                          FORCEWAKE_MEDIA)
693 };
694
695 struct intel_uncore_funcs {
696         void (*force_wake_get)(struct drm_i915_private *dev_priv,
697                                                         enum forcewake_domains domains);
698         void (*force_wake_put)(struct drm_i915_private *dev_priv,
699                                                         enum forcewake_domains domains);
700
701         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
702         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
703         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
704         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
705
706         void (*mmio_writeb)(struct drm_i915_private *dev_priv, i915_reg_t r,
707                                 uint8_t val, bool trace);
708         void (*mmio_writew)(struct drm_i915_private *dev_priv, i915_reg_t r,
709                                 uint16_t val, bool trace);
710         void (*mmio_writel)(struct drm_i915_private *dev_priv, i915_reg_t r,
711                                 uint32_t val, bool trace);
712         void (*mmio_writeq)(struct drm_i915_private *dev_priv, i915_reg_t r,
713                                 uint64_t val, bool trace);
714 };
715
716 struct intel_uncore {
717         struct lock lock; /** lock is also taken in irq contexts. */
718
719         struct intel_uncore_funcs funcs;
720
721         unsigned fifo_count;
722         enum forcewake_domains fw_domains;
723
724         struct intel_uncore_forcewake_domain {
725                 struct drm_i915_private *i915;
726                 enum forcewake_domain_id id;
727                 unsigned wake_count;
728                 struct timer_list timer;
729                 i915_reg_t reg_set;
730                 u32 val_set;
731                 u32 val_clear;
732                 i915_reg_t reg_ack;
733                 i915_reg_t reg_post;
734                 u32 val_reset;
735         } fw_domain[FW_DOMAIN_ID_COUNT];
736 };
737
738 /* Iterate over initialised fw domains */
739 #define for_each_fw_domain_mask(domain__, mask__, dev_priv__, i__) \
740         for ((i__) = 0, (domain__) = &(dev_priv__)->uncore.fw_domain[0]; \
741              (i__) < FW_DOMAIN_ID_COUNT; \
742              (i__)++, (domain__) = &(dev_priv__)->uncore.fw_domain[i__]) \
743                 for_each_if (((mask__) & (dev_priv__)->uncore.fw_domains) & (1 << (i__)))
744
745 #define for_each_fw_domain(domain__, dev_priv__, i__) \
746         for_each_fw_domain_mask(domain__, FORCEWAKE_ALL, dev_priv__, i__)
747
748 #define CSR_VERSION(major, minor)       ((major) << 16 | (minor))
749 #define CSR_VERSION_MAJOR(version)      ((version) >> 16)
750 #define CSR_VERSION_MINOR(version)      ((version) & 0xffff)
751
752 struct intel_csr {
753         struct work_struct work;
754         const char *fw_path;
755         uint32_t *dmc_payload;
756         uint32_t dmc_fw_size;
757         uint32_t version;
758         uint32_t mmio_count;
759         i915_reg_t mmioaddr[8];
760         uint32_t mmiodata[8];
761         uint32_t dc_state;
762 };
763
764 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
765         func(is_mobile) sep \
766         func(is_i85x) sep \
767         func(is_i915g) sep \
768         func(is_i945gm) sep \
769         func(is_g33) sep \
770         func(need_gfx_hws) sep \
771         func(is_g4x) sep \
772         func(is_pineview) sep \
773         func(is_broadwater) sep \
774         func(is_crestline) sep \
775         func(is_ivybridge) sep \
776         func(is_valleyview) sep \
777         func(is_cherryview) sep \
778         func(is_haswell) sep \
779         func(is_skylake) sep \
780         func(is_broxton) sep \
781         func(is_kabylake) sep \
782         func(is_preliminary) sep \
783         func(has_fbc) sep \
784         func(has_pipe_cxsr) sep \
785         func(has_hotplug) sep \
786         func(cursor_needs_physical) sep \
787         func(has_overlay) sep \
788         func(overlay_needs_physical) sep \
789         func(supports_tv) sep \
790         func(has_llc) sep \
791         func(has_ddi) sep \
792         func(has_fpga_dbg)
793
794 #define DEFINE_FLAG(name) u8 name:1
795 #define SEP_SEMICOLON ;
796
797 struct intel_device_info {
798         u32 display_mmio_offset;
799         u16 device_id;
800         u8 num_pipes:3;
801         u8 num_sprites[I915_MAX_PIPES];
802         u8 gen;
803         u8 ring_mask; /* Rings supported by the HW */
804         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
805         /* Register offsets for the various display pipes and transcoders */
806         int pipe_offsets[I915_MAX_TRANSCODERS];
807         int trans_offsets[I915_MAX_TRANSCODERS];
808         int palette_offsets[I915_MAX_PIPES];
809         int cursor_offsets[I915_MAX_PIPES];
810
811         /* Slice/subslice/EU info */
812         u8 slice_total;
813         u8 subslice_total;
814         u8 subslice_per_slice;
815         u8 eu_total;
816         u8 eu_per_subslice;
817         /* For each slice, which subslice(s) has(have) 7 EUs (bitfield)? */
818         u8 subslice_7eu[3];
819         u8 has_slice_pg:1;
820         u8 has_subslice_pg:1;
821         u8 has_eu_pg:1;
822 };
823
824 #undef DEFINE_FLAG
825 #undef SEP_SEMICOLON
826
827 enum i915_cache_level {
828         I915_CACHE_NONE = 0,
829         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
830         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
831                               caches, eg sampler/render caches, and the
832                               large Last-Level-Cache. LLC is coherent with
833                               the CPU, but L3 is only visible to the GPU. */
834         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
835 };
836
837 struct i915_ctx_hang_stats {
838         /* This context had batch pending when hang was declared */
839         unsigned batch_pending;
840
841         /* This context had batch active when hang was declared */
842         unsigned batch_active;
843
844         /* Time when this context was last blamed for a GPU reset */
845         unsigned long guilty_ts;
846
847         /* If the contexts causes a second GPU hang within this time,
848          * it is permanently banned from submitting any more work.
849          */
850         unsigned long ban_period_seconds;
851
852         /* This context is banned to submit more work */
853         bool banned;
854 };
855
856 /* This must match up with the value previously used for execbuf2.rsvd1. */
857 #define DEFAULT_CONTEXT_HANDLE 0
858
859 #define CONTEXT_NO_ZEROMAP (1<<0)
860 /**
861  * struct intel_context - as the name implies, represents a context.
862  * @ref: reference count.
863  * @user_handle: userspace tracking identity for this context.
864  * @remap_slice: l3 row remapping information.
865  * @flags: context specific flags:
866  *         CONTEXT_NO_ZEROMAP: do not allow mapping things to page 0.
867  * @file_priv: filp associated with this context (NULL for global default
868  *             context).
869  * @hang_stats: information about the role of this context in possible GPU
870  *              hangs.
871  * @ppgtt: virtual memory space used by this context.
872  * @legacy_hw_ctx: render context backing object and whether it is correctly
873  *                initialized (legacy ring submission mechanism only).
874  * @link: link in the global list of contexts.
875  *
876  * Contexts are memory images used by the hardware to store copies of their
877  * internal state.
878  */
879 struct intel_context {
880         struct kref ref;
881         int user_handle;
882         uint8_t remap_slice;
883         struct drm_i915_private *i915;
884         int flags;
885         struct drm_i915_file_private *file_priv;
886         struct i915_ctx_hang_stats hang_stats;
887         struct i915_hw_ppgtt *ppgtt;
888
889         /* Legacy ring buffer submission */
890         struct {
891                 struct drm_i915_gem_object *rcs_state;
892                 bool initialized;
893         } legacy_hw_ctx;
894
895         /* Execlists */
896         struct {
897                 struct drm_i915_gem_object *state;
898                 struct intel_ringbuffer *ringbuf;
899                 int pin_count;
900         } engine[I915_NUM_RINGS];
901
902         struct list_head link;
903 };
904
905 enum fb_op_origin {
906         ORIGIN_GTT,
907         ORIGIN_CPU,
908         ORIGIN_CS,
909         ORIGIN_FLIP,
910         ORIGIN_DIRTYFB,
911 };
912
913 struct i915_fbc {
914         /* This is always the inner lock when overlapping with struct_mutex and
915          * it's the outer lock when overlapping with stolen_lock. */
916         struct lock lock;
917         unsigned threshold;
918         unsigned int fb_id;
919         unsigned int possible_framebuffer_bits;
920         unsigned int busy_bits;
921         struct intel_crtc *crtc;
922         int y;
923
924         struct drm_mm_node compressed_fb;
925         struct drm_mm_node *compressed_llb;
926
927         bool false_color;
928
929         bool enabled;
930         bool active;
931
932         struct intel_fbc_work {
933                 bool scheduled;
934                 struct work_struct work;
935                 struct drm_framebuffer *fb;
936                 unsigned long enable_jiffies;
937         } work;
938
939         const char *no_fbc_reason;
940
941         bool (*is_active)(struct drm_i915_private *dev_priv);
942         void (*activate)(struct intel_crtc *crtc);
943         void (*deactivate)(struct drm_i915_private *dev_priv);
944 };
945
946 /**
947  * HIGH_RR is the highest eDP panel refresh rate read from EDID
948  * LOW_RR is the lowest eDP panel refresh rate found from EDID
949  * parsing for same resolution.
950  */
951 enum drrs_refresh_rate_type {
952         DRRS_HIGH_RR,
953         DRRS_LOW_RR,
954         DRRS_MAX_RR, /* RR count */
955 };
956
957 enum drrs_support_type {
958         DRRS_NOT_SUPPORTED = 0,
959         STATIC_DRRS_SUPPORT = 1,
960         SEAMLESS_DRRS_SUPPORT = 2
961 };
962
963 struct intel_dp;
964 struct i915_drrs {
965         struct lock mutex;
966         struct delayed_work work;
967         struct intel_dp *dp;
968         unsigned busy_frontbuffer_bits;
969         enum drrs_refresh_rate_type refresh_rate_type;
970         enum drrs_support_type type;
971 };
972
973 struct i915_psr {
974         struct lock lock;
975         bool sink_support;
976         bool source_ok;
977         struct intel_dp *enabled;
978         bool active;
979         struct delayed_work work;
980         unsigned busy_frontbuffer_bits;
981         bool psr2_support;
982         bool aux_frame_sync;
983 };
984
985 enum intel_pch {
986         PCH_NONE = 0,   /* No PCH present */
987         PCH_IBX,        /* Ibexpeak PCH */
988         PCH_CPT,        /* Cougarpoint PCH */
989         PCH_LPT,        /* Lynxpoint PCH */
990         PCH_SPT,        /* Sunrisepoint PCH */
991         PCH_NOP,
992 };
993
994 enum intel_sbi_destination {
995         SBI_ICLK,
996         SBI_MPHY,
997 };
998
999 #define QUIRK_PIPEA_FORCE (1<<0)
1000 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
1001 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
1002 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
1003 #define QUIRK_PIPEB_FORCE (1<<4)
1004 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
1005
1006 struct intel_fbdev;
1007 struct intel_fbc_work;
1008
1009 struct intel_gmbus {
1010         struct i2c_adapter adapter;
1011         u32 force_bit;
1012         u32 reg0;
1013         i915_reg_t gpio_reg;
1014         struct i2c_algo_bit_data bit_algo;
1015         struct drm_i915_private *dev_priv;
1016 };
1017
1018 struct i915_suspend_saved_registers {
1019         u32 saveDSPARB;
1020         u32 saveLVDS;
1021         u32 savePP_ON_DELAYS;
1022         u32 savePP_OFF_DELAYS;
1023         u32 savePP_ON;
1024         u32 savePP_OFF;
1025         u32 savePP_CONTROL;
1026         u32 savePP_DIVISOR;
1027         u32 saveFBC_CONTROL;
1028         u32 saveCACHE_MODE_0;
1029         u32 saveMI_ARB_STATE;
1030         u32 saveSWF0[16];
1031         u32 saveSWF1[16];
1032         u32 saveSWF3[3];
1033         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
1034         u32 savePCH_PORT_HOTPLUG;
1035         u16 saveGCDGMBUS;
1036 };
1037
1038 struct vlv_s0ix_state {
1039         /* GAM */
1040         u32 wr_watermark;
1041         u32 gfx_prio_ctrl;
1042         u32 arb_mode;
1043         u32 gfx_pend_tlb0;
1044         u32 gfx_pend_tlb1;
1045         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
1046         u32 media_max_req_count;
1047         u32 gfx_max_req_count;
1048         u32 render_hwsp;
1049         u32 ecochk;
1050         u32 bsd_hwsp;
1051         u32 blt_hwsp;
1052         u32 tlb_rd_addr;
1053
1054         /* MBC */
1055         u32 g3dctl;
1056         u32 gsckgctl;
1057         u32 mbctl;
1058
1059         /* GCP */
1060         u32 ucgctl1;
1061         u32 ucgctl3;
1062         u32 rcgctl1;
1063         u32 rcgctl2;
1064         u32 rstctl;
1065         u32 misccpctl;
1066
1067         /* GPM */
1068         u32 gfxpause;
1069         u32 rpdeuhwtc;
1070         u32 rpdeuc;
1071         u32 ecobus;
1072         u32 pwrdwnupctl;
1073         u32 rp_down_timeout;
1074         u32 rp_deucsw;
1075         u32 rcubmabdtmr;
1076         u32 rcedata;
1077         u32 spare2gh;
1078
1079         /* Display 1 CZ domain */
1080         u32 gt_imr;
1081         u32 gt_ier;
1082         u32 pm_imr;
1083         u32 pm_ier;
1084         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
1085
1086         /* GT SA CZ domain */
1087         u32 tilectl;
1088         u32 gt_fifoctl;
1089         u32 gtlc_wake_ctrl;
1090         u32 gtlc_survive;
1091         u32 pmwgicz;
1092
1093         /* Display 2 CZ domain */
1094         u32 gu_ctl0;
1095         u32 gu_ctl1;
1096         u32 pcbr;
1097         u32 clock_gate_dis2;
1098 };
1099
1100 struct intel_rps_ei {
1101         u32 cz_clock;
1102         u32 render_c0;
1103         u32 media_c0;
1104 };
1105
1106 struct intel_gen6_power_mgmt {
1107         /*
1108          * work, interrupts_enabled and pm_iir are protected by
1109          * dev_priv->irq_lock
1110          */
1111         struct work_struct work;
1112         bool interrupts_enabled;
1113         u32 pm_iir;
1114
1115         /* Frequencies are stored in potentially platform dependent multiples.
1116          * In other words, *_freq needs to be multiplied by X to be interesting.
1117          * Soft limits are those which are used for the dynamic reclocking done
1118          * by the driver (raise frequencies under heavy loads, and lower for
1119          * lighter loads). Hard limits are those imposed by the hardware.
1120          *
1121          * A distinction is made for overclocking, which is never enabled by
1122          * default, and is considered to be above the hard limit if it's
1123          * possible at all.
1124          */
1125         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
1126         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
1127         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
1128         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
1129         u8 min_freq;            /* AKA RPn. Minimum frequency */
1130         u8 idle_freq;           /* Frequency to request when we are idle */
1131         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1132         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1133         u8 rp0_freq;            /* Non-overclocked max frequency. */
1134
1135         u8 up_threshold; /* Current %busy required to uplock */
1136         u8 down_threshold; /* Current %busy required to downclock */
1137
1138         int last_adj;
1139         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1140
1141         struct lock client_lock;
1142         struct list_head clients;
1143         bool client_boost;
1144
1145         bool enabled;
1146         struct delayed_work delayed_resume_work;
1147         unsigned boosts;
1148
1149         struct intel_rps_client semaphores, mmioflips;
1150
1151         /* manual wa residency calculations */
1152         struct intel_rps_ei up_ei, down_ei;
1153
1154         /*
1155          * Protects RPS/RC6 register access and PCU communication.
1156          * Must be taken after struct_mutex if nested. Note that
1157          * this lock may be held for long periods of time when
1158          * talking to hw - so only take it when talking to hw!
1159          */
1160         struct lock hw_lock;
1161 };
1162
1163 /* defined intel_pm.c */
1164 extern struct lock mchdev_lock;
1165
1166 struct intel_ilk_power_mgmt {
1167         u8 cur_delay;
1168         u8 min_delay;
1169         u8 max_delay;
1170         u8 fmax;
1171         u8 fstart;
1172
1173         u64 last_count1;
1174         unsigned long last_time1;
1175         unsigned long chipset_power;
1176         u64 last_count2;
1177         u64 last_time2;
1178         unsigned long gfx_power;
1179         u8 corr;
1180
1181         int c_m;
1182         int r_t;
1183 };
1184
1185 struct drm_i915_private;
1186 struct i915_power_well;
1187
1188 struct i915_power_well_ops {
1189         /*
1190          * Synchronize the well's hw state to match the current sw state, for
1191          * example enable/disable it based on the current refcount. Called
1192          * during driver init and resume time, possibly after first calling
1193          * the enable/disable handlers.
1194          */
1195         void (*sync_hw)(struct drm_i915_private *dev_priv,
1196                         struct i915_power_well *power_well);
1197         /*
1198          * Enable the well and resources that depend on it (for example
1199          * interrupts located on the well). Called after the 0->1 refcount
1200          * transition.
1201          */
1202         void (*enable)(struct drm_i915_private *dev_priv,
1203                        struct i915_power_well *power_well);
1204         /*
1205          * Disable the well and resources that depend on it. Called after
1206          * the 1->0 refcount transition.
1207          */
1208         void (*disable)(struct drm_i915_private *dev_priv,
1209                         struct i915_power_well *power_well);
1210         /* Returns the hw enabled state. */
1211         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1212                            struct i915_power_well *power_well);
1213 };
1214
1215 /* Power well structure for haswell */
1216 struct i915_power_well {
1217         const char *name;
1218         bool always_on;
1219         /* power well enable/disable usage count */
1220         int count;
1221         /* cached hw enabled state */
1222         bool hw_enabled;
1223         unsigned long domains;
1224         unsigned long data;
1225         const struct i915_power_well_ops *ops;
1226 };
1227
1228 struct i915_power_domains {
1229         /*
1230          * Power wells needed for initialization at driver init and suspend
1231          * time are on. They are kept on until after the first modeset.
1232          */
1233         bool init_power_on;
1234         bool initializing;
1235         int power_well_count;
1236
1237         struct lock lock;
1238         int domain_use_count[POWER_DOMAIN_NUM];
1239         struct i915_power_well *power_wells;
1240 };
1241
1242 #define MAX_L3_SLICES 2
1243 struct intel_l3_parity {
1244         u32 *remap_info[MAX_L3_SLICES];
1245         struct work_struct error_work;
1246         int which_slice;
1247 };
1248
1249 struct i915_gem_mm {
1250         /** Memory allocator for GTT stolen memory */
1251         struct drm_mm stolen;
1252         /** Protects the usage of the GTT stolen memory allocator. This is
1253          * always the inner lock when overlapping with struct_mutex. */
1254         struct lock stolen_lock;
1255
1256         /** List of all objects in gtt_space. Used to restore gtt
1257          * mappings on resume */
1258         struct list_head bound_list;
1259         /**
1260          * List of objects which are not bound to the GTT (thus
1261          * are idle and not used by the GPU) but still have
1262          * (presumably uncached) pages still attached.
1263          */
1264         struct list_head unbound_list;
1265
1266         /** Usable portion of the GTT for GEM */
1267         unsigned long stolen_base; /* limited to low memory (32-bit) */
1268
1269         /** PPGTT used for aliasing the PPGTT with the GTT */
1270         struct i915_hw_ppgtt *aliasing_ppgtt;
1271
1272         struct notifier_block oom_notifier;
1273 #if 0
1274         struct shrinker shrinker;
1275 #endif
1276         bool shrinker_no_lock_stealing;
1277
1278         /** LRU list of objects with fence regs on them. */
1279         struct list_head fence_list;
1280
1281         /**
1282          * We leave the user IRQ off as much as possible,
1283          * but this means that requests will finish and never
1284          * be retired once the system goes idle. Set a timer to
1285          * fire periodically while the ring is running. When it
1286          * fires, go retire requests.
1287          */
1288         struct delayed_work retire_work;
1289
1290         /**
1291          * When we detect an idle GPU, we want to turn on
1292          * powersaving features. So once we see that there
1293          * are no more requests outstanding and no more
1294          * arrive within a small period of time, we fire
1295          * off the idle_work.
1296          */
1297         struct delayed_work idle_work;
1298
1299         /**
1300          * Are we in a non-interruptible section of code like
1301          * modesetting?
1302          */
1303         bool interruptible;
1304
1305         /**
1306          * Is the GPU currently considered idle, or busy executing userspace
1307          * requests?  Whilst idle, we attempt to power down the hardware and
1308          * display clocks. In order to reduce the effect on performance, there
1309          * is a slight delay before we do so.
1310          */
1311         bool busy;
1312
1313         /* the indicator for dispatch video commands on two BSD rings */
1314         int bsd_ring_dispatch_index;
1315
1316         /** Bit 6 swizzling required for X tiling */
1317         uint32_t bit_6_swizzle_x;
1318         /** Bit 6 swizzling required for Y tiling */
1319         uint32_t bit_6_swizzle_y;
1320
1321         /* accounting, useful for userland debugging */
1322         struct spinlock object_stat_lock;
1323         size_t object_memory;
1324         u32 object_count;
1325 };
1326
1327 struct drm_i915_error_state_buf {
1328         struct drm_i915_private *i915;
1329         unsigned bytes;
1330         unsigned size;
1331         int err;
1332         u8 *buf;
1333         loff_t start;
1334         loff_t pos;
1335 };
1336
1337 struct i915_error_state_file_priv {
1338         struct drm_device *dev;
1339         struct drm_i915_error_state *error;
1340 };
1341
1342 struct i915_gpu_error {
1343         /* For hangcheck timer */
1344 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1345 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1346         /* Hang gpu twice in this window and your context gets banned */
1347 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1348
1349         struct workqueue_struct *hangcheck_wq;
1350         struct delayed_work hangcheck_work;
1351
1352         /* For reset and error_state handling. */
1353         struct lock lock;
1354         /* Protected by the above dev->gpu_error.lock. */
1355         struct drm_i915_error_state *first_error;
1356
1357         unsigned long missed_irq_rings;
1358
1359         /**
1360          * State variable controlling the reset flow and count
1361          *
1362          * This is a counter which gets incremented when reset is triggered,
1363          * and again when reset has been handled. So odd values (lowest bit set)
1364          * means that reset is in progress and even values that
1365          * (reset_counter >> 1):th reset was successfully completed.
1366          *
1367          * If reset is not completed succesfully, the I915_WEDGE bit is
1368          * set meaning that hardware is terminally sour and there is no
1369          * recovery. All waiters on the reset_queue will be woken when
1370          * that happens.
1371          *
1372          * This counter is used by the wait_seqno code to notice that reset
1373          * event happened and it needs to restart the entire ioctl (since most
1374          * likely the seqno it waited for won't ever signal anytime soon).
1375          *
1376          * This is important for lock-free wait paths, where no contended lock
1377          * naturally enforces the correct ordering between the bail-out of the
1378          * waiter and the gpu reset work code.
1379          */
1380         atomic_t reset_counter;
1381
1382 #define I915_RESET_IN_PROGRESS_FLAG     1
1383 #define I915_WEDGED                     (1 << 31)
1384
1385         /**
1386          * Waitqueue to signal when the reset has completed. Used by clients
1387          * that wait for dev_priv->mm.wedged to settle.
1388          */
1389         wait_queue_head_t reset_queue;
1390
1391         /* Userspace knobs for gpu hang simulation;
1392          * combines both a ring mask, and extra flags
1393          */
1394         u32 stop_rings;
1395 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1396 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1397
1398         /* For missed irq/seqno simulation. */
1399         unsigned int test_irq_rings;
1400
1401         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1402         bool reload_in_reset;
1403 };
1404
1405 enum modeset_restore {
1406         MODESET_ON_LID_OPEN,
1407         MODESET_DONE,
1408         MODESET_SUSPENDED,
1409 };
1410
1411 #define DP_AUX_A 0x40
1412 #define DP_AUX_B 0x10
1413 #define DP_AUX_C 0x20
1414 #define DP_AUX_D 0x30
1415
1416 #define DDC_PIN_B  0x05
1417 #define DDC_PIN_C  0x04
1418 #define DDC_PIN_D  0x06
1419
1420 struct ddi_vbt_port_info {
1421         /*
1422          * This is an index in the HDMI/DVI DDI buffer translation table.
1423          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1424          * populate this field.
1425          */
1426 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1427         uint8_t hdmi_level_shift;
1428
1429         uint8_t supports_dvi:1;
1430         uint8_t supports_hdmi:1;
1431         uint8_t supports_dp:1;
1432
1433         uint8_t alternate_aux_channel;
1434         uint8_t alternate_ddc_pin;
1435
1436         uint8_t dp_boost_level;
1437         uint8_t hdmi_boost_level;
1438 };
1439
1440 enum psr_lines_to_wait {
1441         PSR_0_LINES_TO_WAIT = 0,
1442         PSR_1_LINE_TO_WAIT,
1443         PSR_4_LINES_TO_WAIT,
1444         PSR_8_LINES_TO_WAIT
1445 };
1446
1447 struct intel_vbt_data {
1448         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1449         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1450
1451         /* Feature bits */
1452         unsigned int int_tv_support:1;
1453         unsigned int lvds_dither:1;
1454         unsigned int lvds_vbt:1;
1455         unsigned int int_crt_support:1;
1456         unsigned int lvds_use_ssc:1;
1457         unsigned int display_clock_mode:1;
1458         unsigned int fdi_rx_polarity_inverted:1;
1459         unsigned int has_mipi:1;
1460         int lvds_ssc_freq;
1461         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1462
1463         enum drrs_support_type drrs_type;
1464
1465         /* eDP */
1466         int edp_rate;
1467         int edp_lanes;
1468         int edp_preemphasis;
1469         int edp_vswing;
1470         bool edp_initialized;
1471         bool edp_support;
1472         int edp_bpp;
1473         struct edp_power_seq edp_pps;
1474
1475         struct {
1476                 bool full_link;
1477                 bool require_aux_wakeup;
1478                 int idle_frames;
1479                 enum psr_lines_to_wait lines_to_wait;
1480                 int tp1_wakeup_time;
1481                 int tp2_tp3_wakeup_time;
1482         } psr;
1483
1484         struct {
1485                 u16 pwm_freq_hz;
1486                 bool present;
1487                 bool active_low_pwm;
1488                 u8 min_brightness;      /* min_brightness/255 of max */
1489         } backlight;
1490
1491         /* MIPI DSI */
1492         struct {
1493                 u16 port;
1494                 u16 panel_id;
1495                 struct mipi_config *config;
1496                 struct mipi_pps_data *pps;
1497                 u8 seq_version;
1498                 u32 size;
1499                 u8 *data;
1500                 u8 *sequence[MIPI_SEQ_MAX];
1501         } dsi;
1502
1503         int crt_ddc_pin;
1504
1505         int child_dev_num;
1506         union child_device_config *child_dev;
1507
1508         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1509 };
1510
1511 enum intel_ddb_partitioning {
1512         INTEL_DDB_PART_1_2,
1513         INTEL_DDB_PART_5_6, /* IVB+ */
1514 };
1515
1516 struct intel_wm_level {
1517         bool enable;
1518         uint32_t pri_val;
1519         uint32_t spr_val;
1520         uint32_t cur_val;
1521         uint32_t fbc_val;
1522 };
1523
1524 struct ilk_wm_values {
1525         uint32_t wm_pipe[3];
1526         uint32_t wm_lp[3];
1527         uint32_t wm_lp_spr[3];
1528         uint32_t wm_linetime[3];
1529         bool enable_fbc_wm;
1530         enum intel_ddb_partitioning partitioning;
1531 };
1532
1533 struct vlv_pipe_wm {
1534         uint16_t primary;
1535         uint16_t sprite[2];
1536         uint8_t cursor;
1537 };
1538
1539 struct vlv_sr_wm {
1540         uint16_t plane;
1541         uint8_t cursor;
1542 };
1543
1544 struct vlv_wm_values {
1545         struct vlv_pipe_wm pipe[3];
1546         struct vlv_sr_wm sr;
1547         struct {
1548                 uint8_t cursor;
1549                 uint8_t sprite[2];
1550                 uint8_t primary;
1551         } ddl[3];
1552         uint8_t level;
1553         bool cxsr;
1554 };
1555
1556 struct skl_ddb_entry {
1557         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1558 };
1559
1560 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1561 {
1562         return entry->end - entry->start;
1563 }
1564
1565 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1566                                        const struct skl_ddb_entry *e2)
1567 {
1568         if (e1->start == e2->start && e1->end == e2->end)
1569                 return true;
1570
1571         return false;
1572 }
1573
1574 struct skl_ddb_allocation {
1575         struct skl_ddb_entry pipe[I915_MAX_PIPES];
1576         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES]; /* packed/uv */
1577         struct skl_ddb_entry y_plane[I915_MAX_PIPES][I915_MAX_PLANES];
1578 };
1579
1580 struct skl_wm_values {
1581         bool dirty[I915_MAX_PIPES];
1582         struct skl_ddb_allocation ddb;
1583         uint32_t wm_linetime[I915_MAX_PIPES];
1584         uint32_t plane[I915_MAX_PIPES][I915_MAX_PLANES][8];
1585         uint32_t plane_trans[I915_MAX_PIPES][I915_MAX_PLANES];
1586 };
1587
1588 struct skl_wm_level {
1589         bool plane_en[I915_MAX_PLANES];
1590         uint16_t plane_res_b[I915_MAX_PLANES];
1591         uint8_t plane_res_l[I915_MAX_PLANES];
1592 };
1593
1594 /*
1595  * This struct helps tracking the state needed for runtime PM, which puts the
1596  * device in PCI D3 state. Notice that when this happens, nothing on the
1597  * graphics device works, even register access, so we don't get interrupts nor
1598  * anything else.
1599  *
1600  * Every piece of our code that needs to actually touch the hardware needs to
1601  * either call intel_runtime_pm_get or call intel_display_power_get with the
1602  * appropriate power domain.
1603  *
1604  * Our driver uses the autosuspend delay feature, which means we'll only really
1605  * suspend if we stay with zero refcount for a certain amount of time. The
1606  * default value is currently very conservative (see intel_runtime_pm_enable), but
1607  * it can be changed with the standard runtime PM files from sysfs.
1608  *
1609  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1610  * goes back to false exactly before we reenable the IRQs. We use this variable
1611  * to check if someone is trying to enable/disable IRQs while they're supposed
1612  * to be disabled. This shouldn't happen and we'll print some error messages in
1613  * case it happens.
1614  *
1615  * For more, read the Documentation/power/runtime_pm.txt.
1616  */
1617 struct i915_runtime_pm {
1618         atomic_t wakeref_count;
1619         atomic_t atomic_seq;
1620         bool suspended;
1621         bool irqs_enabled;
1622 };
1623
1624 enum intel_pipe_crc_source {
1625         INTEL_PIPE_CRC_SOURCE_NONE,
1626         INTEL_PIPE_CRC_SOURCE_PLANE1,
1627         INTEL_PIPE_CRC_SOURCE_PLANE2,
1628         INTEL_PIPE_CRC_SOURCE_PF,
1629         INTEL_PIPE_CRC_SOURCE_PIPE,
1630         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1631         INTEL_PIPE_CRC_SOURCE_TV,
1632         INTEL_PIPE_CRC_SOURCE_DP_B,
1633         INTEL_PIPE_CRC_SOURCE_DP_C,
1634         INTEL_PIPE_CRC_SOURCE_DP_D,
1635         INTEL_PIPE_CRC_SOURCE_AUTO,
1636         INTEL_PIPE_CRC_SOURCE_MAX,
1637 };
1638
1639 struct intel_pipe_crc_entry {
1640         uint32_t frame;
1641         uint32_t crc[5];
1642 };
1643
1644 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1645 struct intel_pipe_crc {
1646         struct spinlock lock;
1647         bool opened;            /* exclusive access to the result file */
1648         struct intel_pipe_crc_entry *entries;
1649         enum intel_pipe_crc_source source;
1650         int head, tail;
1651         wait_queue_head_t wq;
1652 };
1653
1654 struct i915_frontbuffer_tracking {
1655         struct lock lock;
1656
1657         /*
1658          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1659          * scheduled flips.
1660          */
1661         unsigned busy_bits;
1662         unsigned flip_bits;
1663 };
1664
1665 struct i915_wa_reg {
1666         i915_reg_t addr;
1667         u32 value;
1668         /* bitmask representing WA bits */
1669         u32 mask;
1670 };
1671
1672 #define I915_MAX_WA_REGS 16
1673
1674 struct i915_workarounds {
1675         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1676         u32 count;
1677 };
1678
1679 struct i915_virtual_gpu {
1680         bool active;
1681 };
1682
1683 struct i915_execbuffer_params {
1684         struct drm_device               *dev;
1685         struct drm_file                 *file;
1686         uint32_t                        dispatch_flags;
1687         uint32_t                        args_batch_start_offset;
1688         uint64_t                        batch_obj_vm_offset;
1689         struct intel_engine_cs          *ring;
1690         struct drm_i915_gem_object      *batch_obj;
1691         struct intel_context            *ctx;
1692         struct drm_i915_gem_request     *request;
1693 };
1694
1695 /* used in computing the new watermarks state */
1696 struct intel_wm_config {
1697         unsigned int num_pipes_active;
1698         bool sprites_enabled;
1699         bool sprites_scaled;
1700 };
1701
1702 struct drm_i915_private {
1703         struct drm_device *dev;
1704         struct kmem_cache *objects;
1705         struct kmem_cache *vmas;
1706         struct kmem_cache *requests;
1707
1708         struct intel_device_info info;
1709
1710         int relative_constants_mode;
1711
1712         char __iomem *regs;
1713
1714         struct intel_uncore uncore;
1715
1716         struct i915_virtual_gpu vgpu;
1717
1718         struct intel_guc guc;
1719
1720         struct intel_csr csr;
1721
1722         struct intel_gmbus gmbus[GMBUS_NUM_PINS];
1723
1724         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1725          * controller on different i2c buses. */
1726         struct lock gmbus_mutex;
1727
1728         /**
1729          * Base address of the gmbus and gpio block.
1730          */
1731         uint32_t gpio_mmio_base;
1732
1733         /* MMIO base address for MIPI regs */
1734         uint32_t mipi_mmio_base;
1735
1736         uint32_t psr_mmio_base;
1737
1738         wait_queue_head_t gmbus_wait_queue;
1739
1740         struct pci_dev *bridge_dev;
1741         struct intel_engine_cs ring[I915_NUM_RINGS];
1742         struct drm_i915_gem_object *semaphore_obj;
1743         uint32_t last_seqno, next_seqno;
1744
1745         struct drm_dma_handle *status_page_dmah;
1746         struct resource *mch_res;
1747         int mch_res_rid;
1748
1749         /* protects the irq masks */
1750         struct lock irq_lock;
1751
1752         /* protects the mmio flip data */
1753         struct spinlock mmio_flip_lock;
1754
1755         bool display_irqs_enabled;
1756
1757         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1758         struct pm_qos_request pm_qos;
1759
1760         /* Sideband mailbox protection */
1761         struct lock sb_lock;
1762
1763         /** Cached value of IMR to avoid reads in updating the bitfield */
1764         union {
1765                 u32 irq_mask;
1766                 u32 de_irq_mask[I915_MAX_PIPES];
1767         };
1768         u32 gt_irq_mask;
1769         u32 pm_irq_mask;
1770         u32 pm_rps_events;
1771         u32 pipestat_irq_mask[I915_MAX_PIPES];
1772
1773         struct i915_hotplug hotplug;
1774         struct i915_fbc fbc;
1775         struct i915_drrs drrs;
1776         struct intel_opregion opregion;
1777         struct intel_vbt_data vbt;
1778
1779         bool preserve_bios_swizzle;
1780
1781         /* overlay */
1782         struct intel_overlay *overlay;
1783
1784         /* backlight registers and fields in struct intel_panel */
1785         struct lock backlight_lock;
1786
1787         /* LVDS info */
1788         bool no_aux_handshake;
1789
1790         /* protects panel power sequencer state */
1791         struct lock pps_mutex;
1792
1793         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1794         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1795
1796         unsigned int fsb_freq, mem_freq, is_ddr3;
1797         unsigned int skl_boot_cdclk;
1798         unsigned int cdclk_freq, max_cdclk_freq;
1799         unsigned int max_dotclk_freq;
1800         unsigned int hpll_freq;
1801         unsigned int czclk_freq;
1802
1803         /**
1804          * wq - Driver workqueue for GEM.
1805          *
1806          * NOTE: Work items scheduled here are not allowed to grab any modeset
1807          * locks, for otherwise the flushing done in the pageflip code will
1808          * result in deadlocks.
1809          */
1810         struct workqueue_struct *wq;
1811
1812         /* Display functions */
1813         struct drm_i915_display_funcs display;
1814
1815         /* PCH chipset type */
1816         enum intel_pch pch_type;
1817         unsigned short pch_id;
1818
1819         unsigned long quirks;
1820
1821         enum modeset_restore modeset_restore;
1822         struct lock modeset_restore_lock;
1823
1824         struct list_head vm_list; /* Global list of all address spaces */
1825         struct i915_gtt gtt; /* VM representing the global address space */
1826
1827         struct i915_gem_mm mm;
1828         DECLARE_HASHTABLE(mm_structs, 7);
1829         struct lock mm_lock;
1830
1831         /* Kernel Modesetting */
1832
1833         struct sdvo_device_mapping sdvo_mappings[2];
1834
1835         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1836         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1837         wait_queue_head_t pending_flip_queue;
1838
1839 #ifdef CONFIG_DEBUG_FS
1840         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1841 #endif
1842
1843         int num_shared_dpll;
1844         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1845         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1846
1847         struct i915_workarounds workarounds;
1848
1849         /* Reclocking support */
1850         bool render_reclock_avail;
1851
1852         struct i915_frontbuffer_tracking fb_tracking;
1853
1854         u16 orig_clock;
1855
1856         bool mchbar_need_disable;
1857
1858         struct intel_l3_parity l3_parity;
1859
1860         /* Cannot be determined by PCIID. You must always read a register. */
1861         size_t ellc_size;
1862
1863         /* gen6+ rps state */
1864         struct intel_gen6_power_mgmt rps;
1865
1866         /* ilk-only ips/rps state. Everything in here is protected by the global
1867          * mchdev_lock in intel_pm.c */
1868         struct intel_ilk_power_mgmt ips;
1869
1870         struct i915_power_domains power_domains;
1871
1872         struct i915_psr psr;
1873
1874         struct i915_gpu_error gpu_error;
1875
1876         struct drm_i915_gem_object *vlv_pctx;
1877
1878 #ifdef CONFIG_DRM_FBDEV_EMULATION
1879         /* list of fbdev register on this device */
1880         struct intel_fbdev *fbdev;
1881         struct work_struct fbdev_suspend_work;
1882 #endif
1883
1884         struct drm_property *broadcast_rgb_property;
1885         struct drm_property *force_audio_property;
1886
1887         /* hda/i915 audio component */
1888         struct i915_audio_component *audio_component;
1889         bool audio_component_registered;
1890         /**
1891          * av_mutex - mutex for audio/video sync
1892          *
1893          */
1894         struct lock av_mutex;
1895
1896         uint32_t hw_context_size;
1897         struct list_head context_list;
1898
1899         u32 fdi_rx_config;
1900
1901         u32 chv_phy_control;
1902
1903         u32 suspend_count;
1904         bool suspended_to_idle;
1905         struct i915_suspend_saved_registers regfile;
1906         struct vlv_s0ix_state vlv_s0ix_state;
1907
1908         struct {
1909                 /*
1910                  * Raw watermark latency values:
1911                  * in 0.1us units for WM0,
1912                  * in 0.5us units for WM1+.
1913                  */
1914                 /* primary */
1915                 uint16_t pri_latency[5];
1916                 /* sprite */
1917                 uint16_t spr_latency[5];
1918                 /* cursor */
1919                 uint16_t cur_latency[5];
1920                 /*
1921                  * Raw watermark memory latency values
1922                  * for SKL for all 8 levels
1923                  * in 1us units.
1924                  */
1925                 uint16_t skl_latency[8];
1926
1927                 /* Committed wm config */
1928                 struct intel_wm_config config;
1929
1930                 /*
1931                  * The skl_wm_values structure is a bit too big for stack
1932                  * allocation, so we keep the staging struct where we store
1933                  * intermediate results here instead.
1934                  */
1935                 struct skl_wm_values skl_results;
1936
1937                 /* current hardware state */
1938                 union {
1939                         struct ilk_wm_values hw;
1940                         struct skl_wm_values skl_hw;
1941                         struct vlv_wm_values vlv;
1942                 };
1943
1944                 uint8_t max_level;
1945         } wm;
1946
1947         struct i915_runtime_pm pm;
1948
1949         uint32_t bios_vgacntr;
1950
1951         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1952         struct {
1953                 int (*execbuf_submit)(struct i915_execbuffer_params *params,
1954                                       struct drm_i915_gem_execbuffer2 *args,
1955                                       struct list_head *vmas);
1956                 int (*init_rings)(struct drm_device *dev);
1957                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1958                 void (*stop_ring)(struct intel_engine_cs *ring);
1959         } gt;
1960
1961         bool edp_low_vswing;
1962
1963         /* perform PHY state sanity checks? */
1964         bool chv_phy_assert[2];
1965
1966         struct intel_encoder *dig_port_map[I915_MAX_PORTS];
1967
1968         /*
1969          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1970          * will be rejected. Instead look for a better place.
1971          */
1972 };
1973
1974 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1975 {
1976         return dev->dev_private;
1977 }
1978
1979 static inline struct drm_i915_private *dev_to_i915(struct device *dev)
1980 {
1981         BUG();
1982 }
1983
1984 static inline struct drm_i915_private *guc_to_i915(struct intel_guc *guc)
1985 {
1986         return container_of(guc, struct drm_i915_private, guc);
1987 }
1988
1989 /* Iterate over initialised rings */
1990 #define for_each_ring(ring__, dev_priv__, i__) \
1991         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1992                 for_each_if ((((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__))))
1993
1994 enum hdmi_force_audio {
1995         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1996         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1997         HDMI_AUDIO_AUTO,                /* trust EDID */
1998         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1999 };
2000
2001 #define I915_GTT_OFFSET_NONE ((u32)-1)
2002
2003 struct drm_i915_gem_object_ops {
2004         unsigned int flags;
2005 #define I915_GEM_OBJECT_HAS_STRUCT_PAGE 0x1
2006
2007         /* Interface between the GEM object and its backing storage.
2008          * get_pages() is called once prior to the use of the associated set
2009          * of pages before to binding them into the GTT, and put_pages() is
2010          * called after we no longer need them. As we expect there to be
2011          * associated cost with migrating pages between the backing storage
2012          * and making them available for the GPU (e.g. clflush), we may hold
2013          * onto the pages after they are no longer referenced by the GPU
2014          * in case they may be used again shortly (for example migrating the
2015          * pages to a different memory domain within the GTT). put_pages()
2016          * will therefore most likely be called when the object itself is
2017          * being released or under memory pressure (where we attempt to
2018          * reap pages for the shrinker).
2019          */
2020         int (*get_pages)(struct drm_i915_gem_object *);
2021         void (*put_pages)(struct drm_i915_gem_object *);
2022
2023         int (*dmabuf_export)(struct drm_i915_gem_object *);
2024         void (*release)(struct drm_i915_gem_object *);
2025 };
2026
2027 /*
2028  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
2029  * considered to be the frontbuffer for the given plane interface-wise. This
2030  * doesn't mean that the hw necessarily already scans it out, but that any
2031  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
2032  *
2033  * We have one bit per pipe and per scanout plane type.
2034  */
2035 #define INTEL_MAX_SPRITE_BITS_PER_PIPE 5
2036 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 8
2037 #define INTEL_FRONTBUFFER_BITS \
2038         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
2039 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
2040         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
2041 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
2042         (1 << (1 + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2043 #define INTEL_FRONTBUFFER_SPRITE(pipe, plane) \
2044         (1 << (2 + plane + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2045 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
2046         (1 << (2 + INTEL_MAX_SPRITE_BITS_PER_PIPE + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2047 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
2048         (0xff << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
2049
2050 struct drm_i915_gem_object {
2051         struct drm_gem_object base;
2052
2053         const struct drm_i915_gem_object_ops *ops;
2054
2055         /** List of VMAs backed by this object */
2056         struct list_head vma_list;
2057
2058         /** Stolen memory for this object, instead of being backed by shmem. */
2059         struct drm_mm_node *stolen;
2060         struct list_head global_list;
2061
2062         struct list_head ring_list[I915_NUM_RINGS];
2063         /** Used in execbuf to temporarily hold a ref */
2064         struct list_head obj_exec_link;
2065
2066         struct list_head batch_pool_link;
2067
2068         /**
2069          * This is set if the object is on the active lists (has pending
2070          * rendering and so a non-zero seqno), and is not set if it i s on
2071          * inactive (ready to be unbound) list.
2072          */
2073         unsigned int active:I915_NUM_RINGS;
2074
2075         /**
2076          * This is set if the object has been written to since last bound
2077          * to the GTT
2078          */
2079         unsigned int dirty:1;
2080
2081         /**
2082          * Fence register bits (if any) for this object.  Will be set
2083          * as needed when mapped into the GTT.
2084          * Protected by dev->struct_mutex.
2085          */
2086         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
2087
2088         /**
2089          * Advice: are the backing pages purgeable?
2090          */
2091         unsigned int madv:2;
2092
2093         /**
2094          * Current tiling mode for the object.
2095          */
2096         unsigned int tiling_mode:2;
2097         /**
2098          * Whether the tiling parameters for the currently associated fence
2099          * register have changed. Note that for the purposes of tracking
2100          * tiling changes we also treat the unfenced register, the register
2101          * slot that the object occupies whilst it executes a fenced
2102          * command (such as BLT on gen2/3), as a "fence".
2103          */
2104         unsigned int fence_dirty:1;
2105
2106         /**
2107          * Is the object at the current location in the gtt mappable and
2108          * fenceable? Used to avoid costly recalculations.
2109          */
2110         unsigned int map_and_fenceable:1;
2111
2112         /**
2113          * Whether the current gtt mapping needs to be mappable (and isn't just
2114          * mappable by accident). Track pin and fault separate for a more
2115          * accurate mappable working set.
2116          */
2117         unsigned int fault_mappable:1;
2118
2119         /*
2120          * Is the object to be mapped as read-only to the GPU
2121          * Only honoured if hardware has relevant pte bit
2122          */
2123         unsigned long gt_ro:1;
2124         unsigned int cache_level:3;
2125         unsigned int cache_dirty:1;
2126
2127         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
2128
2129         unsigned int pin_display;
2130
2131         struct sg_table *pages;
2132         int pages_pin_count;
2133         struct get_page {
2134                 struct scatterlist *sg;
2135                 int last;
2136         } get_page;
2137
2138         /* prime dma-buf support */
2139         void *dma_buf_vmapping;
2140         int vmapping_count;
2141
2142         /** Breadcrumb of last rendering to the buffer.
2143          * There can only be one writer, but we allow for multiple readers.
2144          * If there is a writer that necessarily implies that all other
2145          * read requests are complete - but we may only be lazily clearing
2146          * the read requests. A read request is naturally the most recent
2147          * request on a ring, so we may have two different write and read
2148          * requests on one ring where the write request is older than the
2149          * read request. This allows for the CPU to read from an active
2150          * buffer by only waiting for the write to complete.
2151          * */
2152         struct drm_i915_gem_request *last_read_req[I915_NUM_RINGS];
2153         struct drm_i915_gem_request *last_write_req;
2154         /** Breadcrumb of last fenced GPU access to the buffer. */
2155         struct drm_i915_gem_request *last_fenced_req;
2156
2157         /** Current tiling stride for the object, if it's tiled. */
2158         uint32_t stride;
2159
2160         /** References from framebuffers, locks out tiling changes. */
2161         unsigned long framebuffer_references;
2162
2163         /** Record of address bit 17 of each page at last unbind. */
2164         unsigned long *bit_17;
2165
2166         union {
2167                 /** for phy allocated objects */
2168                 struct drm_dma_handle *phys_handle;
2169
2170                 struct i915_gem_userptr {
2171                         uintptr_t ptr;
2172                         unsigned read_only :1;
2173                         unsigned workers :4;
2174 #define I915_GEM_USERPTR_MAX_WORKERS 15
2175
2176                         struct i915_mm_struct *mm;
2177                         struct i915_mmu_object *mmu_object;
2178                         struct work_struct *work;
2179                 } userptr;
2180         };
2181 };
2182 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
2183
2184 void i915_gem_track_fb(struct drm_i915_gem_object *old,
2185                        struct drm_i915_gem_object *new,
2186                        unsigned frontbuffer_bits);
2187
2188 /**
2189  * Request queue structure.
2190  *
2191  * The request queue allows us to note sequence numbers that have been emitted
2192  * and may be associated with active buffers to be retired.
2193  *
2194  * By keeping this list, we can avoid having to do questionable sequence
2195  * number comparisons on buffer last_read|write_seqno. It also allows an
2196  * emission time to be associated with the request for tracking how far ahead
2197  * of the GPU the submission is.
2198  *
2199  * The requests are reference counted, so upon creation they should have an
2200  * initial reference taken using kref_init
2201  */
2202 struct drm_i915_gem_request {
2203         struct kref ref;
2204
2205         /** On Which ring this request was generated */
2206         struct drm_i915_private *i915;
2207         struct intel_engine_cs *ring;
2208
2209          /** GEM sequence number associated with the previous request,
2210           * when the HWS breadcrumb is equal to this the GPU is processing
2211           * this request.
2212           */
2213         u32 previous_seqno;
2214
2215          /** GEM sequence number associated with this request,
2216           * when the HWS breadcrumb is equal or greater than this the GPU
2217           * has finished processing this request.
2218           */
2219         u32 seqno;
2220
2221         /** Position in the ringbuffer of the start of the request */
2222         u32 head;
2223
2224         /**
2225          * Position in the ringbuffer of the start of the postfix.
2226          * This is required to calculate the maximum available ringbuffer
2227          * space without overwriting the postfix.
2228          */
2229          u32 postfix;
2230
2231         /** Position in the ringbuffer of the end of the whole request */
2232         u32 tail;
2233
2234         /**
2235          * Context and ring buffer related to this request
2236          * Contexts are refcounted, so when this request is associated with a
2237          * context, we must increment the context's refcount, to guarantee that
2238          * it persists while any request is linked to it. Requests themselves
2239          * are also refcounted, so the request will only be freed when the last
2240          * reference to it is dismissed, and the code in
2241          * i915_gem_request_free() will then decrement the refcount on the
2242          * context.
2243          */
2244         struct intel_context *ctx;
2245         struct intel_ringbuffer *ringbuf;
2246
2247         /** Batch buffer related to this request if any (used for
2248             error state dump only) */
2249         struct drm_i915_gem_object *batch_obj;
2250
2251         /** Time at which this request was emitted, in jiffies. */
2252         unsigned long emitted_jiffies;
2253
2254         /** global list entry for this request */
2255         struct list_head list;
2256
2257         struct drm_i915_file_private *file_priv;
2258         /** file_priv list entry for this request */
2259         struct list_head client_list;
2260
2261         /** process identifier submitting this request */
2262         pid_t pid;
2263
2264         /**
2265          * The ELSP only accepts two elements at a time, so we queue
2266          * context/tail pairs on a given queue (ring->execlist_queue) until the
2267          * hardware is available. The queue serves a double purpose: we also use
2268          * it to keep track of the up to 2 contexts currently in the hardware
2269          * (usually one in execution and the other queued up by the GPU): We
2270          * only remove elements from the head of the queue when the hardware
2271          * informs us that an element has been completed.
2272          *
2273          * All accesses to the queue are mediated by a spinlock
2274          * (ring->execlist_lock).
2275          */
2276
2277         /** Execlist link in the submission queue.*/
2278         struct list_head execlist_link;
2279
2280         /** Execlists no. of times this request has been sent to the ELSP */
2281         int elsp_submitted;
2282
2283 };
2284
2285 int i915_gem_request_alloc(struct intel_engine_cs *ring,
2286                            struct intel_context *ctx,
2287                            struct drm_i915_gem_request **req_out);
2288 void i915_gem_request_cancel(struct drm_i915_gem_request *req);
2289 void i915_gem_request_free(struct kref *req_ref);
2290 int i915_gem_request_add_to_client(struct drm_i915_gem_request *req,
2291                                    struct drm_file *file);
2292
2293 static inline uint32_t
2294 i915_gem_request_get_seqno(struct drm_i915_gem_request *req)
2295 {
2296         return req ? req->seqno : 0;
2297 }
2298
2299 static inline struct intel_engine_cs *
2300 i915_gem_request_get_ring(struct drm_i915_gem_request *req)
2301 {
2302         return req ? req->ring : NULL;
2303 }
2304
2305 static inline struct drm_i915_gem_request *
2306 i915_gem_request_reference(struct drm_i915_gem_request *req)
2307 {
2308         if (req)
2309                 kref_get(&req->ref);
2310         return req;
2311 }
2312
2313 static inline void
2314 i915_gem_request_unreference(struct drm_i915_gem_request *req)
2315 {
2316         WARN_ON(!mutex_is_locked(&req->ring->dev->struct_mutex));
2317         kref_put(&req->ref, i915_gem_request_free);
2318 }
2319
2320 static inline void
2321 i915_gem_request_unreference__unlocked(struct drm_i915_gem_request *req)
2322 {
2323         struct drm_device *dev;
2324
2325         if (!req)
2326                 return;
2327
2328         dev = req->ring->dev;
2329         if (kref_put_mutex(&req->ref, i915_gem_request_free, &dev->struct_mutex))
2330                 mutex_unlock(&dev->struct_mutex);
2331 }
2332
2333 static inline void i915_gem_request_assign(struct drm_i915_gem_request **pdst,
2334                                            struct drm_i915_gem_request *src)
2335 {
2336         if (src)
2337                 i915_gem_request_reference(src);
2338
2339         if (*pdst)
2340                 i915_gem_request_unreference(*pdst);
2341
2342         *pdst = src;
2343 }
2344
2345 /*
2346  * XXX: i915_gem_request_completed should be here but currently needs the
2347  * definition of i915_seqno_passed() which is below. It will be moved in
2348  * a later patch when the call to i915_seqno_passed() is obsoleted...
2349  */
2350
2351 /*
2352  * A command that requires special handling by the command parser.
2353  */
2354 struct drm_i915_cmd_descriptor {
2355         /*
2356          * Flags describing how the command parser processes the command.
2357          *
2358          * CMD_DESC_FIXED: The command has a fixed length if this is set,
2359          *                 a length mask if not set
2360          * CMD_DESC_SKIP: The command is allowed but does not follow the
2361          *                standard length encoding for the opcode range in
2362          *                which it falls
2363          * CMD_DESC_REJECT: The command is never allowed
2364          * CMD_DESC_REGISTER: The command should be checked against the
2365          *                    register whitelist for the appropriate ring
2366          * CMD_DESC_MASTER: The command is allowed if the submitting process
2367          *                  is the DRM master
2368          */
2369         u32 flags;
2370 #define CMD_DESC_FIXED    (1<<0)
2371 #define CMD_DESC_SKIP     (1<<1)
2372 #define CMD_DESC_REJECT   (1<<2)
2373 #define CMD_DESC_REGISTER (1<<3)
2374 #define CMD_DESC_BITMASK  (1<<4)
2375 #define CMD_DESC_MASTER   (1<<5)
2376
2377         /*
2378          * The command's unique identification bits and the bitmask to get them.
2379          * This isn't strictly the opcode field as defined in the spec and may
2380          * also include type, subtype, and/or subop fields.
2381          */
2382         struct {
2383                 u32 value;
2384                 u32 mask;
2385         } cmd;
2386
2387         /*
2388          * The command's length. The command is either fixed length (i.e. does
2389          * not include a length field) or has a length field mask. The flag
2390          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2391          * a length mask. All command entries in a command table must include
2392          * length information.
2393          */
2394         union {
2395                 u32 fixed;
2396                 u32 mask;
2397         } length;
2398
2399         /*
2400          * Describes where to find a register address in the command to check
2401          * against the ring's register whitelist. Only valid if flags has the
2402          * CMD_DESC_REGISTER bit set.
2403          *
2404          * A non-zero step value implies that the command may access multiple
2405          * registers in sequence (e.g. LRI), in that case step gives the
2406          * distance in dwords between individual offset fields.
2407          */
2408         struct {
2409                 u32 offset;
2410                 u32 mask;
2411                 u32 step;
2412         } reg;
2413
2414 #define MAX_CMD_DESC_BITMASKS 3
2415         /*
2416          * Describes command checks where a particular dword is masked and
2417          * compared against an expected value. If the command does not match
2418          * the expected value, the parser rejects it. Only valid if flags has
2419          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2420          * are valid.
2421          *
2422          * If the check specifies a non-zero condition_mask then the parser
2423          * only performs the check when the bits specified by condition_mask
2424          * are non-zero.
2425          */
2426         struct {
2427                 u32 offset;
2428                 u32 mask;
2429                 u32 expected;
2430                 u32 condition_offset;
2431                 u32 condition_mask;
2432         } bits[MAX_CMD_DESC_BITMASKS];
2433 };
2434
2435 /*
2436  * A table of commands requiring special handling by the command parser.
2437  *
2438  * Each ring has an array of tables. Each table consists of an array of command
2439  * descriptors, which must be sorted with command opcodes in ascending order.
2440  */
2441 struct drm_i915_cmd_table {
2442         const struct drm_i915_cmd_descriptor *table;
2443         int count;
2444 };
2445
2446 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2447 #define __I915__(p) ({ \
2448         const struct drm_i915_private *__p; \
2449         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2450                 __p = (const struct drm_i915_private *)p; \
2451         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2452                 __p = to_i915((const struct drm_device *)p); \
2453         __p; \
2454 })
2455 #define INTEL_INFO(p)   (&__I915__(p)->info)
2456 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2457 #define INTEL_REVID(p)  (__I915__(p)->dev->pdev->revision)
2458
2459 #define REVID_FOREVER           0xff
2460 /*
2461  * Return true if revision is in range [since,until] inclusive.
2462  *
2463  * Use 0 for open-ended since, and REVID_FOREVER for open-ended until.
2464  */
2465 #define IS_REVID(p, since, until) \
2466         (INTEL_REVID(p) >= (since) && INTEL_REVID(p) <= (until))
2467
2468 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2469 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2470 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2471 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2472 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2473 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2474 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2475 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2476 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2477 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2478 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2479 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2480 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2481 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2482 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2483 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2484 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2485 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2486 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2487                                  INTEL_DEVID(dev) == 0x0152 || \
2488                                  INTEL_DEVID(dev) == 0x015a)
2489 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2490 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_cherryview)
2491 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2492 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_cherryview && IS_GEN8(dev))
2493 #define IS_SKYLAKE(dev) (INTEL_INFO(dev)->is_skylake)
2494 #define IS_BROXTON(dev)         (INTEL_INFO(dev)->is_broxton)
2495 #define IS_KABYLAKE(dev)        (INTEL_INFO(dev)->is_kabylake)
2496 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2497 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2498                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2499 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2500                                  ((INTEL_DEVID(dev) & 0xf) == 0x6 ||    \
2501                                  (INTEL_DEVID(dev) & 0xf) == 0xb ||     \
2502                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2503 /* ULX machines are also considered ULT. */
2504 #define IS_BDW_ULX(dev)         (IS_BROADWELL(dev) && \
2505                                  (INTEL_DEVID(dev) & 0xf) == 0xe)
2506 #define IS_BDW_GT3(dev)         (IS_BROADWELL(dev) && \
2507                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2508 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2509                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2510 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2511                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2512 /* ULX machines are also considered ULT. */
2513 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2514                                  INTEL_DEVID(dev) == 0x0A1E)
2515 #define IS_SKL_ULT(dev)         (INTEL_DEVID(dev) == 0x1906 || \
2516                                  INTEL_DEVID(dev) == 0x1913 || \
2517                                  INTEL_DEVID(dev) == 0x1916 || \
2518                                  INTEL_DEVID(dev) == 0x1921 || \
2519                                  INTEL_DEVID(dev) == 0x1926)
2520 #define IS_SKL_ULX(dev)         (INTEL_DEVID(dev) == 0x190E || \
2521                                  INTEL_DEVID(dev) == 0x1915 || \
2522                                  INTEL_DEVID(dev) == 0x191E)
2523 #define IS_KBL_ULT(dev)         (INTEL_DEVID(dev) == 0x5906 || \
2524                                  INTEL_DEVID(dev) == 0x5913 || \
2525                                  INTEL_DEVID(dev) == 0x5916 || \
2526                                  INTEL_DEVID(dev) == 0x5921 || \
2527                                  INTEL_DEVID(dev) == 0x5926)
2528 #define IS_KBL_ULX(dev)         (INTEL_DEVID(dev) == 0x590E || \
2529                                  INTEL_DEVID(dev) == 0x5915 || \
2530                                  INTEL_DEVID(dev) == 0x591E)
2531 #define IS_SKL_GT3(dev)         (IS_SKYLAKE(dev) && \
2532                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2533 #define IS_SKL_GT4(dev)         (IS_SKYLAKE(dev) && \
2534                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0030)
2535
2536 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2537
2538 #define SKL_REVID_A0            0x0
2539 #define SKL_REVID_B0            0x1
2540 #define SKL_REVID_C0            0x2
2541 #define SKL_REVID_D0            0x3
2542 #define SKL_REVID_E0            0x4
2543 #define SKL_REVID_F0            0x5
2544
2545 #define IS_SKL_REVID(p, since, until) (IS_SKYLAKE(p) && IS_REVID(p, since, until))
2546
2547 #define BXT_REVID_A0            0x0
2548 #define BXT_REVID_A1            0x1
2549 #define BXT_REVID_B0            0x3
2550 #define BXT_REVID_C0            0x9
2551
2552 #define IS_BXT_REVID(p, since, until) (IS_BROXTON(p) && IS_REVID(p, since, until))
2553
2554 /*
2555  * The genX designation typically refers to the render engine, so render
2556  * capability related checks should use IS_GEN, while display and other checks
2557  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2558  * chips, etc.).
2559  */
2560 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2561 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2562 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2563 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2564 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2565 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2566 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2567 #define IS_GEN9(dev)    (INTEL_INFO(dev)->gen == 9)
2568
2569 #define RENDER_RING             (1<<RCS)
2570 #define BSD_RING                (1<<VCS)
2571 #define BLT_RING                (1<<BCS)
2572 #define VEBOX_RING              (1<<VECS)
2573 #define BSD2_RING               (1<<VCS2)
2574 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2575 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2576 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2577 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2578 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2579 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2580                                  __I915__(dev)->ellc_size)
2581 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2582
2583 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2584 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2585 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2586 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt >= 2)
2587 #define USES_FULL_48BIT_PPGTT(dev)      (i915.enable_ppgtt == 3)
2588
2589 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2590 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2591
2592 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2593 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2594 /*
2595  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2596  * even when in MSI mode. This results in spurious interrupt warnings if the
2597  * legacy irq no. is shared with another device. The kernel then disables that
2598  * interrupt source and so prevents the other device from working properly.
2599  */
2600 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2601 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2602
2603 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2604  * rows, which changed the alignment requirements and fence programming.
2605  */
2606 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2607                                                       IS_I915GM(dev)))
2608 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2609 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2610
2611 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2612 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2613 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2614
2615 #define HAS_IPS(dev)            (IS_HSW_ULT(dev) || IS_BROADWELL(dev))
2616
2617 #define HAS_DP_MST(dev)         (IS_HASWELL(dev) || IS_BROADWELL(dev) || \
2618                                  INTEL_INFO(dev)->gen >= 9)
2619
2620 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2621 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2622 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev) || \
2623                                  IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev) || \
2624                                  IS_SKYLAKE(dev) || IS_KABYLAKE(dev))
2625 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2626                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev) || \
2627                                  IS_CHERRYVIEW(dev) || IS_SKYLAKE(dev) || \
2628                                  IS_KABYLAKE(dev))
2629 #define HAS_RC6(dev)            (INTEL_INFO(dev)->gen >= 6)
2630 #define HAS_RC6p(dev)           (INTEL_INFO(dev)->gen == 6 || IS_IVYBRIDGE(dev))
2631
2632 #define HAS_CSR(dev)    (IS_GEN9(dev))
2633
2634 #define HAS_GUC_UCODE(dev)      (IS_GEN9(dev) && !IS_KABYLAKE(dev))
2635 #define HAS_GUC_SCHED(dev)      (IS_GEN9(dev) && !IS_KABYLAKE(dev))
2636
2637 #define HAS_RESOURCE_STREAMER(dev) (IS_HASWELL(dev) || \
2638                                     INTEL_INFO(dev)->gen >= 8)
2639
2640 #define HAS_CORE_RING_FREQ(dev) (INTEL_INFO(dev)->gen >= 6 && \
2641                                  !IS_VALLEYVIEW(dev) && !IS_CHERRYVIEW(dev) && \
2642                                  !IS_BROXTON(dev))
2643
2644 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2645 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2646 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2647 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2648 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2649 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2650 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2651 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2652 #define INTEL_PCH_P2X_DEVICE_ID_TYPE            0x7100
2653 #define INTEL_PCH_QEMU_DEVICE_ID_TYPE           0x2900 /* qemu q35 has 2918 */
2654
2655 #define INTEL_PCH_TYPE(dev) (__I915__(dev)->pch_type)
2656 #define HAS_PCH_SPT(dev) (INTEL_PCH_TYPE(dev) == PCH_SPT)
2657 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2658 #define HAS_PCH_LPT_LP(dev) (__I915__(dev)->pch_id == INTEL_PCH_LPT_LP_DEVICE_ID_TYPE)
2659 #define HAS_PCH_LPT_H(dev) (__I915__(dev)->pch_id == INTEL_PCH_LPT_DEVICE_ID_TYPE)
2660 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2661 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2662 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2663 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2664
2665 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || \
2666                                IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev))
2667
2668 /* DPF == dynamic parity feature */
2669 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2670 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2671
2672 #define GT_FREQUENCY_MULTIPLIER 50
2673 #define GEN9_FREQ_SCALER 3
2674
2675 #include "i915_trace.h"
2676
2677 extern const struct drm_ioctl_desc i915_ioctls[];
2678 extern int i915_max_ioctl;
2679
2680 extern int i915_suspend_switcheroo(device_t kdev);
2681 extern int i915_resume_switcheroo(struct drm_device *dev);
2682
2683 /* i915_params.c */
2684 struct i915_params {
2685         int modeset;
2686         int panel_ignore_lid;
2687         int semaphores;
2688         int lvds_channel_mode;
2689         int panel_use_ssc;
2690         int vbt_sdvo_panel_type;
2691         int enable_rc6;
2692         int enable_dc;
2693         int enable_fbc;
2694         int enable_ppgtt;
2695         int enable_execlists;
2696         int enable_psr;
2697         unsigned int preliminary_hw_support;
2698         int disable_power_well;
2699         int enable_ips;
2700         int invert_brightness;
2701         int enable_cmd_parser;
2702         /* leave bools at the end to not create holes */
2703         bool enable_hangcheck;
2704         bool fastboot;
2705         bool prefault_disable;
2706         bool load_detect_test;
2707         int  reset;
2708         bool disable_display;
2709         bool disable_vtd_wa;
2710         bool enable_guc_submission;
2711         int guc_log_level;
2712         int use_mmio_flip;
2713         int mmio_debug;
2714         bool verbose_state_checks;
2715         bool nuclear_pageflip;
2716         int edp_vswing;
2717 };
2718 extern struct i915_params i915 __read_mostly;
2719
2720                                 /* i915_dma.c */
2721 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2722 extern int i915_driver_unload(struct drm_device *);
2723 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2724 extern void i915_driver_lastclose(struct drm_device * dev);
2725 extern void i915_driver_preclose(struct drm_device *dev,
2726                                  struct drm_file *file);
2727 extern void i915_driver_postclose(struct drm_device *dev,
2728                                   struct drm_file *file);
2729 #ifdef CONFIG_COMPAT
2730 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2731                               unsigned long arg);
2732 #endif
2733 extern int intel_gpu_reset(struct drm_device *dev);
2734 extern bool intel_has_gpu_reset(struct drm_device *dev);
2735 extern int i915_reset(struct drm_device *dev);
2736 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2737 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2738 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2739 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2740 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2741
2742 /* intel_hotplug.c */
2743 void intel_hpd_irq_handler(struct drm_device *dev, u32 pin_mask, u32 long_mask);
2744 void intel_hpd_init(struct drm_i915_private *dev_priv);
2745 void intel_hpd_init_work(struct drm_i915_private *dev_priv);
2746 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2747 bool intel_hpd_pin_to_port(enum hpd_pin pin, enum port *port);
2748
2749 /* i915_irq.c */
2750 void i915_queue_hangcheck(struct drm_device *dev);
2751 __printf(3, 4)
2752 void i915_handle_error(struct drm_device *dev, bool wedged,
2753                        const char *fmt, ...);
2754
2755 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2756 int intel_irq_install(struct drm_i915_private *dev_priv);
2757 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2758
2759 extern void intel_uncore_sanitize(struct drm_device *dev);
2760 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2761                                         bool restore_forcewake);
2762 extern void intel_uncore_init(struct drm_device *dev);
2763 extern void intel_uncore_check_errors(struct drm_device *dev);
2764 extern void intel_uncore_fini(struct drm_device *dev);
2765 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2766 const char *intel_uncore_forcewake_domain_to_str(const enum forcewake_domain_id id);
2767 void intel_uncore_forcewake_get(struct drm_i915_private *dev_priv,
2768                                 enum forcewake_domains domains);
2769 void intel_uncore_forcewake_put(struct drm_i915_private *dev_priv,
2770                                 enum forcewake_domains domains);
2771 /* Like above but the caller must manage the uncore.lock itself.
2772  * Must be used with I915_READ_FW and friends.
2773  */
2774 void intel_uncore_forcewake_get__locked(struct drm_i915_private *dev_priv,
2775                                         enum forcewake_domains domains);
2776 void intel_uncore_forcewake_put__locked(struct drm_i915_private *dev_priv,
2777                                         enum forcewake_domains domains);
2778 void assert_forcewakes_inactive(struct drm_i915_private *dev_priv);
2779 static inline bool intel_vgpu_active(struct drm_device *dev)
2780 {
2781         return to_i915(dev)->vgpu.active;
2782 }
2783
2784 void
2785 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum i915_pipe pipe,
2786                      u32 status_mask);
2787
2788 void
2789 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum i915_pipe pipe,
2790                       u32 status_mask);
2791
2792 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2793 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2794 void i915_hotplug_interrupt_update(struct drm_i915_private *dev_priv,
2795                                    uint32_t mask,
2796                                    uint32_t bits);
2797 void ilk_update_display_irq(struct drm_i915_private *dev_priv,
2798                             uint32_t interrupt_mask,
2799                             uint32_t enabled_irq_mask);
2800 static inline void
2801 ilk_enable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2802 {
2803         ilk_update_display_irq(dev_priv, bits, bits);
2804 }
2805 static inline void
2806 ilk_disable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
2807 {
2808         ilk_update_display_irq(dev_priv, bits, 0);
2809 }
2810 void bdw_update_pipe_irq(struct drm_i915_private *dev_priv,
2811                          enum i915_pipe pipe,
2812                          uint32_t interrupt_mask,
2813                          uint32_t enabled_irq_mask);
2814 static inline void bdw_enable_pipe_irq(struct drm_i915_private *dev_priv,
2815                                        enum i915_pipe pipe, uint32_t bits)
2816 {
2817         bdw_update_pipe_irq(dev_priv, pipe, bits, bits);
2818 }
2819 static inline void bdw_disable_pipe_irq(struct drm_i915_private *dev_priv,
2820                                         enum i915_pipe pipe, uint32_t bits)
2821 {
2822         bdw_update_pipe_irq(dev_priv, pipe, bits, 0);
2823 }
2824 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2825                                   uint32_t interrupt_mask,
2826                                   uint32_t enabled_irq_mask);
2827 static inline void
2828 ibx_enable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2829 {
2830         ibx_display_interrupt_update(dev_priv, bits, bits);
2831 }
2832 static inline void
2833 ibx_disable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
2834 {
2835         ibx_display_interrupt_update(dev_priv, bits, 0);
2836 }
2837
2838
2839 /* i915_gem.c */
2840 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2841                           struct drm_file *file_priv);
2842 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2843                          struct drm_file *file_priv);
2844 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2845                           struct drm_file *file_priv);
2846 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2847                         struct drm_file *file_priv);
2848 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2849                         struct drm_file *file_priv);
2850 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2851                               struct drm_file *file_priv);
2852 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2853                              struct drm_file *file_priv);
2854 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2855                                         struct drm_i915_gem_request *req);
2856 void i915_gem_execbuffer_retire_commands(struct i915_execbuffer_params *params);
2857 int i915_gem_ringbuffer_submission(struct i915_execbuffer_params *params,
2858                                    struct drm_i915_gem_execbuffer2 *args,
2859                                    struct list_head *vmas);
2860 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2861                         struct drm_file *file_priv);
2862 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2863                          struct drm_file *file_priv);
2864 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2865                         struct drm_file *file_priv);
2866 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2867                                struct drm_file *file);
2868 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2869                                struct drm_file *file);
2870 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2871                             struct drm_file *file_priv);
2872 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2873                            struct drm_file *file_priv);
2874 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2875                         struct drm_file *file_priv);
2876 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2877                         struct drm_file *file_priv);
2878 int i915_gem_init_userptr(struct drm_device *dev);
2879 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2880                            struct drm_file *file);
2881 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2882                                 struct drm_file *file_priv);
2883 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2884                         struct drm_file *file_priv);
2885 void i915_gem_load(struct drm_device *dev);
2886 void *i915_gem_object_alloc(struct drm_device *dev);
2887 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2888 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2889                          const struct drm_i915_gem_object_ops *ops);
2890 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2891                                                   size_t size);
2892 struct drm_i915_gem_object *i915_gem_object_create_from_data(
2893                 struct drm_device *dev, const void *data, size_t size);
2894 void i915_gem_free_object(struct drm_gem_object *obj);
2895 void i915_gem_vma_destroy(struct i915_vma *vma);
2896
2897 /* Flags used by pin/bind&friends. */
2898 #define PIN_MAPPABLE    (1<<0)
2899 #define PIN_NONBLOCK    (1<<1)
2900 #define PIN_GLOBAL      (1<<2)
2901 #define PIN_OFFSET_BIAS (1<<3)
2902 #define PIN_USER        (1<<4)
2903 #define PIN_UPDATE      (1<<5)
2904 #define PIN_ZONE_4G     (1<<6)
2905 #define PIN_HIGH        (1<<7)
2906 #define PIN_OFFSET_FIXED        (1<<8)
2907 #define PIN_OFFSET_MASK (~4095)
2908 int __must_check
2909 i915_gem_object_pin(struct drm_i915_gem_object *obj,
2910                     struct i915_address_space *vm,
2911                     uint32_t alignment,
2912                     uint64_t flags);
2913 int __must_check
2914 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
2915                          const struct i915_ggtt_view *view,
2916                          uint32_t alignment,
2917                          uint64_t flags);
2918
2919 int i915_vma_bind(struct i915_vma *vma, enum i915_cache_level cache_level,
2920                   u32 flags);
2921 void __i915_vma_set_map_and_fenceable(struct i915_vma *vma);
2922 int __must_check i915_vma_unbind(struct i915_vma *vma);
2923 /*
2924  * BEWARE: Do not use the function below unless you can _absolutely_
2925  * _guarantee_ VMA in question is _not in use_ anywhere.
2926  */
2927 int __must_check __i915_vma_unbind_no_wait(struct i915_vma *vma);
2928 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2929 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2930 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2931
2932 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2933                                     int *needs_clflush);
2934
2935 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2936
2937 static inline int __sg_page_count(struct scatterlist *sg)
2938 {
2939         return sg->length >> PAGE_SHIFT;
2940 }
2941
2942 struct vm_page *
2943 i915_gem_object_get_dirty_page(struct drm_i915_gem_object *obj, int n);
2944
2945 static inline struct vm_page *
2946 i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2947 {
2948         if (WARN_ON(n >= obj->base.size >> PAGE_SHIFT))
2949                 return NULL;
2950
2951         if (n < obj->get_page.last) {
2952                 obj->get_page.sg = obj->pages->sgl;
2953                 obj->get_page.last = 0;
2954         }
2955
2956         while (obj->get_page.last + __sg_page_count(obj->get_page.sg) <= n) {
2957                 obj->get_page.last += __sg_page_count(obj->get_page.sg++);
2958 #if 0
2959                 if (unlikely(sg_is_chain(obj->get_page.sg)))
2960                         obj->get_page.sg = sg_chain_ptr(obj->get_page.sg);
2961 #endif
2962         }
2963
2964         return nth_page(sg_page(obj->get_page.sg), n - obj->get_page.last);
2965 }
2966
2967 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2968 {
2969         BUG_ON(obj->pages == NULL);
2970         obj->pages_pin_count++;
2971 }
2972 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2973 {
2974         BUG_ON(obj->pages_pin_count == 0);
2975         obj->pages_pin_count--;
2976 }
2977
2978 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2979 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2980                          struct intel_engine_cs *to,
2981                          struct drm_i915_gem_request **to_req);
2982 void i915_vma_move_to_active(struct i915_vma *vma,
2983                              struct drm_i915_gem_request *req);
2984 int i915_gem_dumb_create(struct drm_file *file_priv,
2985                          struct drm_device *dev,
2986                          struct drm_mode_create_dumb *args);
2987 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2988                       uint32_t handle, uint64_t *offset);
2989 /**
2990  * Returns true if seq1 is later than seq2.
2991  */
2992 static inline bool
2993 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2994 {
2995         return (int32_t)(seq1 - seq2) >= 0;
2996 }
2997
2998 static inline bool i915_gem_request_started(struct drm_i915_gem_request *req,
2999                                            bool lazy_coherency)
3000 {
3001         u32 seqno = req->ring->get_seqno(req->ring, lazy_coherency);
3002         return i915_seqno_passed(seqno, req->previous_seqno);
3003 }
3004
3005 static inline bool i915_gem_request_completed(struct drm_i915_gem_request *req,
3006                                               bool lazy_coherency)
3007 {
3008         u32 seqno = req->ring->get_seqno(req->ring, lazy_coherency);
3009         return i915_seqno_passed(seqno, req->seqno);
3010 }
3011
3012 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
3013 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
3014
3015 struct drm_i915_gem_request *
3016 i915_gem_find_active_request(struct intel_engine_cs *ring);
3017
3018 bool i915_gem_retire_requests(struct drm_device *dev);
3019 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
3020 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
3021                                       bool interruptible);
3022
3023 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
3024 {
3025         return unlikely(atomic_read(&error->reset_counter)
3026                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
3027 }
3028
3029 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
3030 {
3031         return atomic_read(&error->reset_counter) & I915_WEDGED;
3032 }
3033
3034 static inline u32 i915_reset_count(struct i915_gpu_error *error)
3035 {
3036         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
3037 }
3038
3039 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
3040 {
3041         return dev_priv->gpu_error.stop_rings == 0 ||
3042                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
3043 }
3044
3045 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
3046 {
3047         return dev_priv->gpu_error.stop_rings == 0 ||
3048                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
3049 }
3050
3051 void i915_gem_reset(struct drm_device *dev);
3052 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
3053 int __must_check i915_gem_init(struct drm_device *dev);
3054 int i915_gem_init_rings(struct drm_device *dev);
3055 int __must_check i915_gem_init_hw(struct drm_device *dev);
3056 int i915_gem_l3_remap(struct drm_i915_gem_request *req, int slice);
3057 void i915_gem_init_swizzling(struct drm_device *dev);
3058 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
3059 int __must_check i915_gpu_idle(struct drm_device *dev);
3060 int __must_check i915_gem_suspend(struct drm_device *dev);
3061 void __i915_add_request(struct drm_i915_gem_request *req,
3062                         struct drm_i915_gem_object *batch_obj,
3063                         bool flush_caches);
3064 #define i915_add_request(req) \
3065         __i915_add_request(req, NULL, true)
3066 #define i915_add_request_no_flush(req) \
3067         __i915_add_request(req, NULL, false)
3068 int __i915_wait_request(struct drm_i915_gem_request *req,
3069                         unsigned reset_counter,
3070                         bool interruptible,
3071                         s64 *timeout,
3072                         struct intel_rps_client *rps);
3073 int __must_check i915_wait_request(struct drm_i915_gem_request *req);
3074 int i915_gem_fault(vm_object_t vm_obj, vm_ooffset_t offset, int prot, vm_page_t *mres);
3075 int __must_check
3076 i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj,
3077                                bool readonly);
3078 int __must_check
3079 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
3080                                   bool write);
3081 int __must_check
3082 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
3083 int __must_check
3084 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
3085                                      u32 alignment,
3086                                      const struct i915_ggtt_view *view);
3087 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj,
3088                                               const struct i915_ggtt_view *view);
3089 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
3090                                 int align);
3091 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
3092 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
3093
3094 uint32_t
3095 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
3096 uint32_t
3097 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
3098                             int tiling_mode, bool fenced);
3099
3100 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
3101                                     enum i915_cache_level cache_level);
3102
3103 #if 0
3104 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
3105                                 struct dma_buf *dma_buf);
3106
3107 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
3108                                 struct drm_gem_object *gem_obj, int flags);
3109 #endif
3110
3111 u64 i915_gem_obj_ggtt_offset_view(struct drm_i915_gem_object *o,
3112                                   const struct i915_ggtt_view *view);
3113 u64 i915_gem_obj_offset(struct drm_i915_gem_object *o,
3114                         struct i915_address_space *vm);
3115 static inline u64
3116 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *o)
3117 {
3118         return i915_gem_obj_ggtt_offset_view(o, &i915_ggtt_view_normal);
3119 }
3120
3121 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
3122 bool i915_gem_obj_ggtt_bound_view(struct drm_i915_gem_object *o,
3123                                   const struct i915_ggtt_view *view);
3124 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
3125                         struct i915_address_space *vm);
3126
3127 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
3128                                 struct i915_address_space *vm);
3129 struct i915_vma *
3130 i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
3131                     struct i915_address_space *vm);
3132 struct i915_vma *
3133 i915_gem_obj_to_ggtt_view(struct drm_i915_gem_object *obj,
3134                           const struct i915_ggtt_view *view);
3135
3136 struct i915_vma *
3137 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
3138                                   struct i915_address_space *vm);
3139 struct i915_vma *
3140 i915_gem_obj_lookup_or_create_ggtt_vma(struct drm_i915_gem_object *obj,
3141                                        const struct i915_ggtt_view *view);
3142
3143 static inline struct i915_vma *
3144 i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj)
3145 {
3146         return i915_gem_obj_to_ggtt_view(obj, &i915_ggtt_view_normal);
3147 }
3148 bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj);
3149
3150 /* Some GGTT VM helpers */
3151 #define i915_obj_to_ggtt(obj) \
3152         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
3153 static inline bool i915_is_ggtt(struct i915_address_space *vm)
3154 {
3155         struct i915_address_space *ggtt =
3156                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
3157         return vm == ggtt;
3158 }
3159
3160 static inline struct i915_hw_ppgtt *
3161 i915_vm_to_ppgtt(struct i915_address_space *vm)
3162 {
3163         WARN_ON(i915_is_ggtt(vm));
3164
3165         return container_of(vm, struct i915_hw_ppgtt, base);
3166 }
3167
3168
3169 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
3170 {
3171         return i915_gem_obj_ggtt_bound_view(obj, &i915_ggtt_view_normal);
3172 }
3173
3174 static inline unsigned long
3175 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
3176 {
3177         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
3178 }
3179
3180 static inline int __must_check
3181 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
3182                       uint32_t alignment,
3183                       unsigned flags)
3184 {
3185         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
3186                                    alignment, flags | PIN_GLOBAL);
3187 }
3188
3189 static inline int
3190 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
3191 {
3192         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
3193 }
3194
3195 void i915_gem_object_ggtt_unpin_view(struct drm_i915_gem_object *obj,
3196                                      const struct i915_ggtt_view *view);
3197 static inline void
3198 i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj)
3199 {
3200         i915_gem_object_ggtt_unpin_view(obj, &i915_ggtt_view_normal);
3201 }
3202
3203 /* i915_gem_fence.c */
3204 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
3205 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
3206
3207 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
3208 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
3209
3210 void i915_gem_restore_fences(struct drm_device *dev);
3211
3212 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
3213 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
3214 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
3215
3216 /* i915_gem_context.c */
3217 int __must_check i915_gem_context_init(struct drm_device *dev);
3218 void i915_gem_context_fini(struct drm_device *dev);
3219 void i915_gem_context_reset(struct drm_device *dev);
3220 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
3221 int i915_gem_context_enable(struct drm_i915_gem_request *req);
3222 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
3223 int i915_switch_context(struct drm_i915_gem_request *req);
3224 struct intel_context *
3225 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
3226 void i915_gem_context_free(struct kref *ctx_ref);
3227 struct drm_i915_gem_object *
3228 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
3229 static inline void i915_gem_context_reference(struct intel_context *ctx)
3230 {
3231         kref_get(&ctx->ref);
3232 }
3233
3234 static inline void i915_gem_context_unreference(struct intel_context *ctx)
3235 {
3236         kref_put(&ctx->ref, i915_gem_context_free);
3237 }
3238
3239 static inline bool i915_gem_context_is_default(const struct intel_context *c)
3240 {
3241         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
3242 }
3243
3244 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
3245                                   struct drm_file *file);
3246 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
3247                                    struct drm_file *file);
3248 int i915_gem_context_getparam_ioctl(struct drm_device *dev, void *data,
3249                                     struct drm_file *file_priv);
3250 int i915_gem_context_setparam_ioctl(struct drm_device *dev, void *data,
3251                                     struct drm_file *file_priv);
3252
3253 /* i915_gem_evict.c */
3254 int __must_check i915_gem_evict_something(struct drm_device *dev,
3255                                           struct i915_address_space *vm,
3256                                           int min_size,
3257                                           unsigned alignment,
3258                                           unsigned cache_level,
3259                                           unsigned long start,
3260                                           unsigned long end,
3261                                           unsigned flags);
3262 int __must_check i915_gem_evict_for_vma(struct i915_vma *target);
3263 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
3264
3265 /* belongs in i915_gem_gtt.h */
3266 static inline void i915_gem_chipset_flush(struct drm_device *dev)
3267 {
3268         if (INTEL_INFO(dev)->gen < 6)
3269                 intel_gtt_chipset_flush();
3270 }
3271
3272 /* i915_gem_stolen.c */
3273 int i915_gem_stolen_insert_node(struct drm_i915_private *dev_priv,
3274                                 struct drm_mm_node *node, u64 size,
3275                                 unsigned alignment);
3276 int i915_gem_stolen_insert_node_in_range(struct drm_i915_private *dev_priv,
3277                                          struct drm_mm_node *node, u64 size,
3278                                          unsigned alignment, u64 start,
3279                                          u64 end);
3280 void i915_gem_stolen_remove_node(struct drm_i915_private *dev_priv,
3281                                  struct drm_mm_node *node);
3282 int i915_gem_init_stolen(struct drm_device *dev);
3283 void i915_gem_cleanup_stolen(struct drm_device *dev);
3284 struct drm_i915_gem_object *
3285 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
3286 struct drm_i915_gem_object *
3287 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
3288                                                u32 stolen_offset,
3289                                                u32 gtt_offset,
3290                                                u32 size);
3291
3292 /* i915_gem_shrinker.c */
3293 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
3294                               unsigned long target,
3295                               unsigned flags);
3296 #define I915_SHRINK_PURGEABLE 0x1
3297 #define I915_SHRINK_UNBOUND 0x2
3298 #define I915_SHRINK_BOUND 0x4
3299 #define I915_SHRINK_ACTIVE 0x8
3300 unsigned long i915_gem_shrink_all(struct drm_i915_private *dev_priv);
3301 void i915_gem_shrinker_init(struct drm_i915_private *dev_priv);
3302
3303
3304 /* i915_gem_tiling.c */
3305 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
3306 {
3307         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
3308
3309         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
3310                 obj->tiling_mode != I915_TILING_NONE;
3311 }
3312
3313 /* i915_gem_debug.c */
3314 #if WATCH_LISTS
3315 int i915_verify_lists(struct drm_device *dev);
3316 #else
3317 #define i915_verify_lists(dev) 0
3318 #endif
3319
3320 /* i915_debugfs.c */
3321 int i915_debugfs_init(struct drm_minor *minor);
3322 void i915_debugfs_cleanup(struct drm_minor *minor);
3323 #ifdef CONFIG_DEBUG_FS
3324 int i915_debugfs_connector_add(struct drm_connector *connector);
3325 void intel_display_crc_init(struct drm_device *dev);
3326 #else
3327 static inline int i915_debugfs_connector_add(struct drm_connector *connector)
3328 { return 0; }
3329 static inline void intel_display_crc_init(struct drm_device *dev) {}
3330 #endif
3331
3332 /* i915_gpu_error.c */
3333 __printf(2, 3)
3334 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
3335 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
3336                             const struct i915_error_state_file_priv *error);
3337 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
3338                               struct drm_i915_private *i915,
3339                               size_t count, loff_t pos);
3340 static inline void i915_error_state_buf_release(
3341         struct drm_i915_error_state_buf *eb)
3342 {
3343         kfree(eb->buf);
3344 }
3345 void i915_capture_error_state(struct drm_device *dev, bool wedge,
3346                               const char *error_msg);
3347 void i915_error_state_get(struct drm_device *dev,
3348                           struct i915_error_state_file_priv *error_priv);
3349 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
3350 void i915_destroy_error_state(struct drm_device *dev);
3351
3352 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
3353 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
3354
3355 /* i915_cmd_parser.c */
3356 int i915_cmd_parser_get_version(void);
3357 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
3358 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
3359 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
3360 int i915_parse_cmds(struct intel_engine_cs *ring,
3361                     struct drm_i915_gem_object *batch_obj,
3362                     struct drm_i915_gem_object *shadow_batch_obj,
3363                     u32 batch_start_offset,
3364                     u32 batch_len,
3365                     bool is_master);
3366
3367 /* i915_suspend.c */
3368 extern int i915_save_state(struct drm_device *dev);
3369 extern int i915_restore_state(struct drm_device *dev);
3370
3371 /* i915_sysfs.c */
3372 void i915_setup_sysfs(struct drm_device *dev_priv);
3373 void i915_teardown_sysfs(struct drm_device *dev_priv);
3374
3375 /* intel_i2c.c */
3376 extern int intel_setup_gmbus(struct drm_device *dev);
3377 extern void intel_teardown_gmbus(struct drm_device *dev);
3378 extern bool intel_gmbus_is_valid_pin(struct drm_i915_private *dev_priv,
3379                                      unsigned int pin);
3380
3381 extern struct i2c_adapter *
3382 intel_gmbus_get_adapter(struct drm_i915_private *dev_priv, unsigned int pin);
3383 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
3384 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
3385 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
3386 {
3387         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
3388 }
3389 extern void intel_i2c_reset(struct drm_device *dev);
3390
3391 /* intel_bios.c */
3392 int intel_bios_init(struct drm_i915_private *dev_priv);
3393 bool intel_bios_is_valid_vbt(const void *buf, size_t size);
3394
3395 /* intel_opregion.c */
3396 #ifdef CONFIG_ACPI
3397 extern int intel_opregion_setup(struct drm_device *dev);
3398 extern void intel_opregion_init(struct drm_device *dev);
3399 extern void intel_opregion_fini(struct drm_device *dev);
3400 extern void intel_opregion_asle_intr(struct drm_device *dev);
3401 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
3402                                          bool enable);
3403 extern int intel_opregion_notify_adapter(struct drm_device *dev,
3404                                          pci_power_t state);
3405 #else
3406 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
3407 static inline void intel_opregion_init(struct drm_device *dev) { return; }
3408 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
3409 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
3410 static inline int
3411 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
3412 {
3413         return 0;
3414 }
3415 static inline int
3416 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
3417 {
3418         return 0;
3419 }
3420 #endif
3421
3422 /* intel_acpi.c */
3423 #ifdef CONFIG_ACPI
3424 extern void intel_register_dsm_handler(void);
3425 extern void intel_unregister_dsm_handler(void);
3426 #else
3427 static inline void intel_register_dsm_handler(void) { return; }
3428 static inline void intel_unregister_dsm_handler(void) { return; }
3429 #endif /* CONFIG_ACPI */
3430
3431 /* modesetting */
3432 extern void intel_modeset_init_hw(struct drm_device *dev);
3433 extern void intel_modeset_init(struct drm_device *dev);
3434 extern void intel_modeset_gem_init(struct drm_device *dev);
3435 extern void intel_modeset_cleanup(struct drm_device *dev);
3436 extern void intel_connector_unregister(struct intel_connector *);
3437 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
3438 extern void intel_display_resume(struct drm_device *dev);
3439 extern void i915_redisable_vga(struct drm_device *dev);
3440 extern void i915_redisable_vga_power_on(struct drm_device *dev);
3441 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
3442 extern void intel_init_pch_refclk(struct drm_device *dev);
3443 extern void intel_set_rps(struct drm_device *dev, u8 val);
3444 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
3445                                   bool enable);
3446 extern void intel_detect_pch(struct drm_device *dev);
3447 extern int intel_enable_rc6(const struct drm_device *dev);
3448
3449 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
3450 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
3451                         struct drm_file *file);
3452 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
3453                                struct drm_file *file);
3454
3455 struct intel_device_info *i915_get_device_id(int device);
3456
3457 /* overlay */
3458 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
3459 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
3460                                             struct intel_overlay_error_state *error);
3461
3462 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
3463 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
3464                                             struct drm_device *dev,
3465                                             struct intel_display_error_state *error);
3466
3467 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u32 mbox, u32 *val);
3468 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u32 mbox, u32 val);
3469
3470 /* intel_sideband.c */
3471 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u32 addr);
3472 void vlv_punit_write(struct drm_i915_private *dev_priv, u32 addr, u32 val);
3473 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
3474 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
3475 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3476 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
3477 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3478 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
3479 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3480 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
3481 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3482 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
3483 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3484 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum i915_pipe pipe, int reg);
3485 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum i915_pipe pipe, int reg, u32 val);
3486 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
3487                    enum intel_sbi_destination destination);
3488 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
3489                      enum intel_sbi_destination destination);
3490 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
3491 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3492
3493 int intel_gpu_freq(struct drm_i915_private *dev_priv, int val);
3494 int intel_freq_opcode(struct drm_i915_private *dev_priv, int val);
3495
3496 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
3497 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
3498
3499 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
3500 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
3501 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
3502 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
3503
3504 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
3505 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
3506 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
3507 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
3508
3509 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
3510  * will be implemented using 2 32-bit writes in an arbitrary order with
3511  * an arbitrary delay between them. This can cause the hardware to
3512  * act upon the intermediate value, possibly leading to corruption and
3513  * machine death. You have been warned.
3514  */
3515 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
3516 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
3517
3518 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
3519         u32 upper, lower, old_upper, loop = 0;                          \
3520         upper = I915_READ(upper_reg);                                   \
3521         do {                                                            \
3522                 old_upper = upper;                                      \
3523                 lower = I915_READ(lower_reg);                           \
3524                 upper = I915_READ(upper_reg);                           \
3525         } while (upper != old_upper && loop++ < 2);                     \
3526         (u64)upper << 32 | lower; })
3527
3528 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
3529 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
3530
3531 #define __raw_read(x, s) \
3532 static inline uint##x##_t __raw_i915_read##x(struct drm_i915_private *dev_priv, \
3533                                              i915_reg_t reg) \
3534 { \
3535         return read##s(dev_priv->regs + i915_mmio_reg_offset(reg)); \
3536 }
3537
3538 #define __raw_write(x, s) \
3539 static inline void __raw_i915_write##x(struct drm_i915_private *dev_priv, \
3540                                        i915_reg_t reg, uint##x##_t val) \
3541 { \
3542         write##s(val, dev_priv->regs + i915_mmio_reg_offset(reg)); \
3543 }
3544 __raw_read(8, b)
3545 __raw_read(16, w)
3546 __raw_read(32, l)
3547 __raw_read(64, q)
3548
3549 __raw_write(8, b)
3550 __raw_write(16, w)
3551 __raw_write(32, l)
3552 __raw_write(64, q)
3553
3554 #undef __raw_read
3555 #undef __raw_write
3556
3557 /* These are untraced mmio-accessors that are only valid to be used inside
3558  * criticial sections inside IRQ handlers where forcewake is explicitly
3559  * controlled.
3560  * Think twice, and think again, before using these.
3561  * Note: Should only be used between intel_uncore_forcewake_irqlock() and
3562  * intel_uncore_forcewake_irqunlock().
3563  */
3564 #define I915_READ_FW(reg__) __raw_i915_read32(dev_priv, (reg__))
3565 #define I915_WRITE_FW(reg__, val__) __raw_i915_write32(dev_priv, (reg__), (val__))
3566 #define POSTING_READ_FW(reg__) (void)I915_READ_FW(reg__)
3567
3568 /* "Broadcast RGB" property */
3569 #define INTEL_BROADCAST_RGB_AUTO 0
3570 #define INTEL_BROADCAST_RGB_FULL 1
3571 #define INTEL_BROADCAST_RGB_LIMITED 2
3572
3573 static inline i915_reg_t i915_vgacntrl_reg(struct drm_device *dev)
3574 {
3575         if (IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev))
3576                 return VLV_VGACNTRL;
3577         else if (INTEL_INFO(dev)->gen >= 5)
3578                 return CPU_VGACNTRL;
3579         else
3580                 return VGACNTRL;
3581 }
3582
3583 static inline void __user *to_user_ptr(u64 address)
3584 {
3585         return (void __user *)(uintptr_t)address;
3586 }
3587
3588 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
3589 {
3590         unsigned long j = msecs_to_jiffies(m);
3591
3592         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3593 }
3594
3595 static inline unsigned long nsecs_to_jiffies_timeout(const u64 n)
3596 {
3597         return min_t(u64, MAX_JIFFY_OFFSET, nsecs_to_jiffies64(n) + 1);
3598 }
3599
3600 static inline unsigned long
3601 timespec_to_jiffies_timeout(const struct timespec *value)
3602 {
3603         unsigned long j = timespec_to_jiffies(value);
3604
3605         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3606 }
3607
3608 /*
3609  * If you need to wait X milliseconds between events A and B, but event B
3610  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
3611  * when event A happened, then just before event B you call this function and
3612  * pass the timestamp as the first argument, and X as the second argument.
3613  */
3614 static inline void
3615 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
3616 {
3617         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
3618
3619         /*
3620          * Don't re-read the value of "jiffies" every time since it may change
3621          * behind our back and break the math.
3622          */
3623         tmp_jiffies = jiffies;
3624         target_jiffies = timestamp_jiffies +
3625                          msecs_to_jiffies_timeout(to_wait_ms);
3626
3627         if (time_after(target_jiffies, tmp_jiffies)) {
3628                 remaining_jiffies = target_jiffies - tmp_jiffies;
3629 #if 0
3630                 while (remaining_jiffies)
3631                         remaining_jiffies =
3632                             schedule_timeout_uninterruptible(remaining_jiffies);
3633 #else
3634                 msleep(jiffies_to_msecs(remaining_jiffies));
3635 #endif
3636         }
3637 }
3638
3639 static inline void i915_trace_irq_get(struct intel_engine_cs *ring,
3640                                       struct drm_i915_gem_request *req)
3641 {
3642         if (ring->trace_irq_req == NULL && ring->irq_get(ring))
3643                 i915_gem_request_assign(&ring->trace_irq_req, req);
3644 }
3645
3646 #endif