sys/platform/pc32/apic/lapic.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mpapic.c,v 1.37.2.7 2003/01/25 02:31:47 peter Exp $
  26  */
  27
  28 #include <sys/param.h>
  29 #include <sys/systm.h>
  30 #include <sys/kernel.h>
  31 #include <sys/bus.h>
  32 #include <sys/machintr.h>
  33 #include <machine/globaldata.h>
  34 #include <machine/smp.h>
  35 #include <machine/cputypes.h>
  36 #include <machine/md_var.h>
  37 #include <machine/pmap.h>
  38 #include <machine/specialreg.h>
  39 #include <machine_base/apic/lapic.h>
  40 #include <machine_base/apic/ioapic.h>
  41 #include <machine_base/apic/ioapic_abi.h>
  42 #include <machine_base/apic/apicvar.h>
  43 #include <machine_base/icu/icu_var.h>
  44 #include <machine/segments.h>
  45 #include <sys/thread2.h>
  46
  47 #include <machine/intr_machdep.h>
  48
  49 extern int naps;
  50
  51 volatile lapic_t        *lapic;
  52
  53 static void     lapic_timer_calibrate(void);
  54 static void     lapic_timer_set_divisor(int);
  55 static void     lapic_timer_fixup_handler(void *);
  56 static void     lapic_timer_restart_handler(void *);
  57
  58 void            lapic_timer_process(void);
  59 void            lapic_timer_process_frame(struct intrframe *);
  60
  61 static int      lapic_timer_enable = 1;
  62 TUNABLE_INT("hw.lapic_timer_enable", &lapic_timer_enable);
  63
  64 static void     lapic_timer_intr_reload(struct cputimer_intr *, sysclock_t);
  65 static void     lapic_timer_intr_enable(struct cputimer_intr *);
  66 static void     lapic_timer_intr_restart(struct cputimer_intr *);
  67 static void     lapic_timer_intr_pmfixup(struct cputimer_intr *);
  68
  69 static struct cputimer_intr lapic_cputimer_intr = {
  70         .freq = 0,
  71         .reload = lapic_timer_intr_reload,
  72         .enable = lapic_timer_intr_enable,
  73         .config = cputimer_intr_default_config,
  74         .restart = lapic_timer_intr_restart,
  75         .pmfixup = lapic_timer_intr_pmfixup,
  76         .initclock = cputimer_intr_default_initclock,
  77         .next = SLIST_ENTRY_INITIALIZER,
  78         .name = "lapic",
  79         .type = CPUTIMER_INTR_LAPIC,
  80         .prio = CPUTIMER_INTR_PRIO_LAPIC,
  81         .caps = CPUTIMER_INTR_CAP_NONE
  82 };
  83
  84 static int              lapic_timer_divisor_idx = -1;
  85 static const uint32_t   lapic_timer_divisors[] = {
  86         APIC_TDCR_2,    APIC_TDCR_4,    APIC_TDCR_8,    APIC_TDCR_16,
  87         APIC_TDCR_32,   APIC_TDCR_64,   APIC_TDCR_128,  APIC_TDCR_1
  88 };
  89 #define APIC_TIMER_NDIVISORS (int)(NELEM(lapic_timer_divisors))
  90
  91 /*
  92  * APIC ID <-> CPU ID mapping structures.
  93  */
  94 int     cpu_id_to_apic_id[NAPICID];
  95 int     apic_id_to_cpu_id[NAPICID];
  96 int     lapic_enable = 1;
  97
  98 /*
  99  * Enable LAPIC, configure interrupts.
 100  */
 101 void
 102 lapic_init(boolean_t bsp)
 103 {
 104         uint32_t timer;
 105         u_int   temp;
 106
 107         /*
 108          * Install vectors
 109          *
 110          * Since IDT is shared between BSP and APs, these vectors
 111          * only need to be installed once; we do it on BSP.
 112          */
 113         if (bsp) {
 114                 if (cpu_vendor_id == CPU_VENDOR_AMD &&
 115                     CPUID_TO_FAMILY(cpu_id) >= 0xf) {
 116                         uint32_t tcr;
 117
 118                         /*
 119                          * Set the LINTEN bit in the HyperTransport
 120                          * Transaction Control Register.
 121                          *
 122                          * This will cause EXTINT and NMI interrupts
 123                          * routed over the hypertransport bus to be
 124                          * fed into the LAPIC LINT0/LINT1.  If the bit
 125                          * isn't set, the interrupts will go to the
 126                          * general cpu INTR/NMI pins.  On a dual-core
 127                          * cpu the interrupt winds up going to BOTH cpus.
 128                          * The first cpu that does the interrupt ack
 129                          * cycle will get the correct interrupt.  The
 130                          * second cpu that does it will get a spurious
 131                          * interrupt vector (typically IRQ 7).
 132                          */
 133                         outl(0x0cf8,
 134                             (1 << 31) | /* enable */
 135                             (0 << 16) | /* bus */
 136                             (0x18 << 11) | /* dev (cpu + 0x18) */
 137                             (0 << 8) |  /* func */
 138                             0x68        /* reg */
 139                             );
 140                         tcr = inl(0xcfc);
 141                         if ((tcr & 0x00010000) == 0) {
 142                                 kprintf("LAPIC: AMD LINTEN on\n");
 143                                 outl(0xcfc, tcr|0x00010000);
 144                         }
 145                         outl(0x0cf8, 0);
 146                 }
 147
 148                 /* Install a 'Spurious INTerrupt' vector */
 149                 setidt(XSPURIOUSINT_OFFSET, Xspuriousint,
 150                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 151
 152                 /* Install a timer vector */
 153                 setidt(XTIMER_OFFSET, Xtimer,
 154                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 155
 156                 /* Install an inter-CPU IPI for TLB invalidation */
 157                 setidt(XINVLTLB_OFFSET, Xinvltlb,
 158                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 159
 160                 /* Install an inter-CPU IPI for IPIQ messaging */
 161                 setidt(XIPIQ_OFFSET, Xipiq,
 162                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 163
 164                 /* Install an inter-CPU IPI for CPU stop/restart */
 165                 setidt(XCPUSTOP_OFFSET, Xcpustop,
 166                     SDT_SYS386IGT, SEL_KPL, GSEL(GCODE_SEL, SEL_KPL));
 167         }
 168
 169         /*
 170          * Setup LINT0 as ExtINT on the BSP.  This is theoretically an
 171          * aggregate interrupt input from the 8259.  The INTA cycle
 172          * will be routed to the external controller (the 8259) which
 173          * is expected to supply the vector.
 174          *
 175          * Must be setup edge triggered, active high.
 176          *
 177          * Disable LINT0 on BSP, if I/O APIC is enabled.
 178          *
 179          * Disable LINT0 on the APs.  It doesn't matter what delivery
 180          * mode we use because we leave it masked.
 181          */
 182         temp = lapic->lvt_lint0;
 183         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 184                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 185         if (bsp) {
 186                 temp |= APIC_LVT_DM_EXTINT;
 187                 if (ioapic_enable)
 188                         temp |= APIC_LVT_MASKED;
 189         } else {
 190                 temp |= APIC_LVT_DM_FIXED | APIC_LVT_MASKED;
 191         }
 192         lapic->lvt_lint0 = temp;
 193
 194         /*
 195          * Setup LINT1 as NMI.
 196          *
 197          * Must be setup edge trigger, active high.
 198          *
 199          * Enable LINT1 on BSP, if I/O APIC is enabled.
 200          *
 201          * Disable LINT1 on the APs.
 202          */
 203         temp = lapic->lvt_lint1;
 204         temp &= ~(APIC_LVT_MASKED | APIC_LVT_TRIG_MASK |
 205                   APIC_LVT_POLARITY_MASK | APIC_LVT_DM_MASK);
 206         temp |= APIC_LVT_MASKED | APIC_LVT_DM_NMI;
 207         if (bsp && ioapic_enable)
 208                 temp &= ~APIC_LVT_MASKED;
 209         lapic->lvt_lint1 = temp;
 210
 211         /*
 212          * Mask the LAPIC error interrupt, LAPIC performance counter
 213          * interrupt.
 214          */
 215         lapic->lvt_error = lapic->lvt_error | APIC_LVT_MASKED;
 216         lapic->lvt_pcint = lapic->lvt_pcint | APIC_LVT_MASKED;
 217
 218         /*
 219          * Set LAPIC timer vector and mask the LAPIC timer interrupt.
 220          */
 221         timer = lapic->lvt_timer;
 222         timer &= ~APIC_LVTT_VECTOR;
 223         timer |= XTIMER_OFFSET;
 224         timer |= APIC_LVTT_MASKED;
 225         lapic->lvt_timer = timer;
 226
 227         /*
 228          * Set the Task Priority Register as needed.   At the moment allow
 229          * interrupts on all cpus (the APs will remain CLId until they are
 230          * ready to deal).
 231          */
 232         temp = lapic->tpr;
 233         temp &= ~APIC_TPR_PRIO;         /* clear priority field */
 234         lapic->tpr = temp;
 235
 236         /*
 237          * Enable the LAPIC
 238          */
 239         temp = lapic->svr;
 240         temp |= APIC_SVR_ENABLE;        /* enable the LAPIC */
 241         temp &= ~APIC_SVR_FOCUS_DISABLE; /* enable lopri focus processor */
 242
 243         /*
 244          * Set the spurious interrupt vector.  The low 4 bits of the vector
 245          * must be 1111.
 246          */
 247         if ((XSPURIOUSINT_OFFSET & 0x0F) != 0x0F)
 248                 panic("bad XSPURIOUSINT_OFFSET: 0x%08x", XSPURIOUSINT_OFFSET);
 249         temp &= ~APIC_SVR_VECTOR;
 250         temp |= XSPURIOUSINT_OFFSET;
 251
 252         lapic->svr = temp;
 253
 254         /*
 255          * Pump out a few EOIs to clean out interrupts that got through
 256          * before we were able to set the TPR.
 257          */
 258         lapic->eoi = 0;
 259         lapic->eoi = 0;
 260         lapic->eoi = 0;
 261
 262         if (bsp) {
 263                 lapic_timer_calibrate();
 264                 if (lapic_timer_enable) {
 265                         cputimer_intr_register(&lapic_cputimer_intr);
 266                         cputimer_intr_select(&lapic_cputimer_intr, 0);
 267                 }
 268         } else {
 269                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 270         }
 271
 272         if (bootverbose)
 273                 apic_dump("apic_initialize()");
 274 }
 275
 276 static void
 277 lapic_timer_set_divisor(int divisor_idx)
 278 {
 279         KKASSERT(divisor_idx >= 0 && divisor_idx < APIC_TIMER_NDIVISORS);
 280         lapic->dcr_timer = lapic_timer_divisors[divisor_idx];
 281 }
 282
 283 static void
 284 lapic_timer_oneshot(u_int count)
 285 {
 286         uint32_t value;
 287
 288         value = lapic->lvt_timer;
 289         value &= ~APIC_LVTT_PERIODIC;
 290         lapic->lvt_timer = value;
 291         lapic->icr_timer = count;
 292 }
 293
 294 static void
 295 lapic_timer_oneshot_quick(u_int count)
 296 {
 297         lapic->icr_timer = count;
 298 }
 299
 300 static void
 301 lapic_timer_calibrate(void)
 302 {
 303         sysclock_t value;
 304
 305         /* Try to calibrate the local APIC timer. */
 306         for (lapic_timer_divisor_idx = 0;
 307              lapic_timer_divisor_idx < APIC_TIMER_NDIVISORS;
 308              lapic_timer_divisor_idx++) {
 309                 lapic_timer_set_divisor(lapic_timer_divisor_idx);
 310                 lapic_timer_oneshot(APIC_TIMER_MAX_COUNT);
 311                 DELAY(2000000);
 312                 value = APIC_TIMER_MAX_COUNT - lapic->ccr_timer;
 313                 if (value != APIC_TIMER_MAX_COUNT)
 314                         break;
 315         }
 316         if (lapic_timer_divisor_idx >= APIC_TIMER_NDIVISORS)
 317                 panic("lapic: no proper timer divisor?!");
 318         lapic_cputimer_intr.freq = value / 2;
 319
 320         kprintf("lapic: divisor index %d, frequency %u Hz\n",
 321                 lapic_timer_divisor_idx, lapic_cputimer_intr.freq);
 322 }
 323
 324 static void
 325 lapic_timer_process_oncpu(struct globaldata *gd, struct intrframe *frame)
 326 {
 327         sysclock_t count;
 328
 329         gd->gd_timer_running = 0;
 330
 331         count = sys_cputimer->count();
 332         if (TAILQ_FIRST(&gd->gd_systimerq) != NULL)
 333                 systimer_intr(&count, 0, frame);
 334 }
 335
 336 void
 337 lapic_timer_process(void)
 338 {
 339         lapic_timer_process_oncpu(mycpu, NULL);
 340 }
 341
 342 void
 343 lapic_timer_process_frame(struct intrframe *frame)
 344 {
 345         lapic_timer_process_oncpu(mycpu, frame);
 346 }
 347
 348 static void
 349 lapic_timer_intr_reload(struct cputimer_intr *cti, sysclock_t reload)
 350 {
 351         struct globaldata *gd = mycpu;
 352
 353         reload = (int64_t)reload * cti->freq / sys_cputimer->freq;
 354         if (reload < 2)
 355                 reload = 2;
 356
 357         if (gd->gd_timer_running) {
 358                 if (reload < lapic->ccr_timer)
 359                         lapic_timer_oneshot_quick(reload);
 360         } else {
 361                 gd->gd_timer_running = 1;
 362                 lapic_timer_oneshot_quick(reload);
 363         }
 364 }
 365
 366 static void
 367 lapic_timer_intr_enable(struct cputimer_intr *cti __unused)
 368 {
 369         uint32_t timer;
 370
 371         timer = lapic->lvt_timer;
 372         timer &= ~(APIC_LVTT_MASKED | APIC_LVTT_PERIODIC);
 373         lapic->lvt_timer = timer;
 374
 375         lapic_timer_fixup_handler(NULL);
 376 }
 377
 378 static void
 379 lapic_timer_fixup_handler(void *arg)
 380 {
 381         int *started = arg;
 382
 383         if (started != NULL)
 384                 *started = 0;
 385
 386         if (cpu_vendor_id == CPU_VENDOR_AMD) {
 387                 /*
 388                  * Detect the presence of C1E capability mostly on latest
 389                  * dual-cores (or future) k8 family.  This feature renders
 390                  * the local APIC timer dead, so we disable it by reading
 391                  * the Interrupt Pending Message register and clearing both
 392                  * C1eOnCmpHalt (bit 28) and SmiOnCmpHalt (bit 27).
 393                  *
 394                  * Reference:
 395                  *   "BIOS and Kernel Developer's Guide for AMD NPT
 396                  *    Family 0Fh Processors"
 397                  *   #32559 revision 3.00
 398                  */
 399                 if ((cpu_id & 0x00000f00) == 0x00000f00 &&
 400                     (cpu_id & 0x0fff0000) >= 0x00040000) {
 401                         uint64_t msr;
 402
 403                         msr = rdmsr(0xc0010055);
 404                         if (msr & 0x18000000) {
 405                                 struct globaldata *gd = mycpu;
 406
 407                                 kprintf("cpu%d: AMD C1E detected\n",
 408                                         gd->gd_cpuid);
 409                                 wrmsr(0xc0010055, msr & ~0x18000000ULL);
 410
 411                                 /*
 412                                  * We are kinda stalled;
 413                                  * kick start again.
 414                                  */
 415                                 gd->gd_timer_running = 1;
 416                                 lapic_timer_oneshot_quick(2);
 417
 418                                 if (started != NULL)
 419                                         *started = 1;
 420                         }
 421                 }
 422         }
 423 }
 424
 425 static void
 426 lapic_timer_restart_handler(void *dummy __unused)
 427 {
 428         int started;
 429
 430         lapic_timer_fixup_handler(&started);
 431         if (!started) {
 432                 struct globaldata *gd = mycpu;
 433
 434                 gd->gd_timer_running = 1;
 435                 lapic_timer_oneshot_quick(2);
 436         }
 437 }
 438
 439 /*
 440  * This function is called only by ACPICA code currently:
 441  * - AMD C1E fixup.  AMD C1E only seems to happen after ACPI
 442  *   module controls PM.  So once ACPICA is attached, we try
 443  *   to apply the fixup to prevent LAPIC timer from hanging.
 444  */
 445 static void
 446 lapic_timer_intr_pmfixup(struct cputimer_intr *cti __unused)
 447 {
 448         lwkt_send_ipiq_mask(smp_active_mask,
 449                             lapic_timer_fixup_handler, NULL);
 450 }
 451
 452 static void
 453 lapic_timer_intr_restart(struct cputimer_intr *cti __unused)
 454 {
 455         lwkt_send_ipiq_mask(smp_active_mask, lapic_timer_restart_handler, NULL);
 456 }
 457
 458
 459 /*
 460  * dump contents of local APIC registers
 461  */
 462 void
 463 apic_dump(char* str)
 464 {
 465         kprintf("SMP: CPU%d %s:\n", mycpu->gd_cpuid, str);
 466         kprintf("     lint0: 0x%08x lint1: 0x%08x TPR: 0x%08x SVR: 0x%08x\n",
 467                 lapic->lvt_lint0, lapic->lvt_lint1, lapic->tpr, lapic->svr);
 468 }
 469
 470 /*
 471  * Inter Processor Interrupt functions.
 472  */
 473
 474 /*
 475  * Send APIC IPI 'vector' to 'destType' via 'deliveryMode'.
 476  *
 477  *  destType is 1 of: APIC_DEST_SELF, APIC_DEST_ALLISELF, APIC_DEST_ALLESELF
 478  *  vector is any valid SYSTEM INT vector
 479  *  delivery_mode is 1 of: APIC_DELMODE_FIXED, APIC_DELMODE_LOWPRIO
 480  *
 481  * A backlog of requests can create a deadlock between cpus.  To avoid this
 482  * we have to be able to accept IPIs at the same time we are trying to send
 483  * them.  The critical section prevents us from attempting to send additional
 484  * IPIs reentrantly, but also prevents IPIQ processing so we have to call
 485  * lwkt_process_ipiq() manually.  It's rather messy and expensive for this
 486  * to occur but fortunately it does not happen too often.
 487  */
 488 int
 489 apic_ipi(int dest_type, int vector, int delivery_mode)
 490 {
 491         u_long  icr_lo;
 492
 493         crit_enter();
 494         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 495             unsigned int eflags = read_eflags();
 496             cpu_enable_intr();
 497             DEBUG_PUSH_INFO("apic_ipi");
 498             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 499                 lwkt_process_ipiq();
 500             }
 501             DEBUG_POP_INFO();
 502             write_eflags(eflags);
 503         }
 504
 505         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK) | dest_type |
 506                 delivery_mode | vector;
 507         lapic->icr_lo = icr_lo;
 508         crit_exit();
 509         return 0;
 510 }
 511
 512 void
 513 single_apic_ipi(int cpu, int vector, int delivery_mode)
 514 {
 515         u_long  icr_lo;
 516         u_long  icr_hi;
 517
 518         crit_enter();
 519         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 520             unsigned int eflags = read_eflags();
 521             cpu_enable_intr();
 522             DEBUG_PUSH_INFO("single_apic_ipi");
 523             while ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 524                 lwkt_process_ipiq();
 525             }
 526             DEBUG_POP_INFO();
 527             write_eflags(eflags);
 528         }
 529         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 530         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 531         lapic->icr_hi = icr_hi;
 532
 533         /* build ICR_LOW */
 534         icr_lo = (lapic->icr_lo & APIC_ICRLO_RESV_MASK)
 535             | APIC_DEST_DESTFLD | delivery_mode | vector;
 536
 537         /* write APIC ICR */
 538         lapic->icr_lo = icr_lo;
 539         crit_exit();
 540 }
 541
 542 #if 0
 543
 544 /*
 545  * Returns 0 if the apic is busy, 1 if we were able to queue the request.
 546  *
 547  * NOT WORKING YET!  The code as-is may end up not queueing an IPI at all
 548  * to the target, and the scheduler does not 'poll' for IPI messages.
 549  */
 550 int
 551 single_apic_ipi_passive(int cpu, int vector, int delivery_mode)
 552 {
 553         u_long  icr_lo;
 554         u_long  icr_hi;
 555
 556         crit_enter();
 557         if ((lapic->icr_lo & APIC_DELSTAT_MASK) != 0) {
 558             crit_exit();
 559             return(0);
 560         }
 561         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 562         icr_hi |= (CPUID_TO_APICID(cpu) << 24);
 563         lapic->icr_hi = icr_hi;
 564
 565         /* build IRC_LOW */
 566         icr_lo = (lapic->icr_lo & APIC_RESV2_MASK)
 567             | APIC_DEST_DESTFLD | delivery_mode | vector;
 568
 569         /* write APIC ICR */
 570         lapic->icr_lo = icr_lo;
 571         crit_exit();
 572         return(1);
 573 }
 574
 575 #endif
 576
 577 /*
 578  * Send APIC IPI 'vector' to 'target's via 'delivery_mode'.
 579  *
 580  * target is a bitmask of destination cpus.  Vector is any
 581  * valid system INT vector.  Delivery mode may be either
 582  * APIC_DELMODE_FIXED or APIC_DELMODE_LOWPRIO.
 583  */
 584 void
 585 selected_apic_ipi(cpumask_t target, int vector, int delivery_mode)
 586 {
 587         crit_enter();
 588         while (target) {
 589                 int n = BSFCPUMASK(target);
 590                 CPUMASK_NANDBIT(target, n);
 591                 single_apic_ipi(n, vector, delivery_mode);
 592         }
 593         crit_exit();
 594 }
 595
 596 /*
 597  * Timer code, in development...
 598  *  - suggested by rgrimes@gndrsh.aac.dev.com
 599  */
 600 int
 601 get_apic_timer_frequency(void)
 602 {
 603         return(lapic_cputimer_intr.freq);
 604 }
 605
 606 /*
 607  * Load a 'downcount time' in uSeconds.
 608  */
 609 void
 610 set_apic_timer(int us)
 611 {
 612         u_int count;
 613
 614         /*
 615          * When we reach here, lapic timer's frequency
 616          * must have been calculated as well as the
 617          * divisor (lapic.dcr_timer is setup during the
 618          * divisor calculation).
 619          */
 620         KKASSERT(lapic_cputimer_intr.freq != 0 &&
 621                  lapic_timer_divisor_idx >= 0);
 622
 623         count = ((us * (int64_t)lapic_cputimer_intr.freq) + 999999) / 1000000;
 624         lapic_timer_oneshot(count);
 625 }
 626
 627
 628 /*
 629  * Read remaining time in timer.
 630  */
 631 int
 632 read_apic_timer(void)
 633 {
 634 #if 0
 635         /** XXX FIXME: we need to return the actual remaining time,
 636          *         for now we just return the remaining count.
 637          */
 638 #else
 639         return lapic->ccr_timer;
 640 #endif
 641 }
 642
 643
 644 /*
 645  * Spin-style delay, set delay time in uS, spin till it drains.
 646  */
 647 void
 648 u_sleep(int count)
 649 {
 650         set_apic_timer(count);
 651         while (read_apic_timer())
 652                  /* spin */ ;
 653 }
 654
 655 int
 656 lapic_unused_apic_id(int start)
 657 {
 658         int i;
 659
 660         for (i = start; i < APICID_MAX; ++i) {
 661                 if (APICID_TO_CPUID(i) == -1)
 662                         return i;
 663         }
 664         return NAPICID;
 665 }
 666
 667 void
 668 lapic_map(vm_paddr_t lapic_addr)
 669 {
 670         lapic = pmap_mapdev_uncacheable(lapic_addr, sizeof(struct LAPIC));
 671 }
 672
 673 static TAILQ_HEAD(, lapic_enumerator) lapic_enumerators =
 674         TAILQ_HEAD_INITIALIZER(lapic_enumerators);
 675
 676 int
 677 lapic_config(void)
 678 {
 679         struct lapic_enumerator *e;
 680         int error, i, ap_max;
 681
 682         KKASSERT(lapic_enable);
 683
 684         for (i = 0; i < NAPICID; ++i)
 685                 APICID_TO_CPUID(i) = -1;
 686
 687         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 688                 error = e->lapic_probe(e);
 689                 if (!error)
 690                         break;
 691         }
 692         if (e == NULL) {
 693                 kprintf("LAPIC: Can't find LAPIC\n");
 694                 return ENXIO;
 695         }
 696
 697         error = e->lapic_enumerate(e);
 698         if (error) {
 699                 kprintf("LAPIC: enumeration failed\n");
 700                 return ENXIO;
 701         }
 702
 703         ap_max = MAXCPU - 1;
 704         TUNABLE_INT_FETCH("hw.ap_max", &ap_max);
 705         if (ap_max > MAXCPU - 1)
 706                 ap_max = MAXCPU - 1;
 707
 708         if (naps > ap_max) {
 709                 kprintf("LAPIC: Warning use only %d out of %d "
 710                         "available APs\n", ap_max, naps);
 711                 naps = ap_max;
 712         }
 713
 714         return 0;
 715 }
 716
 717 void
 718 lapic_enumerator_register(struct lapic_enumerator *ne)
 719 {
 720         struct lapic_enumerator *e;
 721
 722         TAILQ_FOREACH(e, &lapic_enumerators, lapic_link) {
 723                 if (e->lapic_prio < ne->lapic_prio) {
 724                         TAILQ_INSERT_BEFORE(e, ne, lapic_link);
 725                         return;
 726                 }
 727         }
 728         TAILQ_INSERT_TAIL(&lapic_enumerators, ne, lapic_link);
 729 }
 730
 731 void
 732 lapic_set_cpuid(int cpu_id, int apic_id)
 733 {
 734         CPUID_TO_APICID(cpu_id) = apic_id;
 735         APICID_TO_CPUID(apic_id) = cpu_id;
 736 }
 737
 738 void
 739 lapic_fixup_noioapic(void)
 740 {
 741         u_int   temp;
 742
 743         /* Only allowed on BSP */
 744         KKASSERT(mycpuid == 0);
 745         KKASSERT(!ioapic_enable);
 746
 747         temp = lapic->lvt_lint0;
 748         temp &= ~APIC_LVT_MASKED;
 749         lapic->lvt_lint0 = temp;
 750
 751         temp = lapic->lvt_lint1;
 752         temp |= APIC_LVT_MASKED;
 753         lapic->lvt_lint1 = temp;
 754 }
 755
 756 static void
 757 lapic_sysinit(void *dummy __unused)
 758 {
 759         if (lapic_enable) {
 760                 int error;
 761
 762                 error = lapic_config();
 763                 if (error)
 764                         lapic_enable = 0;
 765         }
 766
 767         if (lapic_enable) {
 768                 /* Initialize BSP's local APIC */
 769                 lapic_init(TRUE);
 770         } else if (ioapic_enable) {
 771                 ioapic_enable = 0;
 772                 icu_reinit_noioapic();
 773         }
 774 }
 775 SYSINIT(lapic, SI_BOOT2_LAPIC, SI_ORDER_FIRST, lapic_sysinit, NULL)