sys/platform/pc64/x86_64/mp_machdep.c

   1 /*
   2  * Copyright (c) 1996, by Steve Passe
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions
   7  * are met:
   8  * 1. Redistributions of source code must retain the above copyright
   9  *    notice, this list of conditions and the following disclaimer.
  10  * 2. The name of the developer may NOT be used to endorse or promote products
  11  *    derived from this software without specific prior written permission.
  12  *
  13  * THIS SOFTWARE IS PROVIDED BY THE AUTHOR AND CONTRIBUTORS ``AS IS'' AND
  14  * ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  15  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  16  * ARE DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR OR CONTRIBUTORS BE LIABLE
  17  * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL
  18  * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS
  19  * OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  20  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
  21  * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
  22  * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF
  23  * SUCH DAMAGE.
  24  *
  25  * $FreeBSD: src/sys/i386/i386/mp_machdep.c,v 1.115.2.15 2003/03/14 21:22:35 jhb Exp $
  26  */
  27
  28 #include "opt_cpu.h"
  29
  30 #include <sys/param.h>
  31 #include <sys/systm.h>
  32 #include <sys/kernel.h>
  33 #include <sys/sysctl.h>
  34 #include <sys/malloc.h>
  35 #include <sys/memrange.h>
  36 #include <sys/cons.h>   /* cngetc() */
  37 #include <sys/machintr.h>
  38 #include <sys/cpu_topology.h>
  39
  40 #include <sys/mplock2.h>
  41
  42 #include <vm/vm.h>
  43 #include <vm/vm_param.h>
  44 #include <vm/pmap.h>
  45 #include <vm/vm_kern.h>
  46 #include <vm/vm_extern.h>
  47 #include <sys/lock.h>
  48 #include <vm/vm_map.h>
  49 #include <sys/user.h>
  50 #ifdef GPROF
  51 #include <sys/gmon.h>
  52 #endif
  53
  54 #include <machine/smp.h>
  55 #include <machine_base/apic/apicreg.h>
  56 #include <machine/atomic.h>
  57 #include <machine/cpufunc.h>
  58 #include <machine/cputypes.h>
  59 #include <machine_base/apic/lapic.h>
  60 #include <machine_base/apic/ioapic.h>
  61 #include <machine_base/acpica/acpi_md_cpu.h>
  62 #include <machine/psl.h>
  63 #include <machine/segments.h>
  64 #include <machine/tss.h>
  65 #include <machine/specialreg.h>
  66 #include <machine/globaldata.h>
  67 #include <machine/pmap_inval.h>
  68
  69 #include <machine/md_var.h>             /* setidt() */
  70 #include <machine_base/icu/icu.h>       /* IPIs */
  71 #include <machine_base/icu/icu_var.h>
  72 #include <machine_base/apic/ioapic_abi.h>
  73 #include <machine/intr_machdep.h>       /* IPIs */
  74
  75 #define WARMBOOT_TARGET         0
  76 #define WARMBOOT_OFF            (KERNBASE + 0x0467)
  77 #define WARMBOOT_SEG            (KERNBASE + 0x0469)
  78
  79 #define CMOS_REG                (0x70)
  80 #define CMOS_DATA               (0x71)
  81 #define BIOS_RESET              (0x0f)
  82 #define BIOS_WARM               (0x0a)
  83
  84 /*
  85  * this code MUST be enabled here and in mpboot.s.
  86  * it follows the very early stages of AP boot by placing values in CMOS ram.
  87  * it NORMALLY will never be needed and thus the primitive method for enabling.
  88  *
  89  */
  90 #if defined(CHECK_POINTS)
  91 #define CHECK_READ(A)    (outb(CMOS_REG, (A)), inb(CMOS_DATA))
  92 #define CHECK_WRITE(A,D) (outb(CMOS_REG, (A)), outb(CMOS_DATA, (D)))
  93
  94 #define CHECK_INIT(D);                          \
  95         CHECK_WRITE(0x34, (D));                 \
  96         CHECK_WRITE(0x35, (D));                 \
  97         CHECK_WRITE(0x36, (D));                 \
  98         CHECK_WRITE(0x37, (D));                 \
  99         CHECK_WRITE(0x38, (D));                 \
 100         CHECK_WRITE(0x39, (D));
 101
 102 #define CHECK_PRINT(S);                         \
 103         kprintf("%s: %d, %d, %d, %d, %d, %d\n", \
 104            (S),                                 \
 105            CHECK_READ(0x34),                    \
 106            CHECK_READ(0x35),                    \
 107            CHECK_READ(0x36),                    \
 108            CHECK_READ(0x37),                    \
 109            CHECK_READ(0x38),                    \
 110            CHECK_READ(0x39));
 111
 112 #else                           /* CHECK_POINTS */
 113
 114 #define CHECK_INIT(D)
 115 #define CHECK_PRINT(S)
 116
 117 #endif                          /* CHECK_POINTS */
 118
 119 /*
 120  * Values to send to the POST hardware.
 121  */
 122 #define MP_BOOTADDRESS_POST     0x10
 123 #define MP_PROBE_POST           0x11
 124 #define MPTABLE_PASS1_POST      0x12
 125
 126 #define MP_START_POST           0x13
 127 #define MP_ENABLE_POST          0x14
 128 #define MPTABLE_PASS2_POST      0x15
 129
 130 #define START_ALL_APS_POST      0x16
 131 #define INSTALL_AP_TRAMP_POST   0x17
 132 #define START_AP_POST           0x18
 133
 134 #define MP_ANNOUNCE_POST        0x19
 135
 136 /** XXX FIXME: where does this really belong, isa.h/isa.c perhaps? */
 137 int     current_postcode;
 138
 139 /** XXX FIXME: what system files declare these??? */
 140 extern struct region_descriptor r_gdt;
 141
 142 extern int nkpt;
 143 extern int naps;
 144
 145 int64_t tsc0_offset;
 146 extern int64_t tsc_offsets[];
 147
 148 /* AP uses this during bootstrap.  Do not staticize.  */
 149 char *bootSTK;
 150 static int bootAP;
 151
 152 struct pcb stoppcbs[MAXCPU];
 153
 154 extern inthand_t IDTVEC(fast_syscall), IDTVEC(fast_syscall32);
 155
 156 /*
 157  * Local data and functions.
 158  */
 159
 160 static u_int    boot_address;
 161 static int      mp_finish;
 162 static int      mp_finish_lapic;
 163
 164 static int      start_all_aps(u_int boot_addr);
 165 #if 0
 166 static void     install_ap_tramp(u_int boot_addr);
 167 #endif
 168 static int      start_ap(struct mdglobaldata *gd, u_int boot_addr, int smibest);
 169 static int      smitest(void);
 170 static void     mp_bsp_simple_setup(void);
 171
 172 /* which cpus have been started */
 173 static cpumask_t smp_startup_mask = CPUMASK_INITIALIZER_ONLYONE;
 174 /* which cpus have lapic been inited */
 175 static cpumask_t smp_lapic_mask = CPUMASK_INITIALIZER_ONLYONE;
 176 /* which cpus are ready for IPIs etc? */
 177 cpumask_t smp_active_mask = CPUMASK_INITIALIZER_ONLYONE;
 178 cpumask_t smp_finalize_mask = CPUMASK_INITIALIZER_ONLYONE;
 179
 180 SYSCTL_INT(_machdep, OID_AUTO, smp_active, CTLFLAG_RD, &smp_active_mask, 0, "");
 181 static u_int    bootMP_size;
 182
 183 /* Local data for detecting CPU TOPOLOGY */
 184 static int core_bits = 0;
 185 static int logical_CPU_bits = 0;
 186
 187
 188 /*
 189  * Calculate usable address in base memory for AP trampoline code.
 190  */
 191 u_int
 192 mp_bootaddress(u_int basemem)
 193 {
 194         POSTCODE(MP_BOOTADDRESS_POST);
 195
 196         bootMP_size = mptramp_end - mptramp_start;
 197         boot_address = trunc_page(basemem * 1024); /* round down to 4k boundary */
 198         if (((basemem * 1024) - boot_address) < bootMP_size)
 199                 boot_address -= PAGE_SIZE;      /* not enough, lower by 4k */
 200         /* 3 levels of page table pages */
 201         mptramp_pagetables = boot_address - (PAGE_SIZE * 3);
 202
 203         return mptramp_pagetables;
 204 }
 205
 206 /*
 207  * Print various information about the SMP system hardware and setup.
 208  */
 209 void
 210 mp_announce(void)
 211 {
 212         int     x;
 213
 214         POSTCODE(MP_ANNOUNCE_POST);
 215
 216         kprintf("DragonFly/MP: Multiprocessor motherboard\n");
 217         kprintf(" cpu0 (BSP): apic id: %2d\n", CPUID_TO_APICID(0));
 218         for (x = 1; x <= naps; ++x)
 219                 kprintf(" cpu%d (AP):  apic id: %2d\n", x, CPUID_TO_APICID(x));
 220
 221         if (!ioapic_enable)
 222                 kprintf(" Warning: APIC I/O disabled\n");
 223 }
 224
 225 /*
 226  * AP cpu's call this to sync up protected mode.
 227  *
 228  * WARNING! %gs is not set up on entry.  This routine sets up %gs.
 229  */
 230 void
 231 init_secondary(void)
 232 {
 233         int     gsel_tss;
 234         int     x, myid = bootAP;
 235         u_int64_t msr, cr0;
 236         struct mdglobaldata *md;
 237         struct privatespace *ps;
 238
 239         ps = CPU_prvspace[myid];
 240
 241         gdt_segs[GPROC0_SEL].ssd_base =
 242                 (long) &ps->mdglobaldata.gd_common_tss;
 243         ps->mdglobaldata.mi.gd_prvspace = ps;
 244
 245         /* We fill the 32-bit segment descriptors */
 246         for (x = 0; x < NGDT; x++) {
 247                 if (x != GPROC0_SEL && x != (GPROC0_SEL + 1))
 248                         ssdtosd(&gdt_segs[x], &gdt[myid * NGDT + x]);
 249         }
 250         /* And now a 64-bit one */
 251         ssdtosyssd(&gdt_segs[GPROC0_SEL],
 252             (struct system_segment_descriptor *)&gdt[myid * NGDT + GPROC0_SEL]);
 253
 254         r_gdt.rd_limit = NGDT * sizeof(gdt[0]) - 1;
 255         r_gdt.rd_base = (long) &gdt[myid * NGDT];
 256         lgdt(&r_gdt);                   /* does magic intra-segment return */
 257
 258         /* lgdt() destroys the GSBASE value, so we load GSBASE after lgdt() */
 259         wrmsr(MSR_FSBASE, 0);           /* User value */
 260         wrmsr(MSR_GSBASE, (u_int64_t)ps);
 261         wrmsr(MSR_KGSBASE, 0);          /* XXX User value while we're in the kernel */
 262
 263         lidt(&r_idt_arr[mdcpu->mi.gd_cpuid]);
 264
 265 #if 0
 266         lldt(_default_ldt);
 267         mdcpu->gd_currentldt = _default_ldt;
 268 #endif
 269
 270         gsel_tss = GSEL(GPROC0_SEL, SEL_KPL);
 271         gdt[myid * NGDT + GPROC0_SEL].sd_type = SDT_SYSTSS;
 272
 273         md = mdcpu;     /* loaded through %gs:0 (mdglobaldata.mi.gd_prvspace)*/
 274
 275         md->gd_common_tss.tss_rsp0 = 0; /* not used until after switch */
 276 #if 0 /* JG XXX */
 277         md->gd_common_tss.tss_ioopt = (sizeof md->gd_common_tss) << 16;
 278 #endif
 279         md->gd_tss_gdt = &gdt[myid * NGDT + GPROC0_SEL];
 280         md->gd_common_tssd = *md->gd_tss_gdt;
 281
 282         /* double fault stack */
 283         md->gd_common_tss.tss_ist1 =
 284                 (long)&md->mi.gd_prvspace->idlestack[
 285                         sizeof(md->mi.gd_prvspace->idlestack)];
 286
 287         ltr(gsel_tss);
 288
 289         /*
 290          * Set to a known state:
 291          * Set by mpboot.s: CR0_PG, CR0_PE
 292          * Set by cpu_setregs: CR0_NE, CR0_MP, CR0_TS, CR0_WP, CR0_AM
 293          */
 294         cr0 = rcr0();
 295         cr0 &= ~(CR0_CD | CR0_NW | CR0_EM);
 296         load_cr0(cr0);
 297
 298         /* Set up the fast syscall stuff */
 299         msr = rdmsr(MSR_EFER) | EFER_SCE;
 300         wrmsr(MSR_EFER, msr);
 301         wrmsr(MSR_LSTAR, (u_int64_t)IDTVEC(fast_syscall));
 302         wrmsr(MSR_CSTAR, (u_int64_t)IDTVEC(fast_syscall32));
 303         msr = ((u_int64_t)GSEL(GCODE_SEL, SEL_KPL) << 32) |
 304               ((u_int64_t)GSEL(GUCODE32_SEL, SEL_UPL) << 48);
 305         wrmsr(MSR_STAR, msr);
 306         wrmsr(MSR_SF_MASK, PSL_NT|PSL_T|PSL_I|PSL_C|PSL_D|PSL_IOPL);
 307
 308         pmap_set_opt();         /* PSE/4MB pages, etc */
 309         pmap_init_pat();        /* Page Attribute Table */
 310
 311         /* set up CPU registers and state */
 312         cpu_setregs();
 313
 314         /* set up SSE/NX registers */
 315         initializecpu(myid);
 316
 317         /* set up FPU state on the AP */
 318         npxinit();
 319
 320         /* disable the APIC, just to be SURE */
 321         lapic->svr &= ~APIC_SVR_ENABLE;
 322 }
 323
 324 /*******************************************************************
 325  * local functions and data
 326  */
 327
 328 /*
 329  * Start the SMP system
 330  */
 331 static void
 332 mp_start_aps(void *dummy __unused)
 333 {
 334         if (lapic_enable) {
 335                 /* start each Application Processor */
 336                 start_all_aps(boot_address);
 337         } else {
 338                 mp_bsp_simple_setup();
 339         }
 340 }
 341 SYSINIT(startaps, SI_BOOT2_START_APS, SI_ORDER_FIRST, mp_start_aps, NULL);
 342
 343 /*
 344  * start each AP in our list
 345  */
 346 static int
 347 start_all_aps(u_int boot_addr)
 348 {
 349         vm_offset_t va = boot_address + KERNBASE;
 350         u_int64_t *pt4, *pt3, *pt2;
 351         int     pssize;
 352         int     x, i;
 353         int     shift;
 354         int     smicount;
 355         int     smibest;
 356         int     smilast;
 357         u_char  mpbiosreason;
 358         u_long  mpbioswarmvec;
 359         struct mdglobaldata *gd;
 360         struct privatespace *ps;
 361         size_t ipiq_size;
 362
 363         POSTCODE(START_ALL_APS_POST);
 364
 365         /* install the AP 1st level boot code */
 366         pmap_kenter(va, boot_address);
 367         cpu_invlpg((void *)va);         /* JG XXX */
 368         bcopy(mptramp_start, (void *)va, bootMP_size);
 369
 370         /* Locate the page tables, they'll be below the trampoline */
 371         pt4 = (u_int64_t *)(uintptr_t)(mptramp_pagetables + KERNBASE);
 372         pt3 = pt4 + (PAGE_SIZE) / sizeof(u_int64_t);
 373         pt2 = pt3 + (PAGE_SIZE) / sizeof(u_int64_t);
 374
 375         /* Create the initial 1GB replicated page tables */
 376         for (i = 0; i < 512; i++) {
 377                 /* Each slot of the level 4 pages points to the same level 3 page */
 378                 pt4[i] = (u_int64_t)(uintptr_t)(mptramp_pagetables + PAGE_SIZE);
 379                 pt4[i] |= kernel_pmap.pmap_bits[PG_V_IDX] |
 380                     kernel_pmap.pmap_bits[PG_RW_IDX] |
 381                     kernel_pmap.pmap_bits[PG_U_IDX];
 382
 383                 /* Each slot of the level 3 pages points to the same level 2 page */
 384                 pt3[i] = (u_int64_t)(uintptr_t)(mptramp_pagetables + (2 * PAGE_SIZE));
 385                 pt3[i] |= kernel_pmap.pmap_bits[PG_V_IDX] |
 386                     kernel_pmap.pmap_bits[PG_RW_IDX] |
 387                     kernel_pmap.pmap_bits[PG_U_IDX];
 388
 389                 /* The level 2 page slots are mapped with 2MB pages for 1GB. */
 390                 pt2[i] = i * (2 * 1024 * 1024);
 391                 pt2[i] |= kernel_pmap.pmap_bits[PG_V_IDX] |
 392                     kernel_pmap.pmap_bits[PG_RW_IDX] |
 393                     kernel_pmap.pmap_bits[PG_PS_IDX] |
 394                     kernel_pmap.pmap_bits[PG_U_IDX];
 395         }
 396
 397         /* save the current value of the warm-start vector */
 398         mpbioswarmvec = *((u_int32_t *) WARMBOOT_OFF);
 399         outb(CMOS_REG, BIOS_RESET);
 400         mpbiosreason = inb(CMOS_DATA);
 401
 402         /* setup a vector to our boot code */
 403         *((volatile u_short *) WARMBOOT_OFF) = WARMBOOT_TARGET;
 404         *((volatile u_short *) WARMBOOT_SEG) = (boot_address >> 4);
 405         outb(CMOS_REG, BIOS_RESET);
 406         outb(CMOS_DATA, BIOS_WARM);     /* 'warm-start' */
 407
 408         /*
 409          * If we have a TSC we can figure out the SMI interrupt rate.
 410          * The SMI does not necessarily use a constant rate.  Spend
 411          * up to 250ms trying to figure it out.
 412          */
 413         smibest = 0;
 414         if (cpu_feature & CPUID_TSC) {
 415                 set_apic_timer(275000);
 416                 smilast = read_apic_timer();
 417                 for (x = 0; x < 20 && read_apic_timer(); ++x) {
 418                         smicount = smitest();
 419                         if (smibest == 0 || smilast - smicount < smibest)
 420                                 smibest = smilast - smicount;
 421                         smilast = smicount;
 422                 }
 423                 if (smibest > 250000)
 424                         smibest = 0;
 425                 if (smibest) {
 426                         smibest = smibest * (int64_t)1000000 /
 427                                   get_apic_timer_frequency();
 428                 }
 429         }
 430         if (smibest)
 431                 kprintf("SMI Frequency (worst case): %d Hz (%d us)\n",
 432                         1000000 / smibest, smibest);
 433
 434         /* start each AP */
 435         for (x = 1; x <= naps; ++x) {
 436                 /* This is a bit verbose, it will go away soon.  */
 437
 438                 pssize = sizeof(struct privatespace);
 439                 ps = (void *)kmem_alloc(&kernel_map, pssize);
 440                 CPU_prvspace[x] = ps;
 441 #if 0
 442                 kprintf("ps %d %p %d\n", x, ps, pssize);
 443 #endif
 444                 bzero(ps, pssize);
 445                 gd = &ps->mdglobaldata;
 446                 gd->mi.gd_prvspace = ps;
 447
 448                 /* prime data page for it to use */
 449                 mi_gdinit(&gd->mi, x);
 450                 cpu_gdinit(gd, x);
 451                 ipiq_size = sizeof(struct lwkt_ipiq) * (naps + 1);
 452                 gd->mi.gd_ipiq = (void *)kmem_alloc(&kernel_map, ipiq_size);
 453                 bzero(gd->mi.gd_ipiq, ipiq_size);
 454
 455                 gd->gd_acpi_id = CPUID_TO_ACPIID(gd->mi.gd_cpuid);
 456
 457                 /* setup a vector to our boot code */
 458                 *((volatile u_short *) WARMBOOT_OFF) = WARMBOOT_TARGET;
 459                 *((volatile u_short *) WARMBOOT_SEG) = (boot_addr >> 4);
 460                 outb(CMOS_REG, BIOS_RESET);
 461                 outb(CMOS_DATA, BIOS_WARM);     /* 'warm-start' */
 462
 463                 /*
 464                  * Setup the AP boot stack
 465                  */
 466                 bootSTK = &ps->idlestack[UPAGES * PAGE_SIZE - PAGE_SIZE];
 467                 bootAP = x;
 468
 469                 /* attempt to start the Application Processor */
 470                 CHECK_INIT(99); /* setup checkpoints */
 471                 if (!start_ap(gd, boot_addr, smibest)) {
 472                         kprintf("\nAP #%d (PHY# %d) failed!\n",
 473                                 x, CPUID_TO_APICID(x));
 474                         CHECK_PRINT("trace");   /* show checkpoints */
 475                         /* better panic as the AP may be running loose */
 476                         kprintf("panic y/n? [y] ");
 477                         if (cngetc() != 'n')
 478                                 panic("bye-bye");
 479                 }
 480                 CHECK_PRINT("trace");           /* show checkpoints */
 481         }
 482
 483         /* set ncpus to 1 + highest logical cpu.  Not all may have come up */
 484         ncpus = x;
 485
 486         /* ncpus2 -- ncpus rounded down to the nearest power of 2 */
 487         for (shift = 0; (1 << shift) <= ncpus; ++shift)
 488                 ;
 489         --shift;
 490         ncpus2_shift = shift;
 491         ncpus2 = 1 << shift;
 492         ncpus2_mask = ncpus2 - 1;
 493
 494         /* ncpus_fit -- ncpus rounded up to the nearest power of 2 */
 495         if ((1 << shift) < ncpus)
 496                 ++shift;
 497         ncpus_fit = 1 << shift;
 498         ncpus_fit_mask = ncpus_fit - 1;
 499
 500         /* build our map of 'other' CPUs */
 501         mycpu->gd_other_cpus = smp_startup_mask;
 502         CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
 503
 504         gd = (struct mdglobaldata *)mycpu;
 505         gd->gd_acpi_id = CPUID_TO_ACPIID(mycpu->gd_cpuid);
 506
 507         ipiq_size = sizeof(struct lwkt_ipiq) * ncpus;
 508         mycpu->gd_ipiq = (void *)kmem_alloc(&kernel_map, ipiq_size);
 509         bzero(mycpu->gd_ipiq, ipiq_size);
 510
 511         /* restore the warmstart vector */
 512         *(u_long *) WARMBOOT_OFF = mpbioswarmvec;
 513         outb(CMOS_REG, BIOS_RESET);
 514         outb(CMOS_DATA, mpbiosreason);
 515
 516         /*
 517          * NOTE!  The idlestack for the BSP was setup by locore.  Finish
 518          * up, clean out the P==V mapping we did earlier.
 519          */
 520         pmap_set_opt();
 521
 522         /*
 523          * Wait all APs to finish initializing LAPIC
 524          */
 525         if (bootverbose)
 526                 kprintf("SMP: Waiting APs LAPIC initialization\n");
 527         if (cpu_feature & CPUID_TSC)
 528                 tsc0_offset = rdtsc();
 529         tsc_offsets[0] = 0;
 530         mp_finish_lapic = 1;
 531         rel_mplock();
 532
 533         while (CPUMASK_CMPMASKNEQ(smp_lapic_mask, smp_startup_mask)) {
 534                 cpu_pause();
 535                 cpu_lfence();
 536                 if (cpu_feature & CPUID_TSC)
 537                         tsc0_offset = rdtsc();
 538         }
 539         while (try_mplock() == 0) {
 540                 cpu_pause();
 541                 cpu_lfence();
 542         }
 543
 544         /* number of APs actually started */
 545         return ncpus - 1;
 546 }
 547
 548
 549 /*
 550  * load the 1st level AP boot code into base memory.
 551  */
 552
 553 /* targets for relocation */
 554 extern void bigJump(void);
 555 extern void bootCodeSeg(void);
 556 extern void bootDataSeg(void);
 557 extern void MPentry(void);
 558 extern u_int MP_GDT;
 559 extern u_int mp_gdtbase;
 560
 561 #if 0
 562
 563 static void
 564 install_ap_tramp(u_int boot_addr)
 565 {
 566         int     x;
 567         int     size = *(int *) ((u_long) & bootMP_size);
 568         u_char *src = (u_char *) ((u_long) bootMP);
 569         u_char *dst = (u_char *) boot_addr + KERNBASE;
 570         u_int   boot_base = (u_int) bootMP;
 571         u_int8_t *dst8;
 572         u_int16_t *dst16;
 573         u_int32_t *dst32;
 574
 575         POSTCODE(INSTALL_AP_TRAMP_POST);
 576
 577         for (x = 0; x < size; ++x)
 578                 *dst++ = *src++;
 579
 580         /*
 581          * modify addresses in code we just moved to basemem. unfortunately we
 582          * need fairly detailed info about mpboot.s for this to work.  changes
 583          * to mpboot.s might require changes here.
 584          */
 585
 586         /* boot code is located in KERNEL space */
 587         dst = (u_char *) boot_addr + KERNBASE;
 588
 589         /* modify the lgdt arg */
 590         dst32 = (u_int32_t *) (dst + ((u_int) & mp_gdtbase - boot_base));
 591         *dst32 = boot_addr + ((u_int) & MP_GDT - boot_base);
 592
 593         /* modify the ljmp target for MPentry() */
 594         dst32 = (u_int32_t *) (dst + ((u_int) bigJump - boot_base) + 1);
 595         *dst32 = ((u_int) MPentry - KERNBASE);
 596
 597         /* modify the target for boot code segment */
 598         dst16 = (u_int16_t *) (dst + ((u_int) bootCodeSeg - boot_base));
 599         dst8 = (u_int8_t *) (dst16 + 1);
 600         *dst16 = (u_int) boot_addr & 0xffff;
 601         *dst8 = ((u_int) boot_addr >> 16) & 0xff;
 602
 603         /* modify the target for boot data segment */
 604         dst16 = (u_int16_t *) (dst + ((u_int) bootDataSeg - boot_base));
 605         dst8 = (u_int8_t *) (dst16 + 1);
 606         *dst16 = (u_int) boot_addr & 0xffff;
 607         *dst8 = ((u_int) boot_addr >> 16) & 0xff;
 608 }
 609
 610 #endif
 611
 612 /*
 613  * This function starts the AP (application processor) identified
 614  * by the APIC ID 'physicalCpu'.  It does quite a "song and dance"
 615  * to accomplish this.  This is necessary because of the nuances
 616  * of the different hardware we might encounter.  It ain't pretty,
 617  * but it seems to work.
 618  *
 619  * NOTE: eventually an AP gets to ap_init(), which is called just
 620  * before the AP goes into the LWKT scheduler's idle loop.
 621  */
 622 static int
 623 start_ap(struct mdglobaldata *gd, u_int boot_addr, int smibest)
 624 {
 625         int     physical_cpu;
 626         int     vector;
 627         u_long  icr_lo, icr_hi;
 628
 629         POSTCODE(START_AP_POST);
 630
 631         /* get the PHYSICAL APIC ID# */
 632         physical_cpu = CPUID_TO_APICID(gd->mi.gd_cpuid);
 633
 634         /* calculate the vector */
 635         vector = (boot_addr >> 12) & 0xff;
 636
 637         /* We don't want anything interfering */
 638         cpu_disable_intr();
 639
 640         /* Make sure the target cpu sees everything */
 641         wbinvd();
 642
 643         /*
 644          * Try to detect when a SMI has occurred, wait up to 200ms.
 645          *
 646          * If a SMI occurs during an AP reset but before we issue
 647          * the STARTUP command, the AP may brick.  To work around
 648          * this problem we hold off doing the AP startup until
 649          * after we have detected the SMI.  Hopefully another SMI
 650          * will not occur before we finish the AP startup.
 651          *
 652          * Retries don't seem to help.  SMIs have a window of opportunity
 653          * and if USB->legacy keyboard emulation is enabled in the BIOS
 654          * the interrupt rate can be quite high.
 655          *
 656          * NOTE: Don't worry about the L1 cache load, it might bloat
 657          *       ldelta a little but ndelta will be so huge when the SMI
 658          *       occurs the detection logic will still work fine.
 659          */
 660         if (smibest) {
 661                 set_apic_timer(200000);
 662                 smitest();
 663         }
 664
 665         /*
 666          * first we do an INIT/RESET IPI this INIT IPI might be run, reseting
 667          * and running the target CPU. OR this INIT IPI might be latched (P5
 668          * bug), CPU waiting for STARTUP IPI. OR this INIT IPI might be
 669          * ignored.
 670          *
 671          * see apic/apicreg.h for icr bit definitions.
 672          *
 673          * TIME CRITICAL CODE, DO NOT DO ANY KPRINTFS IN THE HOT PATH.
 674          */
 675
 676         /*
 677          * Setup the address for the target AP.  We can setup
 678          * icr_hi once and then just trigger operations with
 679          * icr_lo.
 680          */
 681         icr_hi = lapic->icr_hi & ~APIC_ID_MASK;
 682         icr_hi |= (physical_cpu << 24);
 683         icr_lo = lapic->icr_lo & 0xfff00000;
 684         lapic->icr_hi = icr_hi;
 685
 686         /*
 687          * Do an INIT IPI: assert RESET
 688          *
 689          * Use edge triggered mode to assert INIT
 690          */
 691         lapic->icr_lo = icr_lo | 0x00004500;
 692         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 693                  /* spin */ ;
 694
 695         /*
 696          * The spec calls for a 10ms delay but we may have to use a
 697          * MUCH lower delay to avoid bricking an AP due to a fast SMI
 698          * interrupt.  We have other loops here too and dividing by 2
 699          * doesn't seem to be enough even after subtracting 350us,
 700          * so we divide by 4.
 701          *
 702          * Our minimum delay is 150uS, maximum is 10ms.  If no SMI
 703          * interrupt was detected we use the full 10ms.
 704          */
 705         if (smibest == 0)
 706                 u_sleep(10000);
 707         else if (smibest < 150 * 4 + 350)
 708                 u_sleep(150);
 709         else if ((smibest - 350) / 4 < 10000)
 710                 u_sleep((smibest - 350) / 4);
 711         else
 712                 u_sleep(10000);
 713
 714         /*
 715          * Do an INIT IPI: deassert RESET
 716          *
 717          * Use level triggered mode to deassert.  It is unclear
 718          * why we need to do this.
 719          */
 720         lapic->icr_lo = icr_lo | 0x00008500;
 721         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 722                  /* spin */ ;
 723         u_sleep(150);                           /* wait 150us */
 724
 725         /*
 726          * Next we do a STARTUP IPI: the previous INIT IPI might still be
 727          * latched, (P5 bug) this 1st STARTUP would then terminate
 728          * immediately, and the previously started INIT IPI would continue. OR
 729          * the previous INIT IPI has already run. and this STARTUP IPI will
 730          * run. OR the previous INIT IPI was ignored. and this STARTUP IPI
 731          * will run.
 732          */
 733         lapic->icr_lo = icr_lo | 0x00000600 | vector;
 734         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 735                  /* spin */ ;
 736         u_sleep(200);           /* wait ~200uS */
 737
 738         /*
 739          * Finally we do a 2nd STARTUP IPI: this 2nd STARTUP IPI should run IF
 740          * the previous STARTUP IPI was cancelled by a latched INIT IPI. OR
 741          * this STARTUP IPI will be ignored, as only ONE STARTUP IPI is
 742          * recognized after hardware RESET or INIT IPI.
 743          */
 744         lapic->icr_lo = icr_lo | 0x00000600 | vector;
 745         while (lapic->icr_lo & APIC_DELSTAT_MASK)
 746                  /* spin */ ;
 747
 748         /* Resume normal operation */
 749         cpu_enable_intr();
 750
 751         /* wait for it to start, see ap_init() */
 752         set_apic_timer(5000000);/* == 5 seconds */
 753         while (read_apic_timer()) {
 754                 if (CPUMASK_TESTBIT(smp_startup_mask, gd->mi.gd_cpuid))
 755                         return 1;       /* return SUCCESS */
 756         }
 757
 758         return 0;               /* return FAILURE */
 759 }
 760
 761 static
 762 int
 763 smitest(void)
 764 {
 765         int64_t ltsc;
 766         int64_t ntsc;
 767         int64_t ldelta;
 768         int64_t ndelta;
 769         int count;
 770
 771         ldelta = 0;
 772         ndelta = 0;
 773         while (read_apic_timer()) {
 774                 ltsc = rdtsc();
 775                 for (count = 0; count < 100; ++count)
 776                         ntsc = rdtsc(); /* force loop to occur */
 777                 if (ldelta) {
 778                         ndelta = ntsc - ltsc;
 779                         if (ldelta > ndelta)
 780                                 ldelta = ndelta;
 781                         if (ndelta > ldelta * 2)
 782                                 break;
 783                 } else {
 784                         ldelta = ntsc - ltsc;
 785                 }
 786         }
 787         return(read_apic_timer());
 788 }
 789
 790 /*
 791  * Synchronously flush the TLB on all other CPU's.  The current cpu's
 792  * TLB is not flushed.  If the caller wishes to flush the current cpu's
 793  * TLB the caller must call cpu_invltlb() in addition to smp_invltlb().
 794  *
 795  * NOTE: If for some reason we were unable to start all cpus we cannot
 796  *       safely use broadcast IPIs.
 797  */
 798
 799 static cpumask_t smp_invltlb_req;
 800
 801 #define SMP_INVLTLB_DEBUG
 802
 803 void
 804 smp_invltlb(void)
 805 {
 806         struct mdglobaldata *md = mdcpu;
 807 #ifdef SMP_INVLTLB_DEBUG
 808         long count = 0;
 809         long xcount = 0;
 810 #endif
 811         cpumask_t tmpmask;
 812         cpumask_t tmpmask2;
 813
 814         crit_enter_gd(&md->mi);
 815         CPUMASK_ASSZERO(md->gd_invltlb_ret);
 816         ++md->mi.gd_cnt.v_smpinvltlb;
 817         ATOMIC_CPUMASK_ORBIT(smp_invltlb_req, md->mi.gd_cpuid);
 818 #ifdef SMP_INVLTLB_DEBUG
 819 again:
 820 #endif
 821         if (CPUMASK_CMPMASKEQ(smp_startup_mask, smp_active_mask)) {
 822                 all_but_self_ipi(XINVLTLB_OFFSET);
 823         } else {
 824                 tmpmask = smp_active_mask;
 825                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 826                 selected_apic_ipi(tmpmask, XINVLTLB_OFFSET, APIC_DELMODE_FIXED);
 827         }
 828
 829 #ifdef SMP_INVLTLB_DEBUG
 830         if (xcount)
 831                 kprintf("smp_invltlb: ipi sent\n");
 832 #endif
 833         for (;;) {
 834                 tmpmask = smp_active_mask;
 835                 tmpmask2 = tmpmask;
 836                 CPUMASK_ANDMASK(tmpmask, md->gd_invltlb_ret);
 837                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 838                 CPUMASK_NANDMASK(tmpmask2, md->mi.gd_cpumask);
 839
 840                 if (CPUMASK_CMPMASKEQ(tmpmask, tmpmask2))
 841                         break;
 842                 cpu_mfence();
 843                 cpu_pause();
 844 #ifdef SMP_INVLTLB_DEBUG
 845                 /* DEBUGGING */
 846                 if (++count == 400000000) {
 847                         print_backtrace(-1);
 848                         kprintf("smp_invltlb: endless loop %08lx %08lx, "
 849                                 "rflags %016jx retry",
 850                               (long)CPUMASK_LOWMASK(md->gd_invltlb_ret),
 851                               (long)CPUMASK_LOWMASK(smp_invltlb_req),
 852                               (intmax_t)read_rflags());
 853                         __asm __volatile ("sti");
 854                         ++xcount;
 855                         if (xcount > 2)
 856                                 lwkt_process_ipiq();
 857                         if (xcount > 3) {
 858                                 int bcpu;
 859                                 globaldata_t xgd;
 860
 861                                 tmpmask = smp_active_mask;
 862                                 CPUMASK_NANDMASK(tmpmask, md->gd_invltlb_ret);
 863                                 CPUMASK_NANDMASK(tmpmask, md->mi.gd_cpumask);
 864                                 bcpu = BSFCPUMASK(tmpmask);
 865
 866                                 kprintf("bcpu %d\n", bcpu);
 867                                 xgd = globaldata_find(bcpu);
 868                                 kprintf("thread %p %s\n", xgd->gd_curthread, xgd->gd_curthread->td_comm);
 869                         }
 870                         if (xcount > 5)
 871                                 Debugger("giving up");
 872                         count = 0;
 873                         goto again;
 874                 }
 875 #endif
 876         }
 877         ATOMIC_CPUMASK_NANDBIT(smp_invltlb_req, md->mi.gd_cpuid);
 878         crit_exit_gd(&md->mi);
 879 }
 880
 881 /*
 882  * Called from Xinvltlb assembly with interrupts disabled.  We didn't
 883  * bother to bump the critical section count or nested interrupt count
 884  * so only do very low level operations here.
 885  */
 886 void
 887 smp_invltlb_intr(void)
 888 {
 889         struct mdglobaldata *md = mdcpu;
 890         struct mdglobaldata *omd;
 891         cpumask_t mask;
 892         int cpu;
 893
 894         cpu_mfence();
 895         mask = smp_invltlb_req;
 896         cpu_invltlb();
 897         while (CPUMASK_TESTNZERO(mask)) {
 898                 cpu = BSFCPUMASK(mask);
 899                 CPUMASK_NANDBIT(mask, cpu);
 900                 omd = (struct mdglobaldata *)globaldata_find(cpu);
 901                 ATOMIC_CPUMASK_ORBIT(omd->gd_invltlb_ret, md->mi.gd_cpuid);
 902         }
 903 }
 904
 905 void
 906 cpu_wbinvd_on_all_cpus_callback(void *arg)
 907 {
 908     wbinvd();
 909 }
 910
 911 void
 912 smp_invlpg_range_cpusync(void *arg)
 913 {
 914         vm_offset_t eva, sva, addr;
 915         sva = ((struct smp_invlpg_range_cpusync_arg *)arg)->sva;
 916         eva = ((struct smp_invlpg_range_cpusync_arg *)arg)->eva;
 917
 918         for (addr = sva; addr < eva; addr += PAGE_SIZE) {
 919                 cpu_invlpg((void *)addr);
 920         }
 921 }
 922
 923 /*
 924  * When called the executing CPU will send an IPI to all other CPUs
 925  *  requesting that they halt execution.
 926  *
 927  * Usually (but not necessarily) called with 'other_cpus' as its arg.
 928  *
 929  *  - Signals all CPUs in map to stop.
 930  *  - Waits for each to stop.
 931  *
 932  * Returns:
 933  *  -1: error
 934  *   0: NA
 935  *   1: ok
 936  *
 937  * XXX FIXME: this is not MP-safe, needs a lock to prevent multiple CPUs
 938  *            from executing at same time.
 939  */
 940 int
 941 stop_cpus(cpumask_t map)
 942 {
 943         cpumask_t mask;
 944
 945         CPUMASK_ANDMASK(map, smp_active_mask);
 946
 947         /* send the Xcpustop IPI to all CPUs in map */
 948         selected_apic_ipi(map, XCPUSTOP_OFFSET, APIC_DELMODE_FIXED);
 949
 950         do {
 951                 mask = stopped_cpus;
 952                 CPUMASK_ANDMASK(mask, map);
 953                 /* spin */
 954         } while (CPUMASK_CMPMASKNEQ(mask, map));
 955
 956         return 1;
 957 }
 958
 959
 960 /*
 961  * Called by a CPU to restart stopped CPUs.
 962  *
 963  * Usually (but not necessarily) called with 'stopped_cpus' as its arg.
 964  *
 965  *  - Signals all CPUs in map to restart.
 966  *  - Waits for each to restart.
 967  *
 968  * Returns:
 969  *  -1: error
 970  *   0: NA
 971  *   1: ok
 972  */
 973 int
 974 restart_cpus(cpumask_t map)
 975 {
 976         cpumask_t mask;
 977
 978         /* signal other cpus to restart */
 979         mask = map;
 980         CPUMASK_ANDMASK(mask, smp_active_mask);
 981         cpu_ccfence();
 982         started_cpus = mask;
 983         cpu_ccfence();
 984
 985         /* wait for each to clear its bit */
 986         while (CPUMASK_CMPMASKNEQ(stopped_cpus, map))
 987                 cpu_pause();
 988
 989         return 1;
 990 }
 991
 992 /*
 993  * This is called once the mpboot code has gotten us properly relocated
 994  * and the MMU turned on, etc.   ap_init() is actually the idle thread,
 995  * and when it returns the scheduler will call the real cpu_idle() main
 996  * loop for the idlethread.  Interrupts are disabled on entry and should
 997  * remain disabled at return.
 998  */
 999 void
1000 ap_init(void)
1001 {
1002         int     cpu_id;
1003
1004         /*
1005          * Adjust smp_startup_mask to signal the BSP that we have started
1006          * up successfully.  Note that we do not yet hold the BGL.  The BSP
1007          * is waiting for our signal.
1008          *
1009          * We can't set our bit in smp_active_mask yet because we are holding
1010          * interrupts physically disabled and remote cpus could deadlock
1011          * trying to send us an IPI.
1012          */
1013         ATOMIC_CPUMASK_ORBIT(smp_startup_mask, mycpu->gd_cpuid);
1014         cpu_mfence();
1015
1016         /*
1017          * Interlock for LAPIC initialization.  Wait until mp_finish_lapic is
1018          * non-zero, then get the MP lock.
1019          *
1020          * Note: We are in a critical section.
1021          *
1022          * Note: we are the idle thread, we can only spin.
1023          *
1024          * Note: The load fence is memory volatile and prevents the compiler
1025          * from improperly caching mp_finish_lapic, and the cpu from improperly
1026          * caching it.
1027          */
1028         while (mp_finish_lapic == 0) {
1029                 cpu_pause();
1030                 cpu_lfence();
1031         }
1032 #if 0
1033         while (try_mplock() == 0) {
1034                 cpu_pause();
1035                 cpu_lfence();
1036         }
1037 #endif
1038
1039         if (cpu_feature & CPUID_TSC) {
1040                 /*
1041                  * The BSP is constantly updating tsc0_offset, figure out
1042                  * the relative difference to synchronize ktrdump.
1043                  */
1044                 tsc_offsets[mycpu->gd_cpuid] = rdtsc() - tsc0_offset;
1045         }
1046
1047         /* BSP may have changed PTD while we're waiting for the lock */
1048         cpu_invltlb();
1049
1050         /* Build our map of 'other' CPUs. */
1051         mycpu->gd_other_cpus = smp_startup_mask;
1052         ATOMIC_CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
1053
1054         /* A quick check from sanity claus */
1055         cpu_id = APICID_TO_CPUID((lapic->id & 0xff000000) >> 24);
1056         if (mycpu->gd_cpuid != cpu_id) {
1057                 kprintf("SMP: assigned cpuid = %d\n", mycpu->gd_cpuid);
1058                 kprintf("SMP: actual cpuid = %d lapicid %d\n",
1059                         cpu_id, (lapic->id & 0xff000000) >> 24);
1060 #if 0 /* JGXXX */
1061                 kprintf("PTD[MPPTDI] = %p\n", (void *)PTD[MPPTDI]);
1062 #endif
1063                 panic("cpuid mismatch! boom!!");
1064         }
1065
1066         /* Initialize AP's local APIC for irq's */
1067         lapic_init(FALSE);
1068
1069         /* LAPIC initialization is done */
1070         ATOMIC_CPUMASK_ORBIT(smp_lapic_mask, mycpu->gd_cpuid);
1071         cpu_mfence();
1072
1073 #if 0
1074         /* Let BSP move onto the next initialization stage */
1075         rel_mplock();
1076 #endif
1077
1078         /*
1079          * Interlock for finalization.  Wait until mp_finish is non-zero,
1080          * then get the MP lock.
1081          *
1082          * Note: We are in a critical section.
1083          *
1084          * Note: we are the idle thread, we can only spin.
1085          *
1086          * Note: The load fence is memory volatile and prevents the compiler
1087          * from improperly caching mp_finish, and the cpu from improperly
1088          * caching it.
1089          */
1090         while (mp_finish == 0) {
1091                 cpu_pause();
1092                 cpu_lfence();
1093         }
1094
1095         /* BSP may have changed PTD while we're waiting for the lock */
1096         cpu_invltlb();
1097
1098         /* Set memory range attributes for this CPU to match the BSP */
1099         mem_range_AP_init();
1100
1101         /*
1102          * Once we go active we must process any IPIQ messages that may
1103          * have been queued, because no actual IPI will occur until we
1104          * set our bit in the smp_active_mask.  If we don't the IPI
1105          * message interlock could be left set which would also prevent
1106          * further IPIs.
1107          *
1108          * The idle loop doesn't expect the BGL to be held and while
1109          * lwkt_switch() normally cleans things up this is a special case
1110          * because we returning almost directly into the idle loop.
1111          *
1112          * The idle thread is never placed on the runq, make sure
1113          * nothing we've done put it there.
1114          */
1115
1116         /*
1117          * Hold a critical section and allow real interrupts to occur.  Zero
1118          * any spurious interrupts which have accumulated, then set our
1119          * smp_active_mask indicating that we are fully operational.
1120          */
1121         crit_enter();
1122         __asm __volatile("sti; pause; pause"::);
1123         bzero(mdcpu->gd_ipending, sizeof(mdcpu->gd_ipending));
1124         ATOMIC_CPUMASK_ORBIT(smp_active_mask, mycpu->gd_cpuid);
1125
1126         /*
1127          * Wait until all cpus have set their smp_active_mask and have fully
1128          * operational interrupts before proceeding.
1129          *
1130          * We need a final cpu_invltlb() because we would not have received
1131          * any until we set our bit in smp_active_mask.
1132          */
1133         while (mp_finish == 1) {
1134                 cpu_pause();
1135                 cpu_lfence();
1136         }
1137         cpu_invltlb();
1138
1139         /*
1140          * Initialize per-cpu clocks and do other per-cpu initialization.
1141          * At this point code is expected to be able to use the full kernel
1142          * API.
1143          */
1144         initclocks_pcpu();      /* clock interrupts (via IPIs) */
1145
1146         /*
1147          * Since we may have cleaned up the interrupt triggers, manually
1148          * process any pending IPIs before exiting our critical section.
1149          * Once the critical section has exited, normal interrupt processing
1150          * may occur.
1151          */
1152         lwkt_process_ipiq();
1153         crit_exit_noyield(mycpu->gd_curthread);
1154
1155         /*
1156          * Final final, allow the waiting BSP to resume the boot process,
1157          * return 'into' the idle thread bootstrap.
1158          */
1159         ATOMIC_CPUMASK_ORBIT(smp_finalize_mask, mycpu->gd_cpuid);
1160         KKASSERT((curthread->td_flags & TDF_RUNQ) == 0);
1161 }
1162
1163 /*
1164  * Get SMP fully working before we start initializing devices.
1165  */
1166 static
1167 void
1168 ap_finish(void)
1169 {
1170         if (bootverbose)
1171                 kprintf("Finish MP startup\n");
1172         rel_mplock();
1173
1174         /*
1175          * Wait for the active mask to complete, after which all cpus will
1176          * be accepting interrupts.
1177          */
1178         mp_finish = 1;
1179         while (CPUMASK_CMPMASKNEQ(smp_active_mask, smp_startup_mask)) {
1180                 cpu_pause();
1181                 cpu_lfence();
1182         }
1183
1184         /*
1185          * Wait for the finalization mask to complete, after which all cpus
1186          * have completely finished initializing and are entering or are in
1187          * their idle thread.
1188          *
1189          * BSP should have received all required invltlbs but do another
1190          * one just in case.
1191          */
1192         cpu_invltlb();
1193         mp_finish = 2;
1194         while (CPUMASK_CMPMASKNEQ(smp_finalize_mask, smp_startup_mask)) {
1195                 cpu_pause();
1196                 cpu_lfence();
1197         }
1198
1199         while (try_mplock() == 0) {
1200                 cpu_pause();
1201                 cpu_lfence();
1202         }
1203
1204         if (bootverbose) {
1205                 kprintf("Active CPU Mask: %016jx\n",
1206                         (uintmax_t)CPUMASK_LOWMASK(smp_active_mask));
1207         }
1208 }
1209
1210 SYSINIT(finishsmp, SI_BOOT2_FINISH_SMP, SI_ORDER_FIRST, ap_finish, NULL);
1211
1212 void
1213 cpu_send_ipiq(int dcpu)
1214 {
1215         if (CPUMASK_TESTBIT(smp_active_mask, dcpu))
1216                 single_apic_ipi(dcpu, XIPIQ_OFFSET, APIC_DELMODE_FIXED);
1217 }
1218
1219 #if 0   /* single_apic_ipi_passive() not working yet */
1220 /*
1221  * Returns 0 on failure, 1 on success
1222  */
1223 int
1224 cpu_send_ipiq_passive(int dcpu)
1225 {
1226         int r = 0;
1227         if (CPUMASK_TESTBIT(smp_active_mask, dcpu)) {
1228                 r = single_apic_ipi_passive(dcpu, XIPIQ_OFFSET,
1229                                         APIC_DELMODE_FIXED);
1230         }
1231         return(r);
1232 }
1233 #endif
1234
1235 static void
1236 mp_bsp_simple_setup(void)
1237 {
1238         struct mdglobaldata *gd;
1239         size_t ipiq_size;
1240
1241         /* build our map of 'other' CPUs */
1242         mycpu->gd_other_cpus = smp_startup_mask;
1243         CPUMASK_NANDBIT(mycpu->gd_other_cpus, mycpu->gd_cpuid);
1244
1245         gd = (struct mdglobaldata *)mycpu;
1246         gd->gd_acpi_id = CPUID_TO_ACPIID(mycpu->gd_cpuid);
1247
1248         ipiq_size = sizeof(struct lwkt_ipiq) * ncpus;
1249         mycpu->gd_ipiq = (void *)kmem_alloc(&kernel_map, ipiq_size);
1250         bzero(mycpu->gd_ipiq, ipiq_size);
1251
1252         pmap_set_opt();
1253
1254         if (cpu_feature & CPUID_TSC)
1255                 tsc0_offset = rdtsc();
1256 }
1257
1258
1259 /*
1260  * CPU TOPOLOGY DETECTION FUNCTIONS
1261  */
1262
1263 /* Detect intel topology using CPUID
1264  * Ref: http://www.intel.com/Assets/PDF/appnote/241618.pdf, pg 41
1265  */
1266 static void
1267 detect_intel_topology(int count_htt_cores)
1268 {
1269         int shift = 0;
1270         int ecx_index = 0;
1271         int core_plus_logical_bits = 0;
1272         int cores_per_package;
1273         int logical_per_package;
1274         int logical_per_core;
1275         unsigned int p[4];
1276
1277         if (cpu_high >= 0xb) {
1278                 goto FUNC_B;
1279
1280         } else if (cpu_high >= 0x4) {
1281                 goto FUNC_4;
1282
1283         } else {
1284                 core_bits = 0;
1285                 for (shift = 0; (1 << shift) < count_htt_cores; ++shift)
1286                         ;
1287                 logical_CPU_bits = 1 << shift;
1288                 return;
1289         }
1290
1291 FUNC_B:
1292         cpuid_count(0xb, FUNC_B_THREAD_LEVEL, p);
1293
1294         /* if 0xb not supported - fallback to 0x4 */
1295         if (p[1] == 0 || (FUNC_B_TYPE(p[2]) != FUNC_B_THREAD_TYPE)) {
1296                 goto FUNC_4;
1297         }
1298
1299         logical_CPU_bits = FUNC_B_BITS_SHIFT_NEXT_LEVEL(p[0]);
1300
1301         ecx_index = FUNC_B_THREAD_LEVEL + 1;
1302         do {
1303                 cpuid_count(0xb, ecx_index, p);
1304
1305                 /* Check for the Core type in the implemented sub leaves. */
1306                 if (FUNC_B_TYPE(p[2]) == FUNC_B_CORE_TYPE) {
1307                         core_plus_logical_bits = FUNC_B_BITS_SHIFT_NEXT_LEVEL(p[0]);
1308                         break;
1309                 }
1310
1311                 ecx_index++;
1312
1313         } while (FUNC_B_TYPE(p[2]) != FUNC_B_INVALID_TYPE);
1314
1315         core_bits = core_plus_logical_bits - logical_CPU_bits;
1316
1317         return;
1318
1319 FUNC_4:
1320         cpuid_count(0x4, 0, p);
1321         cores_per_package = FUNC_4_MAX_CORE_NO(p[0]) + 1;
1322
1323         logical_per_package = count_htt_cores;
1324         logical_per_core = logical_per_package / cores_per_package;
1325
1326         for (shift = 0; (1 << shift) < logical_per_core; ++shift)
1327                 ;
1328         logical_CPU_bits = shift;
1329
1330         for (shift = 0; (1 << shift) < cores_per_package; ++shift)
1331                 ;
1332         core_bits = shift;
1333
1334         return;
1335 }
1336
1337 /* Detect AMD topology using CPUID
1338  * Ref: http://support.amd.com/us/Embedded_TechDocs/25481.pdf, last page
1339  */
1340 static void
1341 detect_amd_topology(int count_htt_cores)
1342 {
1343         int shift = 0;
1344         if ((cpu_feature & CPUID_HTT)
1345                         && (amd_feature2 & AMDID2_CMP)) {
1346
1347                 if (cpu_procinfo2 & AMDID_COREID_SIZE) {
1348                         core_bits = (cpu_procinfo2 & AMDID_COREID_SIZE)
1349                             >> AMDID_COREID_SIZE_SHIFT;
1350                 } else {
1351                         core_bits = (cpu_procinfo2 & AMDID_CMP_CORES) + 1;
1352                         for (shift = 0; (1 << shift) < core_bits; ++shift)
1353                                 ;
1354                         core_bits = shift;
1355                 }
1356
1357                 logical_CPU_bits = count_htt_cores >> core_bits;
1358                 for (shift = 0; (1 << shift) < logical_CPU_bits; ++shift)
1359                         ;
1360                 logical_CPU_bits = shift;
1361         } else {
1362                 for (shift = 0; (1 << shift) < count_htt_cores; ++shift)
1363                         ;
1364                 core_bits = shift;
1365                 logical_CPU_bits = 0;
1366         }
1367 }
1368
1369 static void
1370 amd_get_compute_unit_id(void *arg)
1371 {
1372         u_int regs[4];
1373
1374         do_cpuid(0x8000001e, regs);
1375         cpu_node_t * mynode = get_cpu_node_by_cpuid(mycpuid);
1376         /*
1377          * AMD - CPUID Specification September 2010
1378          * page 34 - //ComputeUnitID = ebx[0:7]//
1379          */
1380         mynode->compute_unit_id = regs[1] & 0xff;
1381 }
1382
1383 int
1384 fix_amd_topology(void)
1385 {
1386         cpumask_t mask;
1387
1388         if (cpu_vendor_id != CPU_VENDOR_AMD)
1389                 return -1;
1390         if ((amd_feature2 & AMDID2_TOPOEXT) == 0)
1391                 return -1;
1392
1393         CPUMASK_ASSALLONES(mask);
1394         lwkt_cpusync_simple(mask, amd_get_compute_unit_id, NULL);
1395
1396         kprintf("Compute unit iDS:\n");
1397         int i;
1398         for (i = 0; i < ncpus; i++) {
1399                 kprintf("%d-%d; \n",
1400                         i, get_cpu_node_by_cpuid(i)->compute_unit_id);
1401         }
1402
1403         return 0;
1404 }
1405
1406 /* Calculate
1407  * - logical_CPU_bits
1408  * - core_bits
1409  * With the values above (for AMD or INTEL) we are able to generally
1410  * detect the CPU topology (number of cores for each level):
1411  * Ref: http://wiki.osdev.org/Detecting_CPU_Topology_(80x86)
1412  * Ref: http://www.multicoreinfo.com/research/papers/whitepapers/Intel-detect-topology.pdf
1413  */
1414 void
1415 detect_cpu_topology(void)
1416 {
1417         static int topology_detected = 0;
1418         int count = 0;
1419
1420         if (topology_detected) {
1421                 goto OUT;
1422         }
1423
1424         if ((cpu_feature & CPUID_HTT) == 0) {
1425                 core_bits = 0;
1426                 logical_CPU_bits = 0;
1427                 goto OUT;
1428         } else {
1429                 count = (cpu_procinfo & CPUID_HTT_CORES)
1430                     >> CPUID_HTT_CORE_SHIFT;
1431         }
1432
1433         if (cpu_vendor_id == CPU_VENDOR_INTEL) {
1434                 detect_intel_topology(count);
1435         } else if (cpu_vendor_id == CPU_VENDOR_AMD) {
1436                 detect_amd_topology(count);
1437         }
1438
1439 OUT:
1440         if (bootverbose)
1441                 kprintf("Bits within APICID: logical_CPU_bits: %d; core_bits: %d\n",
1442                     logical_CPU_bits, core_bits);
1443
1444         topology_detected = 1;
1445 }
1446
1447 /* Interface functions to calculate chip_ID,
1448  * core_number and logical_number
1449  * Ref: http://wiki.osdev.org/Detecting_CPU_Topology_(80x86)
1450  */
1451 int
1452 get_chip_ID(int cpuid)
1453 {
1454         return get_apicid_from_cpuid(cpuid) >>
1455             (logical_CPU_bits + core_bits);
1456 }
1457
1458 int
1459 get_core_number_within_chip(int cpuid)
1460 {
1461         return (get_apicid_from_cpuid(cpuid) >> logical_CPU_bits) &
1462             ( (1 << core_bits) -1);
1463 }
1464
1465 int
1466 get_logical_CPU_number_within_core(int cpuid)
1467 {
1468         return get_apicid_from_cpuid(cpuid) &
1469             ( (1 << logical_CPU_bits) -1);
1470 }